JPH0774973A

JPH0774973A - データ変換装置

Info

Publication number: JPH0774973A
Application number: JP5216030A
Authority: JP
Inventors: Tadayoshi Nakayama; 忠義中山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-08-31
Filing date: 1993-08-31
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】ルックアップテーブルを用いた色変換装置に
おいて外部メモリからのパッキングされたデータをその
ままの状態で受付けこれを復元して用いることを可能と
すること。【構成】カウンタ１０４は９カウント周期で動作し、
カウンタ１０４の値が０のときに端子１０２に入力する
パッキングされた８ビットデータはシフトレジウタ１０
３にロードされる。それ以降に端子１０２に入力する８
個のパッキングされた８ビットデータは、シフトレジス
タ１０３から順次出力される１ビットデータがその最上
位に付加されて９ビットデータに復元され、端子１０１
のアドレスデータに従いＬＵＴ１０７に格納される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ルックアップテーブル
（以下、ＬＵＴともいう）を用いて色変換等を行うデー
タ変換装置に関する。

【０００２】

【従来の技術】ディジタル化された画像信号の非線形変
換（γ変換，ｌｏｇ変換等）は、一般にＬＵＴで行われ
ることが多い。これは、非線形変換を演算により行おう
とすると、その演算が比較的複雑になり、また、演算の
ためのハードウェアの規模が大きくなるためである。こ
れに対して、ＬＵＴを用い、例えば８ビットの画像信号
に対する任意の非線形変換を行う場合、この変換処理
は、２５６バイトの比較的少ない容量のメモリで実現可
能となる。このような変換は１つの画像信号を別の性質
の他の１つの画像信号に変換するものであるため、そこ
で使用されるＬＵＴは１次元ＬＵＴと呼ばれている。

【０００３】一方、最近のディスクトップパブリッシン
グ（以下、ＤＴＰともいう）環境の普及等に伴ない、カ
ラー画像の扱われる機会が増しつつある。ＤＴＰにおけ
るカラー画像の入力機器は、スキャナ，ビデオカメラで
あり、一方、出力機器はインクジェット，染料熱昇華型
あるいは電子写真等の各方式のカラープリンタである。

【０００４】これらのカラー入，出力機器は、それぞれ
固有の色空間を有しており、例えば、あるスキャナによ
って得たカラー画像データをそのままカラープリンタに
入力してプリント画像を出力した場合、そのプリント画
像の色がスキャナで読取ったオリジナルの画像の色と一
致することはほとんどあり得ない。両者の色を一致させ
るには、いわゆる入力デバイス（スキャナやビデオカメ
ラ等）の色空間を出力デバイス（前述の各種カラープリ
ンタ）の色空間に変換するといった処理が必要になる
（以下では、この処理を色変換処理と称す）。

【０００５】この色変換処理は、例えば入力デバイスの
３色の画像信号を同時に参照して、出力デバイス側の３
色あるいは４色の画像信号に変換するものである。ただ
し、出力デバイス側の３色あるいは４色の画像信号を同
時に得ることは、ハードウェアが比較的大規模になるた
め、通常は、点順次または面順次で１色ずつ画像信号を
出力する。従って、色変換処理は、３色の画像信号を１
色の画像信号に変換する処理を出力デバイスの色数分だ
け行うことになる。

【０００６】このような、例えば、３色の画像信号を１
色の画像信号に変換する処理をＬＵＴだけを用いて行お
うとすると、画像信号１色当り８ビットの場合、入力２
４ビット，出力８ビットのＬＵＴとなり、１６Ｍバイト
ものメモリ容量が必要になり、さらに、出力デバイスの
色数分だけ上述のメモリが必要になる。このため実際の
メモリ容量は４８〜６４Ｍバイトといった大容量になっ
てしまう。このようなＬＵＴはコスト的に実用に適さな
いため、ＬＵＴによる色変換処理では補間を用いるのが
一般的である。これにより、比較的小メモリ容量で実用
に適した色変換を行うことができる。

【０００７】ＬＵＴを用いた色変換の構成を図１を用い
て説明する。

【０００８】端子２０１，２０２および２０３から、そ
れぞれ赤（Ｒ），青（Ｂ）および緑（Ｇ）成分の８ビッ
トの画像信号が入力される。これら画像信号Ｒ，Ｂ，Ｇ
各８ビットの上位４ビット信号は３次元ＬＵＴ２１０に
入力され、入力色空間の部分空間である補間空間が選択
される。また、下位４ビット信号は補間演算部２２０に
入力され、補間対象点の補間空間内における局所座標を
規定する。

【０００９】すなわち、Ｒ，Ｂ，Ｇ８ビット信号の上位
４ビットをそれぞれｒｈ，ｂｈ，ｇｈ、下位４ビットを
それぞれｒｌ，ｂｌ，ｇｌとするとき、信号ｒｈ，ｂ
ｈ，ｇｈによって３次元ＬＵＴ２１０から読出されるデ
ータ２１１〜２１８は、次段の補間演算部２２０で用い
られる補間空間を規定する８個の格子点を示す。具体的
には、信号線２１１には（ｒｈ，ｂｈ，ｇｈ）に対応し
たＬＵＴの内容、信号線２２２には（ｒｈ＋１，ｂｈ，
ｇｈ）に対応したＬＵＴの内容、信号線２２３には（ｒ
ｈ，ｂｈ＋１，ｇｈ）に対応したＬＵＴの内容、信号線
２２４には（ｒｈ＋１，ｂｈ＋１，ｇｈ）に対応したＬ
ＵＴの内容、信号線２２５には（ｒｈ，ｂｈ，ｇｈ＋
１）に対応したＬＵＴの内容、信号線２２６には（ｒｈ
＋１，ｂｈ，ｇｈ＋１）に対応したＬＵＴの内容、信号
線２２７には（ｒｈ，ｂｈ＋１，ｇｈ＋１）に対応した
ＬＵＴの内容、信号線２２８には（ｒｈ＋１，ｂｈ＋
１，ｇｈ＋１）に対応したＬＵＴの内容、がそれぞれ出
力される。

【００１０】以上読出された８つのデータは、例えばｒ
ｈ＝５，ｂｈ＝１０，ｇｈ＝１３としたとき、図２に示
すように、３次元立方体の各頂点の座標、すなわち補間
空間を規定する８個の格子点を表わす。また、このと
き、入力信号の下位４ビットにより、前述のように、図
２に示す３次元立方体内の補間対象点が規定される。な
お、この補間対象点は、下位４ビットの信号ｒｌ，ｂ
ｌ，ｇｌのうちどれか１つが０の場合には、上記立方体
を構成する面内に存在し、さらに、２つが０の場合は立
方体の辺上に位置し、３つとも０の時は（５，１０，１
３）の頂点に位置する。このような入力信号の下位４ビ
ットにより規定される補間対象点の位置に対応して補間
演算を行うことにより目的の出力信号が端子２２１から
出力される。

【００１１】上記のように、ＬＵＴ２１０から出力され
る信号が８ビットの場合、

【００１２】

【外１】

【００１３】すなわち４ｋバイトとなる。このメモリ容
量は１色分を出力するためのものであり、３色あるいは
４色を出力するには１１２ｋ〜１６ｋバイトのメモリ容
量が必要になる。

【００１４】

【発明が解決しようとする課題】ところで、図１に示さ
れる構成の色変換によって得られる８ビットデータに
は、補間誤差や演算誤差が畳重され、これにより信号が
比較的劣化することが多い。この劣化を防ぐ一手法とし
て補間演算部２２０の演算精度を上げることや、補間演
算部２２０に入力される８個のデータのビット数を増す
こと（補間空間の格子点間隔を細かくすることが考慮さ
れる。このうち、例えば、補間演算部に入力されるデー
タのビットの数、つまり３次元ＬＵＴの出力データビッ
ト数を８ビットではなく、９ビットもしくは１０ビット
に増す手法を採る場合、８ビット構成をとるデータ転
送，メモリの構成上の理由等でデータの扱い方が問題に
なる。

【００１５】本発明はかかる９ビットもしくは１０ビッ
トのデータを良好に取り扱うことができるデータ変換装
置を提供することを目的とする。

【００１６】

【課題を解決するための手段】そのために本実施例で
は、ルックアップテーブルを用いてデータの変換を行う
データ変換装置において、前記ルックアップテーブルに
書込まれるテーブルデータを当該データサイズと異なる
サイズの複数のパッキングデータとして格納したメモリ
から当該データ変換装置に入力する前記複数のパッキン
グデータの１つを一時的に保持する保持手段と、該保持
手段に保持されるパッキングデータの全部または一部
を、当該データ変換装置に入力する前記複数のパッキン
グデータの他のデータに連結する連結手段と、該連結手
段によって連結されたデータを前記テーブルデータとし
て前記ルックアップテーブルに格納する格納手段と、を
具えたことを特徴とする。

【００１７】

【作用】以上の構成によれば、データ変換装置における
ルックアップテーブルのテーブルデータを格納する際、
テーブルデータより小さなサイズの複数のパッキングデ
ータの１つが入力すると、そのデータはレジスタ等を有
した保持手段によって保持され、そのデータの一部また
は全部と、入力される他のパッキングデータの一部また
は全部と連結されることにより、ルックアップテーブル
に格納すべきテーブルデータが復元される。これによ
り、データ変換装置はパッキングされたデータをそのま
まの状態で受付けて復元し、これを用いることが可能と
なる。

【００１８】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１９】ここで、まず本実施例の対比例について説
明する上述の９ビットや１０ビット等、８ビットの整数
倍でないデータの扱い方には、２種類の方法が考えられ
る。

【００２０】第１の方法は上位ビットにダミーデータ
（“０”）を付加し、１６ビット化する方法である。こ
の方法は、１つ１つのデータが独立したままなので扱い
易いが、データを格納するために必要なメモリの容量が
増し、また、このメモリ容量の増大によってコストの上
昇を招く。

【００２１】第２の方法は、データのパッキングを行う
方法である。例えば、９ビットデータの場合、８個の９
ビットデータから最上位ビット（あるいは最下位ビッ
ト）のみを取出して、それを８個集めこれらを配列して
８ビットのデータとし、残りの８ビットは、そのまま８
ビットのデータとする。

【００２２】第２の方法によれば、８個の９ビットデー
タは９つの８ビットデータになり、、第１の方法で問題
となったデータを格納するためにメモリ容量が増すとい
うこは無く、必要最小限のメモリ容量で済む。ただし、
個々のデータが独立していないので、テーブルとして用
いられる上記ＬＵＴ用データを格納しているＲＯＭ等か
ら、ＬＵＴへ直接データをロードすることができなくな
る。この場合、ＲＯＭから読出したデータを一旦ＣＰＵ
に取込み、ＣＰＵ内部の処理で、パッキングデータを元
の独立したデータに戻し、それからＬＵＴへ該データを
ロードする必要がある。

【００２３】すなわち、ＬＵＴから９ビット等、８ビッ
トよりビット数を増したデータを出力するためには、Ｌ
ＵＴの内容であるテーブルの各データを例えば９ビット
としなければならず、このようなデータを、前述のよう
に標準色空間に対応してＬＵＴ用データをロードする場
合、上記のようなＣＰＵによるパッキングデータの復元
が必要となる。

【００２４】以上のように、ＬＵＴを用いてデータを変
換する装置において、ＬＵＴにロードするテーブル用デ
ータのビット数が８ビットの整数倍でない値、例えば９
ビットの場合、このような８ビットの整数倍でないＬＵ
Ｔ用データを他のメモリ（ＲＯＭ等）に予め格納する
際、このメモリの容量を節約するため、格納データをパ
ッキングすることを行う。

【００２５】この場合において、上記他のメモリに格納
された個々のデータは互いに独立していないので、この
他のメモリから読出したデータを直接ＬＵＴに転送して
格納することができず、一旦ＣＰＵにデータを取込みＣ
ＰＵ内で元の独立したデータ（パッキングする前のデー
タ）に復元し、その後、ＬＵＴに転送して格納しなけれ
ばならない。

【００２６】しかし、以上の構成では、パッキングしな
いで他のメモリに格納したデータをＬＵＴに転送する構
成に比較して、これら転送等に数倍の時間を要し、ま
た、ＣＰＵに対して一時的ではあるが、負荷の増大をも
たらすことになる。

【００２７】以下説明する実施例では、ＬＵＴを用いた
色変換装置等のデータ変換装置においてパッキングされ
たデータをそのままの状態で受付けこれを復元して用い
ることが可能なデータ変換装置が開示される。

【００２８】（第１実施例）図３は本発明の第１実施例
に係る色変換装置の構成を示すブロック図である。

【００２９】同図においては、３次元ＬＵＴの１次元的
構成が示される。すなわち、図１に示したように、端子
１０１を介して入力する８ビットデータ以外にも、他の
２個の８ビットデータが入力するが、これらの図示は省
略されている。これと同様に、端子１０９に出力データ
以外にも他の７個の９ビットデータの出力も省略され、
さらに、補間演算部の図示も省略されている。以下に示
す各実施例においても同様である。

【００３０】図３に示す色変換装置が受取り、ＬＵＴ用
データとしてＬＵＴにロードするためのデータは不図示
のＲＯＭに格納されており、図４に示すようにパッキン
グされている。

【００３１】すなわち、図４には、ＬＵＴ用データの先
頭の８個の９ビットデータのパッキング状態が示され、
これら８個のデータをａ₈ 〜ａ₀ ，ｂ₈ 〜ｂ₀ ，ｃ₈ 〜
ｃ₀，ｄ₈ 〜ｄ₀ ，ｅ₈ 〜ｅ₀ ，ｆ₈ 〜ｆ₀ ，ｇ₈ 〜ｇ₀
，ｈ₈ 〜ｈ₀ とするとき、各データは、それらの最上
位ビットだけが、ＲＯＭの０番地に集められ格納され、
それぞれの下位８ビットはＲＯＭの１番地以降に順次格
納されている。

【００３２】以下、図３に示す動作について説明する。

【００３３】まず、不図示のリセット信号により、カウ
ンタ１０４が０にクリアされる。カウンタ１０４は９カ
ウント周期で動作し、値が０のときにレジスタ１０３に
ロード信号を出力する。このとき、端子１０２に図４に
示したＲＯＭの０番地から読出された８ビットデータａ
₈ ｂ₈ ｃ₈ ｄ₈ ｅ₈ ｆ₈ ｇ₈ ｈ₈ が入力され、レジスタ
１０３に入力するクロックに応じて、上記８ビットデー
タがレジスタ１０３にロードされる。

【００３４】このロードによりレジスタ１０３から出力
される１ビット信号１０５は最上位ビットであるａ₈ と
なる。このとき、端子１０１にＬＵＴ１０７の先頭アド
レス：０番地を指定する８ビットのアドレス信号（実際
は、図１に示すように３個の４ビットデータ）が入力さ
れると共に、端子１０２にはＲＯＭの１番地の内容（ａ
₇ 〜ａ₀ ：８ビット）が入力される。これにより、この
８ビットの入力データの上位にシフトレジスタ１０３の
出力（ａ₈ ）が付加され、９ビットの信号１０６（ａ₈
〜ａ₀ ）となる。この９ビット信号は、不図示のライト
制御信号によりＬＵＴ１０７に書込まれる。

【００３５】その後、シフトレジスタ１０３にクロック
が入力されて、データが１ビットシフトし、次のサイク
ルではｂ₈ がシフトレジスタから出力される。この時、
端子１０１にはＬＵＴの１番地を指定する８ビットの信
号が入力され、端子１０２にはＲＯＭの２番地の内容
（ｂ₇ 〜ｂ₀ ：８ビット）が入力される。この時の９ビ
ット信号１０６の内容はｂ₈ 〜ｂ₀ となり、前述のよう
にライト制御信号により、ＬＵＴ１０７に書込まれる。
以下同様に処理され、ＬＵＴの０番地から７番地には図
５に示す値が格納され、８個の１組のデータの格納が終
了する。

【００３６】この８個のデータの格納が終了すると、カ
ウンタ１０４の値が０に戻り、ＲＯＭの９番地に格納さ
れている次の８個の９ビットデータの最上位ビットのみ
のデータが、端子１０２を経由してシフトレジスタ１０
３にロードされ、次の８個１組のデータの格納が始ま
り、同様の処理が順次繰り返され、全データがＬＵＴ１
０７に格納される。

【００３７】ＬＵＴ１０７へのＬＵＴ用データの格納が
終了すると、色変換装置としての本来の動作が可能にな
り、そのモードへ移行し、端子１０１から入力された８
ビットのデータは所定の９ビットのデータ群に変換され
て補間演算部へ転送される。

【００３８】なお、本実施例では、最上位ビットとそれ
以下の８ビットとを分離する構成としたが、最下位ビッ
トとそれより上位の８ビットとに分離する構成も容易に
実現できる。この場合は、シフトレジスタ１０３から出
力される１ビットの信号は端子１０２から入力される８
ビットデータの下位に付加される。

【００３９】（第２実施例）図６は本発明の第２実施例
に係る色変換装置の構成を示すブロック図である。

【００４０】本実施例と前記第１実施例との構成上の違
いは以下の通りである。

【００４１】本例では、カウンタ１０４が無いのに
対し、端子１０１から入力される８ビットアドレス信号
の下位３ビットが“０００”であることを検出するため
のブロック２０１が設けられる。ブロック２０１は“０
００”を検出するとシフトレジスタ１０３のロード信号
を発生する。

【００４２】シフトレジスタ１０３にロードする信
号は、端子１０２から入力される８ビットデータではな
く、先行してＬＵＴ１０７に格納しておいた８ビットデ
ータであり、ＬＵＴ１０７からこれを読出してロードす
る。このロード動作は前述のブロック２０１で“００
０”を検出した時に行う。

【００４３】本例の以上の構成に対応して、ＲＯＭに格
納するデータの順序も図７に示すものとなる。前記第１
実施例では、８個１組のデータを用いてその実施例の動
作の全体を説明できたが、本実施例の動作の説明には４
組（３２個）のデータを必要とする。すなわち、図７，
図８において、８個（各９ビット）１組のデータは、組
毎にその表示が区別され、１組目は、「′」を付さず、
２組目の８個のデータは、ａ′，ｂ′，…，ｈ′のよう
に、３組目８個のデータはａ′′，ｂ′′，…，ｈ′′
のように、４組目の８個のデータはａ′′′，
ｂ′′′，…，ｈ′′′のように区別して表記される。

【００４４】前記第１実施例では、８個１組のデータは
ＲＯＭに格納される状態で連続する９個の番地で１かた
まりになっていたが、本実施例では最上位ビットだけの
データと下位８ビットだけのデータを番地において完全
に分離して格納する（図７参照）。

【００４５】以下に、本実施例の動作説明を行う。

【００４６】本実施例では、最上位ビットからなるデー
タを先行してＬＵＴ１０７に格納する。すなわち、図７
に示すように、ＲＯＭのＮ番地の内容をＬＵＴ１０７の
０（＝８×０）番地へ、ＲＯＭのＮ＋１番地の内容をＬ
ＵＴ１０７の８（＝８×１）番地へ、ＲＯＭのＮ＋ｉ番
地の内容をＬＵＴ１０７の８×ｉ番地へ、順次格納す
る。これによる格納後のＬＵＴ１０７の内容は図８に示
すものとなる。

【００４７】最上位ビットのみのデータの格納が終了す
ると、次に、ＲＯＭの０番地から格納されている下位８
ビットのデータの格納を行う。

【００４８】まず、端子１０１にＬＵＴ１０７の０番地
を指定する８ビットのアドレス信号を入力する。このと
き、このアドレス信号の下位３ビットは全て０であり、
“０００”検出ブロック２０１でそれが検出されてＬＵ
Ｔの０番地からすでに格納済みの８ビットデータａ₈ ｂ
₈ ｃ₈ ｄ₈ ｅ₈ ｆ₈ ｇ₈ ｈ₈ が読出され、シフトレジス
タ１０３にロードされる。そして、端子１０２にＲＯＭ
の０番地から読出したａ₁ …ａ₀ の８ビットデータを入
力し、シフトレジスタ１０３から出力されているａ₈ を
上位に付加し、ＬＵＴの０番地に再格納する。この時、
この番地にあらかじめ格納してあった最上位ビットの集
まりのデータは消えてしまうが、シフトレジスタ１０３
がその内容を保持しているので、全く問題無い。

【００４９】以下、第１実施例と同様に、シフトレジス
タ１０３にクロックが入力されデータが１ビットシフト
すると共に端子１０１から１番地を指定するアドレス信
号が入力され、端子１０２にはＲＯＭの１番地の内容で
あるｂ₇ 〜ｂ₀ が入力されてこのデータにｂ₈ が付加さ
れた後ＬＵＴ１０７に格納される。この処理は、最初の
１組目の８個のデータがＬＵＴ１０７に格納されるまで
連続して続けられる。

【００５０】次に、２組目の８個のデータをＬＵＴ１０
７に格納する処理に進む。

【００５１】端子１０１には８番地を指定する８ビット
のアドレス信号が入力される。この時、再びアドレス信
号の下位３ビットが全て０になるので、“０００”検出
ブロック２０１でそれが検出され、ＬＵＴ１０７の８番
地から、すでに格納済みの８ビットデータａ₈ ′ｂ₈ ′
ｃ₈ ′ｄ₈ ′ｅ₈ ′ｆ₈ ′ｇ₈ ′ｈ₈ ′が読出され、そ
れがシフトレジスタ１０３にロードされる。そして、端
子１０２にＲＯＭの８番地から読出したａ₇ ′…ａ₀ ′
の８ビットデータを入力し、シフトレジスタ１０３から
出力されているａ₈ ′を上位に付加して、ＬＵＴ１０７
の８番地に再格納する。このように、２組目の８個のデ
ータもＬＵＴ１０７に格納されて行き、以下、３組目，
４組目，…と続いて行き、全データの格納が終了する。

【００５２】本実施例のように、最上位ビットデータと
下位８ビットデータを分離してＲＯＭに格納し、最上位
ビットデータを先行してＬＵＴ１０７に格納する構成
は、次のような特徴を有する。

【００５３】先行して格納する最上位ビットデータは、
ＬＵＴへの格納時に番地において連続にならないが、そ
の後に格納する下位８ビットデータはＲＯＭアドレスお
よびＬＵＴアドレスが連続になるので、ＤＭＡ（ダイレ
クトメモリアクス）転送が可能となり、ＲＯＭから本例
の色変換装置へのデータ転送を高速に行うことができ
る。

【００５４】以下の、第３，第４の実施例では、下位８
ビットデータのみでなく、最上位ビットデータの先行格
納においても、アドレスが見かけ上もしくは実際に連続
になるようにしたものである。

【００５５】（第３実施例）図９は本発明の第３実施例
に係る色変換装置の構成を示すブロック図である。

【００５６】上述のように、本実施例は、第２実施例に
おいて先行してＬＵＴに格納していた最上位ビットデー
タのアドレスを見かけ上連続にするものである。これを
実現するために、８ビットのアドレス信号を３ビット上
位へシフトするシフタ３０１とセレクタ３０２を設け
る。最上位ビットデータを先行してＬＵＴ１０７に格納
する時は、セレクタ３０２は１−ａ側を選択し、これに
より端子１０１からアドレス信号として０，１，２，
３，…（１０進数表示）を入力すると、シフタ３０１に
よりこのアドレス値は０，８，１６，２４，…（１０進
数表示）に変換される。この結果、外部から色変換装置
に入力するアドレスが連続アドレスであるにもかかわら
ず、第２実施例と同様、図８に示すような格納が可能と
なる。下位８ビットデータをＬＵＴに格納する時と、色
変換処理を行う際には、セレクタ３０２は１−ｂ側を選
択する。

【００５７】以上の構成によれば、その動作は、第２実
施例と同一となるので、以後の説明を省略する。

【００５８】本実施例により、最上位ビットデータの先
行格納および下位８ビットデータの格納の両方が見かけ
上連続アドレスのアクセスとなるため、両方でＤＭＡが
可能となり、一段とデータ転送時間を短縮できる。

【００５９】（第４実施例）図１０は本発明の第４実施
例に係る色変換装置の構成を示すブロック図である。

【００６０】本実施例は、前述の第２，第３の実施例に
おいて、先行してＬＵＴに格納する最上位ビットデータ
のアドレスを色変換装置に対して見かけ上ではなく、そ
の装置内において実際に連続にするものである。これを
実現するために、アドレス変換部４０１とその出力を選
択するセレクタ４０２を設けた。

【００６１】アドレス変換部４０１は、端子１０１から
入力されたアドレス信号を３ビット下位へシフトしてか
らオフセット値を加算するものである。加算するオフセ
ット値は先行して格納した最上位ビットデータの先頭番
地の値であり、この値は、実際に先行して最上位ビット
データを格納している時にアドレス信号上に現れるた
め、それをラッチして保持すればよい。

【００６２】最上位ビットデータを先行して連続アドレ
スに格納する際には、アドレス変換器４０１は用いられ
ないので、セレクタ４０２は２−ｂ側を選択する。すな
わち、最上位ビットデータを格納する連続アドレスは端
子１０１から入力する。ところで、この連続するアドレ
スというのは、どのアドレスを始点としたらよいのかと
いう問題が出てくる。これまでの上記実施例の説明から
明らかなように、先行して格納した最上位ビットデータ
は、最終的に９ビットのテーブルデータが上書きされて
消えてしまう。従って、未使用の最上位ビットデータが
消えないようにデータを格納する必要がある。そのた
め、一番最後の組の最上位ビットデータをＬＵＴ１０７
の最終アドレスに格納するようにする。

【００６３】上述の方法により、最上位ビットアドレス
を先行して格納すると、次に、下位８ビットデータの格
納を行う。

【００６４】まず、端子１０１にＬＵＴ１０７の０番地
を指定するアドレスを入力する。すでに説明した第２，
第３の実施例と同様、各組の一番最初の下位８ビットデ
ータを格納する前には、必ず、対応する組の最上位ビッ
トデータをシフトレジスタ１０３にロードする必要があ
る。このデータは、第２，第３の実施例のように０番地
にあるわけではなく、まったく別の番地にあるが、その
番地はアドレス変換器４０１で求められる。よって、シ
フトレジスタ１０３にロードするデータをＬＵＴ１０７
から読出す時だけ、セレクタ４０２は２−ａ側を選択
し、その他の場合はすべて２−ｂ側を選択する。

【００６５】以上説明した制御を行うことにより、シフ
トレジスタ１０３に所定のタイミングで必要な最上位ビ
ットデータをロードし、その後は、前述した第２，第３
の実施例と同じようにしてＲＯＭから下位８ビットのデ
ータを順次本例色変換装置に転送し、ＬＵＴ１０７へ９
ビットのテーブル用データを格納することができる。

【００６６】なお、これまで説明してきた４つの実施例
はＬＵＴの入力データサイズがすべて９ビットであった
が、この４つの実施例はデータサイズが８＋２^k （ｋ＝
１，２）に対しても容易に拡張できる。

【００６７】具体的には、ｋ＝１すなわちＬＵＴの出力
データビット数が１０ビットの時は１組のデータが４個
になり、シフトレジスタから出力するデータは上位２ビ
ットとなり、それを端子１０２から入力されたデータの
上位ビットに付加して、１０ビットにした後ＬＵＴに格
納すればよい。

【００６８】この時のシフトレジスタの１データ当たり
のシフト数は２ビットになる。これは、４ビットのシフ
トレジスタを２個使い、一方のシフトレジスタには最上
位ビットのみを、もう一方のレジスタには最上位から２
番目のビットのみをロードして、上記動作を実現しても
良いし、あるいは通常のシフトレジスタにクロックを２
回入力して２ビットシフトを実現してもよい。

【００６９】また、上位２ビットデータを４つ集めて８
ビットにしたデータを下位８ビットデータに先行してＬ
ＵＴに格納する際は、第２，第３の実施例に従えば４番
地ごとに格納すればよく、第３の実施例に出てくるシフ
タ３０１のシフト量は２ビットとなる。

【００７０】さらに、ｋ＝２、すなわちＬＵＴの出力デ
ータビット数が１２ビットの時は、１組のデータが２個
となるが、この場合の構成については９ビット，１０ビ
ットの場合から理解できる。

【００７１】ＬＵＴの出力データビット数が８＋２^k
（ｋ＝０，１，２）ビットにならない場合、例えば１１
ビットの時は以下のようになる。

【００７２】これには２つの方法があり、第１は、１１
ビットデータにダミーの１ビットを最上位に付加して、
１２ビットとし第１〜第４の実施例と同様の構成で処理
し、ＬＵＴにデータを格納する時に有効な下位１１ビッ
トのみを格納するという方法である。

【００７３】第２は、別のパッキング方法を用いて処理
する方法であり、第５，第６の実施例で述べる。この方
法はすべてのビット数、すなわち９〜１５ビットに対し
ても有効な方法である。

【００７４】（第５実施例）図１１は本発明の第５実施
例に係る色変換装置の構成を示すブロック図である。

【００７５】本実施例が、これまでに説明した第１〜第
４の実施例と大きく異なる点は、外部メモリであるＲＯ
Ｍに格納するパッキングデータのパッキング形式であ
る。本実施例で用いるパッキング形式を図１２に示す。

【００７６】この図から明らかなように、各々１１ビッ
トのＬＵＴ用データを先頭データから順に連結（先頭デ
ータの最下位ビット（ＬＳＢ）のすぐ右に、次のデータ
の最上位ビット（ＭＳＢ）を配置して１次元のビット列
とする）して並べ、これを先頭から８ビット単位で切出
し、前記のＲＯＭの０番地から順に格納するものであ
る。

【００７７】このようなパッキング形式のデータに対応
するため、図１１に示すように、本実施例の色変換装置
はシフト機能を持たない１０ビットのレジスタ５０１
と、レジスタ５０１の入力データを選択するセレクタ５
０２、端子１０２から入力される８ビットデータとレジ
スタ５０１から出力される１０ビットデータを合わせた
１８ビットのデータの中から所望の１１ビットのデータ
を出力するためのシフタ５０３、シフタ５０３のシフト
量を制御するシフト量制御部５０４、および選択信号出
力端子５０５を有する。また、本実施例のＬＵＴ１０７
の入力データビット幅は、もちろん１１ビットである。

【００７８】他の入出力端子については、これまでの第
１〜第４実施例と同一の機能である。

【００７９】本実施例の基本的な処理は、まず、端子１
０２から入力された８ビットデータをレジスタ５０１に
取込み、その後に入力された８ビットデータへレジスタ
から出力される８ビットデータを上位に連結し、その中
から１１ビットのテーブルデータをシフタ５０３で選択
してＬＵＴ１０７に格納する。

【００８０】しかし、シフタ５０３の出力には、常に所
望の１１ビットデータが揃っているわけではなく、１１
ビット中の８ビットもしくは９ビットあるいは１０ビッ
トしかない場合がある。こういった場合には、シフタ５
０３から出力される上記８，９または１０ビットを再度
レジスタ５０１に取込み、それを保持し、次の入力に備
える。上述の動作では、セレクタ５０２はＨ側の入力を
選択し、その他の場合にはＬ側の入力を選択するよう、
セレクタ５０２を制御する必要があるが、この制御はシ
フト量制御部５０４によって行われる。さらに具体的に
説明すると、シフト量制御部５０４からシフタ５０３へ
送られるシフト量制御値が８以上の時（後述のようにシ
フト量制御部５０４によるシフト量制御値の上限は８に
リミットしているので、８以上と言っても実際は８しか
ありえない）、シフタ５０３から出力される有効なビッ
トデータは１０ビット以下になってしまう。シフタ５０
３の動作は、シフト量がｍビットの時入力される全１８
ビットデータの上位ｍビットを取除き、それに続く（１
８−ｍ）ビットを出力するからである。このような場合
には、ＬＵＴ１０７に１１ビットのデータを格納するこ
とができないので、再度、レジスタ５０１にデータを保
持する必要がある。従って、シフト量制御部５０４から
出力されるシフト量制御値が８以上の時にセレクタ５０
２の制御信号がＨｉｇｈとなり、セレクタ５０２はＨ側
の入力を選択する。一方、シフト量制御値が７以下の時
はセレクタの制御信号はＬｏｗになり、セレクタ５０２
はＬ側の入力を選択する。

【００８１】図１３はシフト量制御部５０４の内部構成
の一例を示す回路ブロック図である。

【００８２】加算器６０１，比較器６０２，ゲート回路
６０３，減算器６０４およびレジスタ６０５により、レ
ジスタ６０５の出力値（初期値）に、１サイクルごとに
定数‘３’がモジュロ１１の演算で加算される。ここ
で、モジュロ１１の演算とは、加算結果が１１以上の
時、その値から１１を減算して、演算結果が０以上１０
以下に収まるようにすることである。

【００８３】また、比較器６０６およびセレクタ６０７
により、レジスタ６０５の出力はさらに８以下に制限
（リミット）され、その値はシフト量制御値として端子
６０８から出力される。

【００８４】端子６０９には、比較器６０６の比較結果
が出力され、この出力値は、レジスタ６０５の出力値が
８以上の時はＨｉｇｈ、８未満の時はＬｏｗとなる。な
お、レジスタ６０５には、初期値として１０が設定され
る。

【００８５】その後のレジスタの値、および端子６０
８，６０９の出力は図１４に示した値となる。

【００８６】以上説明した、シフト量制御部５０４の動
作から、本実施例である図１１に示す構成の動作が理解
できる。以下、その動作を説明する。

【００８７】なお、本実施例では１１バイトのデータ
（１１ビット×８ケ）が１組になっているため、本実施
例の動作を完全に説明するには、１１バイト、すなわち
１１クロック周期分の動作を説明しなければならない
が、ここでは、最初の２クロック周期分のみ説明し、後
は各周期におけるシフタ５０３の入力データと出力デー
タならびにレジスタ５０１の入力データを図１５に示
し、以後の説明を省略する。

【００８８】図１１において、まず、端子１０２に、外
部メモリ（ＲＯＭ）の０番地の内容ａ₁₀ａ₉ …ａ₄ ａ₃
が、端子１０１にはＬＵＴ１０７の０番地を指定するア
ドレス信号がそれぞれ入力される。シフト量制御部５０
４の内部レジスタ６０５は初期値１０にセットされてい
るため、セレクタ５０２の制御信号はＨｉｇｈ、シフタ
５０３のシフト量は８ビットになっている。従って、端
子１０２から入力されたデータは、上位に１０ビットの
データが付加された後シフタ５０３にて上位８ビットが
除去され、その結果ＸＸａ₁₀ａ₉ …ａ₄ ａ₃ （Ｘは不定
信号を示す、以下同様）の１０ビットがレジスタ５０１
に入力される。上記データ入力時、端子５０５から出力
される信号はＨｉｇｈであるが、これはＬＵＴ１０７へ
のデータの格納が行われていないことを示している。

【００８９】端子１０１に入力するアドレス信号は、一
般的にはＣＰＵもしくはＤＭＡコントローラから与えら
れる。ここで、もしＣＰＵから与えられるのであれば、
端子５０５の出力信号をＣＰＵにモニタさせ、この出力
信号がＨｉｇｈのときにはアドレス信号をインクリメン
トせずに前の値を保持するようにする。また、出力信号
がＬｏｗの時にはアドレス信号をインクリメントさせる
ことにより、ＬＵＴ１０７の番地指定は正確に管理でき
る。

【００９０】次のサイクルでは、アドレス信号が０番地
のまま、ＲＯＭの１番地目の内容ａ₂ ａ₁ ａ₀ ｂ₁₀…ｂ
₆ が端子１０２から入力される。この時、シフト量制御
部５０４の内部レジスタ６０５の値は‘２’であるため
（図１４参照）、セレクタ５０２の制御信号、および端
子５０５の出力信号はＬｏｗになっており、シフタ５０
３のシフト量は２ビットとなる。

【００９１】これにより、端子１０２から入力された８
ビットデータａ₂ ａ₁ ａ₀ ｂ₁₀…ｂ₆ の上位に、ＸＸａ
₁₀…ａ₃ の１０ビットが付加されて、ＸＸａ₁₀…ａ₀ ｂ
₁₀…ｂ₆ の１８ビットになり、最上位の２ビット（Ｘ
Ｘ）が除去された後の上位１１ビットａ₁₀…ａ₀ がＬＵ
Ｔ１０７の０番地に格納される。この時、レジスタ５０
１には、端子２０１から入力された８ビットデータに上
位２ビット（ＸＸ）が付加された１０ビットの信号がセ
レクタ５０２を経由して入力される。

【００９２】この後は、図１５に示したリストどうり
に、各部の信号が推移し、１１バイト１組のデータがＬ
ＵＴ１０７に格納される。以後のデータ格納も上述の１
１バイトを１１組とした周期の繰返しで行われる。

【００９３】本実施例は１１ビットデータ（ＬＵＴの出
力ビット数が１１ビットと同じ意味）のみに対応した構
成を示したが、９〜１５ビットのいずれにも容易に拡張
できる。具体的には、図１６に示すパラメータに基づい
てレジスタ５０１のビット数やシフト量制御部５０４に
おける各部の値を定めればよい。

【００９４】また、レジスタ５０１を最大の１４ビット
長確保し、シフト量制御部５０４における各部の値をプ
ログラマブルに設定できるようにすれば、同一の構成で
９〜１５の任意のビットに対応できる。

【００９５】（第６実施例）図１７は、本発明の第６実
施例に係る色変換装置の構成を示すブロック図である。

【００９６】本実施例におけるデータのパッキング形式
は前述の第５実施例と同様とする。このパッキング形式
において、ＬＵＴの入力データビット幅が８＋２^k （ｋ
＝０，１，２）の場合は、他の場合と異なり、制御の方
法が比較的単純になる。それを示したのが、本実施例で
ある。

【００９７】本例の場合、第５実施例に係る図１１の構
成においてセレクタ５０２が不要となり、また、図１３
に示す比較的複雑な構成のシフト量制御部５０４の替り
に３ビットのカウンタ７０１を使用するだけでよい。

【００９８】本実施例は、ｋ＝１すなわちＬＵＴの入力
データビット幅が１０ビットの場合を示している。この
場合の外部メモリ（ＲＯＭ）の内容を図１８に示す。１
０ビットの場合は、５バイトのデータが１組となるの
で、５バイト分のみ示した。第５実施例に係る図１１と
異なる要素ブロックは３ビットカウンタ７０１のみであ
り、この動作について説明する。

【００９９】図１７において、カウンタ７０１は初期値
として４がセットされ、このとき、３ビットの出力の最
上位ビットのみが‘１’その他は‘０’になる。この最
上位ビットは、端子５０５に出力されると共に、カウン
タ７０１のクリア信号としても用いられる。よって、次
のサイクルではカウンタの値は‘０’に戻り、その後１
つづつカウントアップして再度‘４’に達すると、また
０に戻る動作をする。

【０１００】カウンタ７０１の下位２ビットは、シフタ
５０３へ送られるが、本実施例におけるシフタ５０３の
シフト量制御信号の入力ビット数は３ビットであり、そ
の上位２ビットへ前記カウンタ出力の２ビットを入力す
る。残りの入力端子には０を入力する。よって、シフタ
５０３のシフト量は、０，２，４，６ビットの４種類と
なる。

【０１０１】図１７において、端子５０５の出力信号と
端子１０１から入力されるアドレス信号の関係は、前述
の第５実施例と同一であるためその説明を省略する。

【０１０２】端子１０２に入力されたＲＯＭの０番地の
内容ａ₉ …ａ₂ は、レジスタ５０１に取込まれ最初のサ
イクルは終了する。次のサイクルでは、レジスタ５０１
からａ₉ …ａ₂ が出力され、端子１０２にＲＯＭの１番
地の内容ａ₁ ａ₀ ｂ₉ …ｂ₄が入力される。この２つの
データは連結されてａ₉ …ａ₂ ａ₁ ａ₀ ｂ₉ …ｂ₄ とな
り、シフタ５０３へ入力される。この時、シフタ５０３
のシフト量は０ビット、すなわち最上位ビットからは何
も除去されず、ａ₉ から始まる１０ビットのデータすな
わちａ₉ ａ₈ …ａ₁ ａ₀ がシフタ５０３から出力されＬ
ＵＴ１０７に格納される。

【０１０３】その後、レジスタ５０１に現在の入力デー
タａ₁ ａ₀ ｂ₉ …ｂ₄ が取込まれ２サイクル目が終了す
る。

【０１０４】次のサイクルでは、データ：ａ₁ ａ₀ ｂ₉
…ｂ₄ がレジスタ５０１から出力され、端子１０２から
はＲＯＭの２番地のデータ：ｂ₃ …ｂ₀ ｃ₉ …ｃ₆ が入
力される。前のサイクル同様、この２つのデータは連結
されてａ₁ ａ₀ ｂ₉ …ｂ₄ ｂ₃ …ｂ₀ ｃ₉ …ｃ₆ とな
り、シフタ５０３へ入力される。この時のシフタ５０３
によるシフト量は２ビットであるため、最上位の２ビッ
ト：ａ₁ ａ₀ が除去され、残されたデータの上位１０ビ
ット：ｂ₉ ｂ₈ …ｂ₁ ｂ₀ がシフタ５０３から出力され
てＬＵＴ１０７へ格納される。その後、レジスタ５０１
に、現在の入力データｂ₃ …ｂ₀ ｃ₉ …ｃ₆ が取込ま
れ、３サイクル目が終了する。

【０１０５】以後、同様に処理が行われ、図１９はこの
処理においてレジスタ５０１の出力、シフタ５０３の入
出力がどのように変化するかを説明するものである。

【０１０６】本実施例ではＬＵＴの入力データビット数
が１０ビットの場合を示したが、他のビット、例えば９
ビットの場合には、カウンタ７０１が３ビットから４ビ
ットになり、シフタ５０３へ送られる信号が下位の３ビ
ットとなる。

【０１０７】（第７実施例）図２０は、本発明の第７実
施例に係る色変換装置の構成を示すブロック図である。

【０１０８】これまでに説明した６つの実施例は、すべ
て９〜１５ビットのデータを８ビット単位でパッキング
し、その単位でＬＵＴを含むデータ変換装置へデータを
転送するものであったが、本実施例では１６ビット単位
でパッキングし、その単位でデータの転送を行うもので
ある。本実施例の基礎となる実施例は前述の第６実施例
であり、パッキングの単位とデータ転送単位が異なるだ
けで、他の条件は第６実施例と同様のものである。パッ
キングとデータ転送の単位が１６ビットになることによ
り、それに応じてレジスタ，シフタ等のサイズが変わ
る。

【０１０９】レジスタ８０３の最上位ビットは、レジス
タ８０１のクロック端子に入力される。この結果、この
最上位ビット信号がＬｏｗからＨｉｇｈへ変化する時に
端子１０２から入力された１６ビットデータをレジスタ
８０１に取込む。端子１０２へのデータ供給を制御する
外部のＣＰＵ等は、端子８０５に出力される信号をモニ
タし、この信号がＨｉｇｈになったときに、次の１６ビ
ットデータをＲＯＭ等の外部メモリから読出し、端子１
０２に入力する。

【０１１０】ＬＵＴ１０７の入力データビット数より、
端子１０２から入力されるデータのビット数の方が多い
場合、ＬＵＴ１０７へのデータ格納は毎サイクル実行さ
れるが、端子１０２へのデータ入力は断続的に行わなけ
ればならない。端子８０５に出力される信号は、その制
御に用いられる。

【０１１１】以下、図２０を参照し、本例色変換装置の
初期状態からの動作を説明する。

【０１１２】まず、レジスタ８０３の出力は初期値
‘７’に設定され、端子１０２には一番先頭の１６ビッ
トデータ：ａ₈ …ａ₀ ｂ₈ …ｂ₂ が入力される。これが
初期状態（最初のサイクル）となる。

【０１１３】次のサイクルでは、上記初期値‘７’に
‘９’が加算され、‘１６’がレジスタ８０３から出力
される。この時、最上位ビットがＨｉｇｈになるので、
直前のサイクルで端子１０２に入力されていた１６ビッ
トデータがレジスタ８０１に取込まれる。また、端子８
０５にＨｉｇｈが出力されるため次の１６ビットデー
タ：ｂ₁ ｂ₀ ｃ₈ …ｃ₀ ｄ₈ …ｄ₄ が端子１０２に入力
される。このサイクルから、ＬＵＴ１０７へのデータの
格納が開始されるため、端子１０１にはＬＵＴの０番地
を指定するアドレス信号が入力される。

【０１１４】シフタ８０２には、レジスタ８０１から上
位１６ビット、端子１０２から下位１６ビットの合計３
２ビットが入力され、シフタ８０２のシフト量を指定す
る４ビットの信号がレジスタ８０３から与えられる。こ
の４ビットは、レジスタ８０３が出力する５ビットの内
の下位４ビットで、現サイクルでは値が０である。従っ
て、シフタ８０２に入力された３２ビットの上位９ビッ
トであるａ₈ …ａ₀ がシフタ８０２から出力され、ＬＵ
Ｔ１０７に格納される。

【０１１５】さらに次のサイクルでは、レジスタ８０３
の下位４ビットの前サイクルでの出力‘０’に‘９’が
加算され、その結果である‘９’がレジスタ８０３から
出力される。この時、最上位ビットはＬｏｗに戻る。従
って、このサイクルでは１６ビットレジスタ８０１への
データの取込みや端子１０２からの新たなデータ入力が
無く、シフタ８０２には前サイクルと同一の３２ビット
信号が入力される。ただし、ＬＵＴ１０７へは毎サイク
ル格納が行われるため、アドレス信号だけはインクリメ
ントされる。

【０１１６】シフタ８０２に入力される信号が同一で
も、シフト量が‘０’から‘９’変化しているため、前
サイクルで出力されたａ₈ …ａ₀ の９ビットはシフタ８
０２で除去されて、残りのデータの上位９ビット、すな
わちｂ₈ …ｂ₀ がシフタ８０２から出力され、ＬＵＴ１
０７の１番地に格納される。

【０１１７】以下、同様にＬＵＴの２番地，３番地，…
へと９ビットデータが格納される。初期状態および各サ
イクルにおける、シフタ８０２の入力信号、シフト量、
５ビットレジスタ８０３の最上位ビットの値等を図２１
に示す。

【０１１８】なお、本発明は、ＬＵＴを用いたデータ変
換装置において、特にＬＵＴへのデータの格納方法に関
するものであり、本発明は上記各実施例で説明した３次
元ＬＵＴに限られず、従来例で述べた１次元ＬＵＴ等、
全てのＬＵＴに適用され得るものであることは勿論であ
り、また、ＬＵＴに入力するデータのビット数が上記実
施例に示す９〜１１ビットに限らないことは明らかであ
る。さらに、上記各実施例では３次元ＬＵＴと補間演算
部とからなるデータ変換装置について説明したが、本発
明は補間演算部の有無に左右されるものでは無く、広く
ＬＵＴを用いたデータ変換装置に適用されるものであ
る。

【０１１９】

【発明の効果】以上説明したように、本発明によれば、
データ変換装置におけるルックアップテーブルのテーブ
ルデータを格納する際、ルックアップテーブルに格納す
るパッキングデータを入力すると、そのデータはレジス
タ等を有した保持手段によって保持され、そのデータの
一部または全部と新たに入力されたパッキングデータの
一部または全部が結合されることにより、ルックアップ
テーブルに格納すべきテーブルデータが生成される。こ
れにより、データ変換装置はパッキングされたデータを
そのままの状態で受付けて復元し、これを用いることが
可能となる。

【０１２０】この結果、テーブルデータを記憶するため
の外部メモリの容量を必要最小限の量で済ますことがで
きると共にテーブルデータの転送等の処理を短縮するこ
とができる。

【図面の簡単な説明】

【図１】３次元ＬＵＴと補間演算部とからなる従来の色
変換装置の構成を示すブロック図である。

【図２】３次元ＬＵＴから出力される８個のデータの位
置関係を示す説明図である。

【図３】本発明の第１実施例に係る色変換装置の構成を
示すブロック図である。

【図４】第１実施例における外部メモリ（ＲＯＭ）の内
容を示す模式図である。

【図５】第１実施例においてＬＵＴに格納される９ビッ
トデータの内容を示す模式図である。

【図６】本発明の第２実施例に係る色変換装置の構成を
示すブロック図である。

【図７】第２実施例における外部メモリ（ＲＯＭ）の内
容を示す模式図である。

【図８】第２実施例においてＬＵＴに先行して格納され
る８ビットデータを示す模式図である。

【図９】本発明の第３実施例に係る色変換装置の構成を
示すブロック図である。

【図１０】本発明の第４実施例に係る色変換装置の構成
を示すブロック図である。

【図１１】本発明の第５実施例に係る色変換装置の構成
を示すブロック図である。

【図１２】第５実施例における外部メモリ（ＲＯＭ）の
内容を示す模式図である。

【図１３】図１１におけるシフト量制御部５０４の構成
の一例を示すブロック図である。

【図１４】図１３に示すシフト量制御部における主要部
の出力値の推移を示す説明図である。

【図１５】図１１に示す第５実施例における主要部の入
出力値の推移を示す説明図である。

【図１６】第５実施例を他へ応用（ＬＵＴのビット数を
９〜１５の任意と）した時の各種パラメータを示す説明
図である。

【図１７】本発明の第６実施例に係る色変換装置の構成
を示すブロック図である。

【図１８】第６実施例における外部メモリ（ＲＯＭ）の
内容を示す模式図である。

【図１９】第６実施例における主要部の入出力値の推移
を示す説明図である。

【図２０】本発明の第７実施例に係る色変換装置の構成
を示すブロック図である。

【図２１】第７実施例における主要部の入出力値の推移
を示す説明図である。

【符号の説明】

１０１ＬＵＴ用アドレス信号の入力端子１０２パッキングデータ入力端子１０３シフトレジスタ１０４カウンタ１０７ＬＵＴ１０９変換データ出力端子２０１ ‘０００’検出ブロック３０１，５０３，８０２シフタ４０１アドレス変換器３０２，４０２，５０２，６０７セレクタ５０１，６０５，８０１レジスタ５０４シフト量制御部６０１，８０４加算器６０２，６０６比較器６０４減算器７０１３ビットカウンタ８０３５ビットレジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｔ 5/00 Ｈ０４Ｎ 1/46 8420−5ＬＧ０６Ｆ 15/66 ３１０ 9191−5Ｌ 15/68 ３１０Ａ 4226−5ＣＨ０４Ｎ 1/46 Ｚ 8125−5ＬＧ０６Ｆ 15/62 ３１０Ａ

Claims

【特許請求の範囲】

【請求項１】ルックアップテーブルを用いてデータの
変換を行うデータ変換装置において、前記ルックアップテーブルに書込まれるテーブルデータ
を当該データサイズと異なるサイズの複数のパッキング
データとして格納したメモリから当該データ変換装置に
入力する前記複数のパッキングデータの１つを一時的に
保持する保持手段と、該保持手段に保持されるパッキングデータの全部または
一部を、当該データ変換装置に入力する前記複数のパッ
キングデータの他のデータに連結する連結手段と、該連結手段によって連結されたデータを前記テーブルデ
ータとして前記ルックアップテーブルに格納する格納手
段と、を具えたことを特徴とするデータ変換装置。
【請求項２】前記保持手段は、１つまたは複数のシフ
トレジスタを有することを特徴とする請求項１に記載の
データ変換装置。
【請求項３】複数の前記パッキングデータの１つをそ
のまま前記ルックアップテーブルに先行して格納し、当
該格納されたデータを読出して、前記シフトレジスタに
保持させることを特徴とする請求項２に記載のデータ変
換装置。
【請求項４】前記複数のパッキングデータの１つを前
記ルックアップテーブルに先行して格納する際には、当
該ルックアップテーブルのアドレス信号をビットシフト
し、前記格納しない場合には、前記アドレス信号のビッ
トシフトを行わないことを特徴とする請求項３に記載の
データ変換装置。
【請求項５】前記複数のパッキングデータの１つを前
記ルックアップテーブルに先行して格納する際には、当
該ルックアップテーブルの連続したアドレスに格納し、
当該格納されたデータを読出して前記シフトレジスタに
保持させる時の読出しアドレスを、当該ルックアップテ
ーブルの書込みアドレスから生成するアドレス変換手段
を有することを特徴とする請求項３に記載のデータ変換
装置。
【請求項６】前記保持手段は、レジスタを有し、およ
び前記ルックアップテーブルに格納するための前記テー
ブルデータを、前記連結されたデータから選択するため
のシフタを有することを特徴とする請求項１に記載のデ
ータ変換装置。
【請求項７】前記レジスタに保持されるデータが、前
記入力されたパッキングデータまたは前記シフタの出力
データであることを特徴とする請求項６に記載のデータ
変換装置。
【請求項８】ルックアップテーブルを用いてデータの
変換を行うデータ変換装置において、前記ルックアップ
テーブルの数に格納すべきデータをパッキングして予め
別のメモリに蓄積しておくことを特徴とするデータ変換
装置。