JPH077499A - バーストモード通信システムにおけるデータ回復方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、情報ビットがビット回復処理にお
いて損失のない十分に短い時間でデータクロックの同期
化を得ることを目的とする。 【構成】 異なる位相のｎビットクロックの発生器11
と、限定されたｍビットシーケンスのプレアンブルを含
む入力データ22を受信する第１のデジタイザ12と、各表
示が前の表示に関して１サンプルクロック周期遅延さ
れ、表示と同数の相関結果をその出力で得るｍビットシ
ーケンスのｎ個の表示とデジタル化されたプレアンブル
とを相関するために第１のデジタイザ12からデジタル化
されたプレアンブル23が供給される多重相関器13と、バ
ースト開始指示信号27とｎビットクロックの一部36を受
信し、第１のデジタイザをエネーブルにする制御信号28
を発生するタイミング発生器15と、相関結果の最大のも
のを決定し、最適な位相クロック指示信号25を発生する
セレクタ14とを備えていることを特徴とする

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バーストモード通信シ
ステムにおけるデータ回復方法および装置に関し、特
に、予め限定されたシーケンスを含むプレアンブルを含
み、このプレアンブルはデータよびクロック信号を得る
ように続いて処理するために１ビット当りの一定数のサ
ンプルによってデジタル化されるデータ回復方法および
装置に関する。

【０００２】本発明の方法は、特に非常に短い時間でデ
ータを回復するためにデータクロックを同期化すること
が望ましいバーストモード通信システムに適用される。

【０００３】

【従来の技術】歴史的に、データクロック回復の様々な
方法が知られており、データは最適な方法で回復される
ことができる。これらの方法は、そのデータクロックを
回復するために情報の前に一定数のビットを必要とす
る。

【０００４】現在のバーストモード通信システムの仕様
ではフレーム効率を増加するために非常に短いプレアン
ブルを必要とし、それにおけるクロック信号はデータを
再生するために回復されなければならない。

【０００５】このため、新しい方法はデータクロックの
同期の迅速な回復を目的としている。これらの多くは１
ビットあたり数個のサンプルを入力データについてサン
プリングすることに基づき、これらのサンプルは文献
（キタザワマサカズ氏らによる1991年、東京、ＩＥＥＥ
の「ＰＤＳ光学的加入者ループシステムのビット同期化
技術」）に記載されるように処理される。

【０００６】この文献の第８．２乃至４頁には高速ビッ
ト同期回路のブロック図が示され、それにおける４つの
ビット率クロックは均一に分配された位相によって生成
され、入力データのサンプリングのために使用され、検
出器回路は入力データに最も適合した異なって位相のク
ロックを決定することができる。

【０００７】

【発明が解決しようとする課題】前述の文献の図６に示
されるように、動作原理はデータの伝送を検出するため
に２つの連続的なサンプルを有する排他的オア機能の実
行に基づいている。前述の動作の結果はレジスタに徐々
に蓄積され、その復調は最良の位相を有するクロックを
選択するように作用する。この方法では、ビット同期化
は複数のビット周期後に達成される。

【０００８】しかしながら、ある程度の正確さを有する
この同期化を達成するのに必要とされる時間は、バース
トの始めに複数の情報ビットの損失を生じるある種のシ
ステムには過大である。それ故、克服すべき技術的な問
題は、情報ビットがビット回復処理において損失のない
十分に短い時間でデータクロックの同期を得ることに集
中する。

【０００９】

【課題を解決するための手段】上記の問題は、非常に短
い周期におけるデータの正確な回復のために３ビット程
度の高速データクロック同期を行う本発明の方法の適用
によって解決される。

【００１０】このため、バーストは一定数のビットの限
定されたシーケンスを有するプレアンブルを含まなけれ
ばならず、第１の段は１ビット当りｎ個のサンプルに関
してサンプリングし、プレアンブルは単一マスタークロ
ックから得られ、異なる位相を有するビットクロックの
同数ｎを有する受信されたバーストに対応している。

【００１１】このバーストのサンプリングされたプレア
ンブルは１ビットあたり同じ数ｎ個のサンプルに関して
サンプリングされるプレアンブルの前の限定されたシー
ケンスの一定数の表示と相関され、各表示は前述のシー
ケンスに関してサンプルクロック周期が遅延される。

【００１２】この方法において、最高値を有する相関を
生ずる表示に基づいて最適な位相をｎ個のクロックの間
で実質的に決定し始めるために、これらの表示の数と同
数の相関結果が得られる。

【００１３】前に使用された表示の数がこれらの数に依
存している１ビット当りのサンプル数より大きいとき、
最適な位相を有する１以上のクロックを得ることは可能
であるが、実際にはそれらは同じであるが一方は１ビッ
ト周期だけ他方に関して遅延される。この条件下で、受
信された第１のデータビットに基づいた前と同じ特徴に
基づいて決定が行われる。前述された決定が行われる
と、入力データの再生は最適な位相を有する回復された
クロックを使用して行われる。

【００１４】

【実施例】本発明の方法は、図１のフローチャートに示
される連続するステップにおいて、ブロック１が受信さ
れたバーストのプレアンブルを表す。サンプリング段階
２はサンプリングされたバーストプレアンブル１の相関
３を行うために異なる位相を有するｎビットクロックに
よって１ビット当りｎ個のサンプルで実行され、同じｎ
の相関をこの方法で得るための１組のデジタル化された
表示は、最大の相関に関する結果に基づいたｎ個の利用
可能なクロック中で第１の受信されたデータビットの最
適な位相クロックのものの決定４の段階に進む。

【００１５】最後に、再生５はその前の段階に行われる
決定４にしたがって最適な時に受信されたデータをサン
プリングする。

【００１６】次に、図２のブロック図に基づいた装置が
上記された方法を実行する。上記ブロック図において、
ｍ個のビットの限定されたシーケンスを有するプレンブ
ルを含む入力データ22は第１のデジタイザ12に供給さ
れ、それにはまたこのプレアンブルをデジタル化するた
めにｎビットクロック21が供給される。バースト開始指
示信号27およびｎビットクロック36の一部を受信するタ
イミング発生器15は、バーストプレアンブルの限定され
たシーケンスが予想される時間窓中に第１のデジタイザ
12をエネーブルするために第１の制御信号28を発生す
る。

【００１７】これが生じるとき、デジタル化されたプレ
アンブル23はバーストプレアンブルの既知のシーケンス
の一定数の表示を有する多重相関器13における相関のた
めに第１のデジタイザ12の出力に発生し、１ビット当り
ｎ回サンプリングされ、各表示は前の表示に関して１サ
ンプル遅延される。この方法において、プレアンブルの
表示と同数の相関結果24が得られ、受信されたデータの
次の再生に対して最適な位相をこれらが最大であること
に基づいて決定するセレクタ14において分析される。

【００１８】セレクタ14は、多重相関器13中で使用され
る中央表示に関するバーストプレアンブルの前進信号34
あるいは後退信号35、および第１のデータビット指示信
号33を発生する。これらのバーストプレアンブル前進信
号34あるいは後退信号35は、最良の相関を生成する表示
が対応しているバーストの受信において予想されるより
多く、あるいは少い遅延のため一定数のサンプルが左ま
たは右にシフトされているときにそれぞれ付勢される。

【００１９】この装置は、プレアンブルが排除される
と、ｎ個のビットクロック21により入力データ22をデジ
タル化するために、タイミング発生器15によって発生さ
れる第２の制御信号29によってエネーブルにされる第２
のデジタイザ16を備えている。

【００２０】第２のデジタイザ16から生ずるデジタル化
されたデータはｎライン並列バスにより出力制御回路17
に供給され、最適な位相クロック指示信号25およびセレ
クタ14から生ずる第１のデータビット指示信号33、およ
びタイミング発生器15からの第３の制御信号30を受信
し、それら全ては回復されたデータクロック31および最
適な瞬間32においてサンプリングされるデータを出力に
供給するために使用される。

【００２１】さらに、図３は、縦続されたｎ−１個の遅
延段18によって行われ、ｎで割算されるビットクロック
周期に等しい遅延をそれぞれ生成する異なる位相を有す
るｎ個のクロック21の発生器11の構成を示す。それ故、
ｎ個のクロック21はこれらのｎ−１個の遅延段18の出力
とビットマスタークロックから生ずる第１の段37への入
力信号から構成される。

【図面の簡単な説明】

【図１】本発明による方法で行われるステップのフロー
チャート。

【図２】本発明の方法を実行する装置のブロック図。

【図３】本発明によるブロック11のクロック発生器のブ
ロック図。

【符号の説明】

１…バーストプレアンブル，２…サンプリング，３…相
関，４…決定，５…再生。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェルナンド・ヘレリアス・マルティン スペイン国、28224 ポズエロ・デ・アラ ルコン（マドリッド），セグンド・ベー、 ポルタル 15、カレテラ・デ・ヒューメラ 87

Claims (6)

【特許請求の範囲】
1. 【請求項１】 バーストプレアンブルとしてｍ個のビッ
   トの限定されたシーケンスを含み、１ビット当りｎ個の
   サンプルの第１のサンプリングが対応しているバースト
   プレアンブルについて実行され、異なる位相を有するｎ
   ビットクロックによって実行されるバーストモード通信
   システムにおけるデータ回復方法において、 各表示が表示と同数の相関結果をこの方法で得るために
   前の表示に関して１サンプルクロック周期だけ遅延され
   ている１ビット当りｎ回サンプリングされたこのバース
   トプレアンブルの限定されたｍビットシーケンスの少な
   くともｎ個の表示とサンプリングされたバーストプレア
   ンブルとを相関する段階と、 最大の値の相関結果に基づいて最適な位相クロックおよ
   び第１の受信されたデータビットであることを決定する
   段階と、 回復されたクロックにしたがって最適な瞬間にサンプリ
   ングされる受信されたデータを再生する段階とを具備し
   ていることを特徴とするバーストモード通信システムに
   おけるデータ回復方法。
2. 【請求項２】 異なる位相を有するｎビットクロックの
   発生器と、限定されたｍビットシーケンスを有するプレ
   アンブルを含む入力データを受信する第１のデジタイザ
   とを具備し、ｎビットクロックは異なる位相を有し、第
   １のデジタイザはその出力において並列バス上で１ビッ
   ト当りｎ個のサンプルを有するｍ×ｎ個のデジタル化さ
   れたプレアンブルを生成するバーストモード通信システ
   ムにおけるデータ回復装置において、 各表示が前の表示に関して１サンプルクロック周期だけ
   遅延され、表示と同数の相関結果をその出力で得る限定
   されたｍビットシーケンスの少なくともｎ個の表示とデ
   ジタル化されたプレアンブルとを相関するために第１の
   デジタイザから生ずるデジタル化プレアンブルが供給さ
   れる多重相関器と、 バースト開始指示信号およびｎビットクロックの一部を
   受信し、第１のデジタイザをエネーブルにするために第
   １の制御信号を発生するタイミング発生器と、 これら相関結果の最大であるものを決定し、結果的にそ
   の出力で最適な位相クロック指示信号を発生するために
   相関結果を受信するセレクタとを具備していることを特
   徴とするバーストモード通信システムにおけるデータ回
   復装置。
3. 【請求項３】 入力データおよびｎビットのクロックを
   受信する第２のデジタイザを含み、並列バス上の出力に
   １ビット当りｎ回サンプリングされたデジタル化された
   データが出力され、 タイミング発生器が第２のデジタイザをエネーブルする
   ために第２の制御信号を発生し、 デジタル化されたデータと、最適な位相クロック指示信
   号と、および活性化のためにタイミング発生器から生じ
   る第３の制御信号とを受信し、回復されたデータクロッ
   クおよび最適な瞬間にサンプリングされたデータをその
   出力から出力する出力制御回路を具備していることを特
   徴とする請求項２記載の装置。
4. 【請求項４】 セレクタが、デジタル化されたプレアン
   ブルが相関において使用される中央の表示を前進あるい
   は後退させる２つの信号指示を生成することを特徴とす
   る請求項２記載の装置。
5. 【請求項５】 多重相関器に使用されるプレアンブルの
   限定されたｍビットシーケンスの表示が１ビット以上の
   シフトをカバースするとき、セレクタは第１のデータビ
   ットが送り出されなければならない時を決定するために
   出力制御回路に送られる多数の第１のデータビット指示
   信号を生成することを特徴とする請求項３記載の装置。
6. 【請求項６】 異なる位相を有するｎ個のクロックの発
   生器が縦続接続されたｎ−１個の遅延段から構成され、
   各遅延段はそれぞれビットクロック周期のｎ分の１の遅
   延を有し、ｎビットクロックはｎ−１の遅延段の各出力
   と第１の段への入力信号との合計によって構成されてい
   ることを特徴とする請求項２記載の装置。