JPH0775017B2 - メモリ・アクセス方式 - Google Patents
メモリ・アクセス方式Info
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- JPH0775017B2 JPH0775017B2 JP62203671A JP20367187A JPH0775017B2 JP H0775017 B2 JPH0775017 B2 JP H0775017B2 JP 62203671 A JP62203671 A JP 62203671A JP 20367187 A JP20367187 A JP 20367187A JP H0775017 B2 JPH0775017 B2 JP H0775017B2
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Description
【発明の詳細な説明】 〔概要〕 複数のデータ処理装置が記憶装置を共有してアクセスす
るシステムのメモリ・アクセス方式に関し、 専有領域に対する処理を高速、かつ効率的に行なえるこ
とを目的とし、 記憶装置の所定領域から読み出されるデータ中の一部で
あり該所定領域の専有の有無を表わすロック・バイト
と、特定のリクエストと共に該メモリ制御装置から供給
される比較データとを比較する比較回路と、比較回路の
比較結果に応じて、特定のリクエストと共にメモリ制御
装置から供給される書き込みデータをロック・バイトと
して該記憶装置に書き込む書き込み制御回路とを該記憶
装置に設け、該複数のデータ処理装置のいずれかから発
行された特定のリクエストによって該記憶装置の所定領
域から読み出されたロック・バイトを含むデータ、及び
該比較回路の比較結果を、該特定のリクエストを発行し
たデータ処理装置に供給し、該ロック・バイトの参照及
び書き換えと同時にデータ・フェッチを行なうよう構成
する。
るシステムのメモリ・アクセス方式に関し、 専有領域に対する処理を高速、かつ効率的に行なえるこ
とを目的とし、 記憶装置の所定領域から読み出されるデータ中の一部で
あり該所定領域の専有の有無を表わすロック・バイト
と、特定のリクエストと共に該メモリ制御装置から供給
される比較データとを比較する比較回路と、比較回路の
比較結果に応じて、特定のリクエストと共にメモリ制御
装置から供給される書き込みデータをロック・バイトと
して該記憶装置に書き込む書き込み制御回路とを該記憶
装置に設け、該複数のデータ処理装置のいずれかから発
行された特定のリクエストによって該記憶装置の所定領
域から読み出されたロック・バイトを含むデータ、及び
該比較回路の比較結果を、該特定のリクエストを発行し
たデータ処理装置に供給し、該ロック・バイトの参照及
び書き換えと同時にデータ・フェッチを行なうよう構成
する。
本発明はメモリ・アクセス方式に関し、複数のデータ処
理装置が記憶装置を共有してアクセスするシステムのメ
モリ・アクセス方式に関する。
理装置が記憶装置を共有してアクセスするシステムのメ
モリ・アクセス方式に関する。
中央処理装置（CPU），チャネルプロセッサ（CHP）等の
データ処理装置が複数台で主記憶装置（MSU）を共有す
るシステムでは、MUSの同一領域を複数のデータ処理装
置が同時にアクセスすることによりデータを破壊するこ
とを防止する必要がある。
データ処理装置が複数台で主記憶装置（MSU）を共有す
るシステムでは、MUSの同一領域を複数のデータ処理装
置が同時にアクセスすることによりデータを破壊するこ
とを防止する必要がある。
このための制御方法としてはロック・バイトを用いる方
法が一般的である。即ちデータ処理装置による専有の対
象となる記憶領域毎に、この領域の専有の有無を表わす
ロック・バイトを設け、各データ処理装置はこの領域の
アクセス前にロック・バイトを参照して、他のデータ処
理装置がこの領域を専有していないことを確認するとい
うものである。
法が一般的である。即ちデータ処理装置による専有の対
象となる記憶領域毎に、この領域の専有の有無を表わす
ロック・バイトを設け、各データ処理装置はこの領域の
アクセス前にロック・バイトを参照して、他のデータ処
理装置がこの領域を専有していないことを確認するとい
うものである。
例えばロック・バイトはその各ビットを夫々単一のデー
タ処理装置と対応させておき、上記の領域をデータ処理
装置が専有する場合には、専有するデータ処理装置に対
応するロックバイトのビットを１とし、この領域の
専有が終了すればロック・バイトの全ビットを０と
する。
タ処理装置と対応させておき、上記の領域をデータ処理
装置が専有する場合には、専有するデータ処理装置に対
応するロックバイトのビットを１とし、この領域の
専有が終了すればロック・バイトの全ビットを０と
する。
このような方法を用いるとき、ロック・バイトの参照及
び書き換えをコンペア・アンド・スワップ（CS）命令で
行なうことが効果的である。これはロック・バイトの内
容を専有されていない状態を表わすデータ（全ビット＝
０）と比較し、専有されてない場合には自データ処
理装置による専有を表わすデータをロック・バイトに書
き込む、という２つの動作を１命令で実行できるからで
ある。
び書き換えをコンペア・アンド・スワップ（CS）命令で
行なうことが効果的である。これはロック・バイトの内
容を専有されていない状態を表わすデータ（全ビット＝
０）と比較し、専有されてない場合には自データ処
理装置による専有を表わすデータをロック・バイトに書
き込む、という２つの動作を１命令で実行できるからで
ある。
上記のロック・バイトの参照及び書き換えの処理は高速
に行なうことが要望されている。
に行なうことが要望されている。
通常、CS命令を実現するには、MSUに付随する記憶制御
装置（MCU）内に特別なロック機構か必要となり、MCUの
ハードウェア量の増加が問題であった。
装置（MCU）内に特別なロック機構か必要となり、MCUの
ハードウェア量の増加が問題であった。
上記ハードウェア量の増加を解決するものとして、本出
願人は先に、特願昭62−62472により、MSUでCS命令の参
照及び書き換え動作を行なうメモリ・アクセス方式を提
案した。
願人は先に、特願昭62−62472により、MSUでCS命令の参
照及び書き換え動作を行なうメモリ・アクセス方式を提
案した。
第５図は上記従来のメモリ・アクセス方式のMSUのブロ
ック図を示す。
ック図を示す。
MUS10はバンク111〜11nに分割されている。バンク11〜1
1n夫々は、メモリ12の他に、読み出し制御回路13,書き
込み制御回路14,比較器15を内蔵している。
1n夫々は、メモリ12の他に、読み出し制御回路13,書き
込み制御回路14,比較器15を内蔵している。
CS命令は３つのオペランドを有し、第１オペランドに比
較データが設定され、第２オペランドにアドレスが設定
され、第３オペランドに書込データが設定されている。
較データが設定され、第２オペランドにアドレスが設定
され、第３オペランドに書込データが設定されている。
CS命令によるCSリクエストが発行されると、端子16には
CS命令の第２オペランドのアドレスが供給され、読み出
し制御回路13はメモリ12からアドレスで指定されたロッ
ク・バイトを含む例えば８バイトのメモリブロックを読
み出して比較器15に供給する。端子17には第１オペラン
ドの比較データ（全ビットが０）が供給され、比較
器15は両者の一致又は不一致を表わすコンディション・
コードを生成して、端子18より出力すると共に書き込み
制御回路14に供給する。書き込み制御回路14は一致を表
わすコンディション・コードを供給されると、端子19よ
り入来する第３オペランドの書込データ（CS命令を出し
たデータ処理装置に対応するビットを１とした値）
で読み出したメモリブロックのロック・バイトを置き換
えたデータをメモリ12のアドレスで指定された領域に書
き込む。
CS命令の第２オペランドのアドレスが供給され、読み出
し制御回路13はメモリ12からアドレスで指定されたロッ
ク・バイトを含む例えば８バイトのメモリブロックを読
み出して比較器15に供給する。端子17には第１オペラン
ドの比較データ（全ビットが０）が供給され、比較
器15は両者の一致又は不一致を表わすコンディション・
コードを生成して、端子18より出力すると共に書き込み
制御回路14に供給する。書き込み制御回路14は一致を表
わすコンディション・コードを供給されると、端子19よ
り入来する第３オペランドの書込データ（CS命令を出し
たデータ処理装置に対応するビットを１とした値）
で読み出したメモリブロックのロック・バイトを置き換
えたデータをメモリ12のアドレスで指定された領域に書
き込む。
上記のCS命令の実行は第６図（Ａ）に示す如く、バンク
111のバンク・プライオリティが取られた状態で行なわ
れる。なお、同図（Ｂ）〜（Ｃ）はメモリ12,比較器13
夫々の動作を示し、同図（Ｄ）〜（Ｆ）夫々は比較デー
タ，書込データ，コンディション・コード夫々の状態を
示している。
111のバンク・プライオリティが取られた状態で行なわ
れる。なお、同図（Ｂ）〜（Ｃ）はメモリ12,比較器13
夫々の動作を示し、同図（Ｄ）〜（Ｆ）夫々は比較デー
タ，書込データ，コンディション・コード夫々の状態を
示している。
従来方式ではCS命令を実行する期間、そのバンクのバン
ク・プライオリティを取り続ける。MCUはバンク・プラ
イオリティの取られているバンクに対しては他のデータ
処理装置のアクセスを許可しないためため、MCU内にCS
命令専用のロック機構を設ける必要がない。
ク・プライオリティを取り続ける。MCUはバンク・プラ
イオリティの取られているバンクに対しては他のデータ
処理装置のアクセスを許可しないためため、MCU内にCS
命令専用のロック機構を設ける必要がない。
データ処理装置はMSU10の専有の対象となる領域内のデ
ータを必要とするときには、第７図（Ａ）に示すCSリク
エストに続けて同図（Ｂ）に示すフェッチ・リクエスト
を発行する。
ータを必要とするときには、第７図（Ａ）に示すCSリク
エストに続けて同図（Ｂ）に示すフェッチ・リクエスト
を発行する。
しかし、フェッチ・リクエストが発行された時点ではロ
ックバイトを含むバンクのバンク・プライオリティは同
図（Ｃ）に示す如くCSリクエストに対して取られてお
り、同図（Ｄ）に示すCSリクエストによるメモリ12の書
き込み終了までフェッチ・リクエストによるメモリ12の
読み出しが待機せしめられる。
ックバイトを含むバンクのバンク・プライオリティは同
図（Ｃ）に示す如くCSリクエストに対して取られてお
り、同図（Ｄ）に示すCSリクエストによるメモリ12の書
き込み終了までフェッチ・リクエストによるメモリ12の
読み出しが待機せしめられる。
このため、フェッチ・データは同図（Ｆ）に示すタイミ
ングで出力され、データ処理装置のフェッチ・データを
用いた次の処理は同図（Ｇ）に示すタイミングで実行さ
れる。なお、同図（Ｅ）は比較器15の動作タイミングを
示す。
ングで出力され、データ処理装置のフェッチ・データを
用いた次の処理は同図（Ｇ）に示すタイミングで実行さ
れる。なお、同図（Ｅ）は比較器15の動作タイミングを
示す。
このように、フェッチ・リクエストがCSリクエスト終了
まで待たされ、専有領域に対する処理が遅いという問題
点があった。
まで待たされ、専有領域に対する処理が遅いという問題
点があった。
本発明は上記の点に鑑みえなされたものであり、専有領
域に対する処理を高速、かつ効率的に行なえるメモリ・
アクセス方式を提供することを目的とする。
域に対する処理を高速、かつ効率的に行なえるメモリ・
アクセス方式を提供することを目的とする。
本発明のメモリ・アクセス方式は、複数のデータ処理装
置（21〜23）が記憶装置（10）をアクセスするリクエス
トをメモリ制御装置（24）により制御するシステムのメ
モリ・アクセス方式において、 記憶装置（10）の所定領域（30）から読み出されるデー
タの中の一部であり該所定領域（30）の専有の有無を表
わすロック・バイトと、特定のリクエストと共にメモリ
制御装置（24）から供給される比較データとを比較する
比較回路（15）と、 比較回路（15）の比較結果に応じて、特定のリクエスト
と共にメモリ制御装置（24）から供給される書き込みデ
ータをロック・バイトとして記憶装置（10）に書き込む
書き込み制御回路（14）とを記憶装置（10）に設け、 複数のデータ処理装置（21〜23）のいずれかから発行さ
れた特定のリクエストによって記憶装置の所定領域（3
0）から読み出されたロック・バイトを含むデータ（2
5）、及び比較回路（15）の比較結果（26）を、特定の
リクエストを発行したデータ処理装置に供給し、ロック
・バイトの参照及び書き換えと同時にデータ・フェッチ
を行なう。
置（21〜23）が記憶装置（10）をアクセスするリクエス
トをメモリ制御装置（24）により制御するシステムのメ
モリ・アクセス方式において、 記憶装置（10）の所定領域（30）から読み出されるデー
タの中の一部であり該所定領域（30）の専有の有無を表
わすロック・バイトと、特定のリクエストと共にメモリ
制御装置（24）から供給される比較データとを比較する
比較回路（15）と、 比較回路（15）の比較結果に応じて、特定のリクエスト
と共にメモリ制御装置（24）から供給される書き込みデ
ータをロック・バイトとして記憶装置（10）に書き込む
書き込み制御回路（14）とを記憶装置（10）に設け、 複数のデータ処理装置（21〜23）のいずれかから発行さ
れた特定のリクエストによって記憶装置の所定領域（3
0）から読み出されたロック・バイトを含むデータ（2
5）、及び比較回路（15）の比較結果（26）を、特定の
リクエストを発行したデータ処理装置に供給し、ロック
・バイトの参照及び書き換えと同時にデータ・フェッチ
を行なう。
本発明方式においては、記憶装置（10）の所定領域（3
0）がデータ処理装置（21〜23）のいずれかに専有され
ているかどうかをロック・バイトで表わしており、デー
タ処理装置（21〜23）のいずれかがこの所定領域（30）
をアクセスする際には特定のリクエストによってロック
・バイトの参照及び書き換えが行なわれる。
0）がデータ処理装置（21〜23）のいずれかに専有され
ているかどうかをロック・バイトで表わしており、デー
タ処理装置（21〜23）のいずれかがこの所定領域（30）
をアクセスする際には特定のリクエストによってロック
・バイトの参照及び書き換えが行なわれる。
上記ロック・バイトは所定領域（30）の一部であるた
め、上記参照のために所定領域（30）より読み出された
ロック・バイトを含むデータ及び比較回路（15）の比較
結果はロック・バイトの参照及び書き換えと同時に特定
のリクエストを発行したデータ処理装置に供給される。
め、上記参照のために所定領域（30）より読み出された
ロック・バイトを含むデータ及び比較回路（15）の比較
結果はロック・バイトの参照及び書き換えと同時に特定
のリクエストを発行したデータ処理装置に供給される。
このため、所定領域（30）をアクセスしたデータ処理装
置は参照したロック・バイトが比較データと一致したと
き、ロック・バイトの参照及び書き換えが終了する以前
に所定領域（30）からの読み出しデータを用いて次の処
理を高速に実行でき、また、単一のリクエストを発行す
るだけで良いため、データ処理装置（21〜23）及びメモ
リ制御装置（24）の負荷が減少し、効率が向上する。
置は参照したロック・バイトが比較データと一致したと
き、ロック・バイトの参照及び書き換えが終了する以前
に所定領域（30）からの読み出しデータを用いて次の処
理を高速に実行でき、また、単一のリクエストを発行す
るだけで良いため、データ処理装置（21〜23）及びメモ
リ制御装置（24）の負荷が減少し、効率が向上する。
第１図は本発明のメモリ・アクセス方式が適用されるMS
Uの一実施例のブロック図を示す。同図中、第５図と同
一部分には同一符号を付す。
Uの一実施例のブロック図を示す。同図中、第５図と同
一部分には同一符号を付す。
MCU10はバンク111〜11nに分割されている。バンク111〜
11n夫々は、メモリ12の他に、読み出し制御回路13,書き
込み制御回路14,比較器15を内蔵している。
11n夫々は、メモリ12の他に、読み出し制御回路13,書き
込み制御回路14,比較器15を内蔵している。
CSリクエスト又は後述するCS＆Ｆリクエストが発行され
ると、端子16にはアドレスが供給され、読み出し制御回
路13はメモリ12からアドレスを指定されたロック・バイ
トを含む例えば８バイトのメモリブロック25を読み出し
て比較器15に供給すると共に、端子20より出力する。端
子17には比較データ（全ビットが０）が供給され、
比較器15は両者の一致又は不一致を表わす比較結果26と
してのコンディション・コードを生成して、端子18より
出力すると共に書き込み制御回路14に供給する。書き込
み制御回路14は一致を表わすコンディション・コードを
供給されると、端子19より入来する書込データ（データ
処理装置に対応するビットを１とした値）で読み出
したメモリブロックのロック・バイトを置き換えたデー
タをメモリ12のアドレスで指定された領域に書き込む。
ると、端子16にはアドレスが供給され、読み出し制御回
路13はメモリ12からアドレスを指定されたロック・バイ
トを含む例えば８バイトのメモリブロック25を読み出し
て比較器15に供給すると共に、端子20より出力する。端
子17には比較データ（全ビットが０）が供給され、
比較器15は両者の一致又は不一致を表わす比較結果26と
してのコンディション・コードを生成して、端子18より
出力すると共に書き込み制御回路14に供給する。書き込
み制御回路14は一致を表わすコンディション・コードを
供給されると、端子19より入来する書込データ（データ
処理装置に対応するビットを１とした値）で読み出
したメモリブロックのロック・バイトを置き換えたデー
タをメモリ12のアドレスで指定された領域に書き込む。
本発明方式では、CSリクエストの他に、コンペア・スワ
ップ・アンド・フェッチ（CS＆Ｆ）リクエストが設けら
れている。CS＆Ｆリクエストは、ロック・バイトの内容
を専有されていない状態を表わすデータ（全ビット＝
０）と比較し、専有されてない場合には自データ処理
装置による専有を表わすデータをロック・バイトに書き
込むと共に、上記比較のために読み出したロック・バイ
トに含むデータブロックをメモリ外部に読み出す、とい
う３つの動作を実行する。
ップ・アンド・フェッチ（CS＆Ｆ）リクエストが設けら
れている。CS＆Ｆリクエストは、ロック・バイトの内容
を専有されていない状態を表わすデータ（全ビット＝
０）と比較し、専有されてない場合には自データ処理
装置による専有を表わすデータをロック・バイトに書き
込むと共に、上記比較のために読み出したロック・バイ
トに含むデータブロックをメモリ外部に読み出す、とい
う３つの動作を実行する。
第２図は本発明方式が適用されるシステムの構成図を示
す。データ処理装置としてのCPU21,22及びCHP23夫々は
メモリ制御装置（MCU）24を介してMSU10と接続されてお
り、CPU21,22及びCHP23によってMSU10が共有されてい
る。MCUはCPU21,22及びCHP23夫々からMSU10の複数のバ
ンクに対する並行したリクエストを制御して、各バンク
に対するリクエストのプライオリティを取る。
す。データ処理装置としてのCPU21,22及びCHP23夫々は
メモリ制御装置（MCU）24を介してMSU10と接続されてお
り、CPU21,22及びCHP23によってMSU10が共有されてい
る。MCUはCPU21,22及びCHP23夫々からMSU10の複数のバ
ンクに対する並行したリクエストを制御して、各バンク
に対するリクエストのプライオリティを取る。
例えばCPU21がCHP23に対して入出力操作を依頼する場
合、CPU21はMCU24を介してMSU10内の所定の領域に第３
図に示す如き16バイトのテーブル（専有領域）30を設定
する。このテーブル30の先頭１バイト30aはロック・バ
イトとされ、残りの15バイト30bは受渡情報の格納部30b
とされている。
合、CPU21はMCU24を介してMSU10内の所定の領域に第３
図に示す如き16バイトのテーブル（専有領域）30を設定
する。このテーブル30の先頭１バイト30aはロック・バ
イトとされ、残りの15バイト30bは受渡情報の格納部30b
とされている。
CPU21はCHP23に割込みをかけると共に、テーブル30のア
ドレスをCHP23に供給する。
ドレスをCHP23に供給する。
CHP23はCPU21よりの入出力操作の依頼を受けると、CPU2
1から指示されたアドレスを元に、MCU24を介してMSU25
のテーブル30をアクセスするために、第４図（Ａ）に示
す如くCS＆Ｆリクエストを発行する。このCS＆Ｆリクエ
ストよって同図（Ｂ）に示すバンク・プライオリティが
取られ、MUS10内のメモリ12が同図（Ｃ）に示す如くリ
ードされてテーブル30の先頭８バイトが１度に読み出さ
れる。
1から指示されたアドレスを元に、MCU24を介してMSU25
のテーブル30をアクセスするために、第４図（Ａ）に示
す如くCS＆Ｆリクエストを発行する。このCS＆Ｆリクエ
ストよって同図（Ｂ）に示すバンク・プライオリティが
取られ、MUS10内のメモリ12が同図（Ｃ）に示す如くリ
ードされてテーブル30の先頭８バイトが１度に読み出さ
れる。
比較器15は同図（Ｄ）に示す如くテーブル30に含まれる
ロックバイト30aと比較データとの比較を行ない、これ
と共にテーブル30の８バイト分の内容が同図（Ｅ）に示
すフェッチ・データとしてCHP23に供給されCHP23内のバ
ッファ23aに格納される。
ロックバイト30aと比較データとの比較を行ない、これ
と共にテーブル30の８バイト分の内容が同図（Ｅ）に示
すフェッチ・データとしてCHP23に供給されCHP23内のバ
ッファ23aに格納される。
比較器15のコンデション・コードが一致を表わすとき、
読み出された８バイトのうちロック・バイトが書込デー
タに置換されたデータがメモリ12に書き込まれる。ロッ
ク・バイトが書き換えられた後、メモリ12からはテーブ
ル30の残りの８バイトが読み出され、この８バイトはCH
P23のバッファ23aに格納される。
読み出された８バイトのうちロック・バイトが書込デー
タに置換されたデータがメモリ12に書き込まれる。ロッ
ク・バイトが書き換えられた後、メモリ12からはテーブ
ル30の残りの８バイトが読み出され、この８バイトはCH
P23のバッファ23aに格納される。
CHP23はMSU10よりのコンディション・コードが一致を表
わすとき、バッファ23aに格納されたテーブル30の内容
を用いて第４図（Ｆ）に示す如く次の処理を実行する。
わすとき、バッファ23aに格納されたテーブル30の内容
を用いて第４図（Ｆ）に示す如く次の処理を実行する。
このように、CS＆Ｆリクエストを用いることにより、コ
ンディション・コードと略同一タイミングでテーブル30
からのフェッチ・データがバッファ23aに格納されるの
で、CHP23は直ちにCHU21より依頼された処理の実行に移
ることができ、高速の処理が可能となる。
ンディション・コードと略同一タイミングでテーブル30
からのフェッチ・データがバッファ23aに格納されるの
で、CHP23は直ちにCHU21より依頼された処理の実行に移
ることができ、高速の処理が可能となる。
また、CHP23は従来のCSリクエスト及びフェッチリクエ
ストの２つのリクエストの代りに、CS＆Ｆリクエストを
発行するだけで済むため、CHP23の負荷が減少し、また
メモリに対するリクエストの制御を行なうMCU24の負荷
が減少し、効率が向上する。
ストの２つのリクエストの代りに、CS＆Ｆリクエストを
発行するだけで済むため、CHP23の負荷が減少し、また
メモリに対するリクエストの制御を行なうMCU24の負荷
が減少し、効率が向上する。
なお、上記実施例では主記憶装置10がバンク111〜11nに
分割されているものとして説明したが、これに拘らず、
主記憶装置10は複数バンクに分割されていなくても良
い。この場合にはCS＆Ｆリクエストが発行されると、バ
ンク・プライオリティの代りにメモリ・プライオリティ
が取られ、他のデータ処理装置による主記憶装置10のア
クセスが禁止される。
分割されているものとして説明したが、これに拘らず、
主記憶装置10は複数バンクに分割されていなくても良
い。この場合にはCS＆Ｆリクエストが発行されると、バ
ンク・プライオリティの代りにメモリ・プライオリティ
が取られ、他のデータ処理装置による主記憶装置10のア
クセスが禁止される。
なお、メモリ12から１度に読み出されるメモリブロック
は８バイトに限らず、何バイトであっても良い。
は８バイトに限らず、何バイトであっても良い。
上述の如く、本発明のメモリ・アクセス方式によれば、
記憶装置の専有の領域に対するデータ処理装置の処理が
高速化され、また、メモリに対するリクエストの発行回
数が減少し、データ処理装置及びメモリ制御装置の効率
が向上し、実用上きわめて有用である。
記憶装置の専有の領域に対するデータ処理装置の処理が
高速化され、また、メモリに対するリクエストの発行回
数が減少し、データ処理装置及びメモリ制御装置の効率
が向上し、実用上きわめて有用である。
第１図は本発明のメモリ・アクセス方式に適用される主
記憶装置の一実施例のブロック図、 第２図は本発明方式が適用されるシステムの一実施例の
構成図、 第３図はテーブルの一実施例の構成図、 第４図は本発明方式のCS＆Ｆリクエストの動作タイミン
グを示す図、 第５図は従来方式に適用される主記憶装置の一例のブロ
ック図、 第６図はCSリクエストの動作タイミングを示す図、 第７図は従来のCSリクエスト及びフェッチ・リクエスト
の動作タイミングを示す図である。 図において、 10は主記憶装置、 12はメモリ、 13は読み出し制御回路、 14は書き込み制御回路、 15は比較器、 21,22は中央処理装置、 23はチャネル・プロセッサ、 24はメモリ制御装置、 30はテーブル を示す。
記憶装置の一実施例のブロック図、 第２図は本発明方式が適用されるシステムの一実施例の
構成図、 第３図はテーブルの一実施例の構成図、 第４図は本発明方式のCS＆Ｆリクエストの動作タイミン
グを示す図、 第５図は従来方式に適用される主記憶装置の一例のブロ
ック図、 第６図はCSリクエストの動作タイミングを示す図、 第７図は従来のCSリクエスト及びフェッチ・リクエスト
の動作タイミングを示す図である。 図において、 10は主記憶装置、 12はメモリ、 13は読み出し制御回路、 14は書き込み制御回路、 15は比較器、 21,22は中央処理装置、 23はチャネル・プロセッサ、 24はメモリ制御装置、 30はテーブル を示す。
Claims (1)
- 【請求項１】複数のデータ処理装置（21〜23）が記憶装
置（10）をアクセスするリクエストをメモリ制御装置
（24）により制御するシステムのメモリ・アクセス方式
において、 該記憶装置（10）の所定領域（30）から読み出されるデ
ータ中の一部であり該所定領域（30）の専有の有無を表
わすロック・バイトと、特定のリクエストと共に該メモ
リ制御装置（24）から供給される比較データとを比較す
る比較回路（15）と、 該比較回路（15）の比較結果に応じて、該特定のリクエ
ストと共に該メモリ制御装置（24）から供給される書き
込みデータをロック・バイトとして該記憶装置（10）に
書き込む制御回路（14）とを該記憶装置（10）に設け、 該複数のデータ処理装置（21〜23）のいずれかから発行
された特定のリクエストによって該記憶装置の所定領域
（30）から読み出されたロック・バイトを含むデータ
（25）、及び該比較回路（15）の比較結果（26）を、該
特定のリクエストを発行したデータ処理装置に供給し、
該ロック・バイトの参照及び書き換えと同時にデータ・
フェッチを行うことを特徴とするメモリ・アクセス方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62203671A JPH0775017B2 (ja) | 1987-08-17 | 1987-08-17 | メモリ・アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62203671A JPH0775017B2 (ja) | 1987-08-17 | 1987-08-17 | メモリ・アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6446867A JPS6446867A (en) | 1989-02-21 |
| JPH0775017B2 true JPH0775017B2 (ja) | 1995-08-09 |
Family
ID=16477924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62203671A Expired - Fee Related JPH0775017B2 (ja) | 1987-08-17 | 1987-08-17 | メモリ・アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775017B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512100A (ja) * | 1991-07-05 | 1993-01-22 | Fujitsu Ltd | セルの管理方法及びセル管理テーブル |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134462A (en) * | 1979-04-06 | 1980-10-20 | Nec Corp | Memory control unit |
-
1987
- 1987-08-17 JP JP62203671A patent/JPH0775017B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6446867A (en) | 1989-02-21 |
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