JPH0814801B2 - プログラマブルアクセスメモリ - Google Patents

プログラマブルアクセスメモリ

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JPH0814801B2
JPH0814801B2 JP61233117A JP23311786A JPH0814801B2 JP H0814801 B2 JPH0814801 B2 JP H0814801B2 JP 61233117 A JP61233117 A JP 61233117A JP 23311786 A JP23311786 A JP 23311786A JP H0814801 B2 JPH0814801 B2 JP H0814801B2
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memory system
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ポーウエル ジヨン
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エスジーエス―トムソン マイクロエレクトロニクス インク．
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路メモリに関する。より詳細には、
メモリユニットに処理手段が内蔵されたメモリに関す
る。
従来の技術 ランダムアクセスメモリ即ちRAMには、デコード機能
を行うオーバヘッド要素が設けられ、また、ダイナミッ
クRAMの場合はシステムプログラマには関与すことので
きない自動リフレッシュサイクルがあることが知られて
いる。従来のメモリは、入力端子からメモリセルアレイ
のデコード論理手段に直接アクセスするように構成さ
れ、メモリサイクルタイムを最小に止めるようにされて
いた。
問題点を解決するための手段 本発明は、メモリセルアレイと同じチップ上の、ALU
を含む制御ユニットを組み込んだインテリジェントメモ
リシステムに関する。
本発明の特徴は、１組のアクセスレジスタからメモリ
アレーに送るデータおよびアドレスを少なくとも１つの
処理ユニットを介して通じるためのデータパスを備えた
アーキテクチャーにあり、このパスは、それ自身はデー
タ処理しない有限状態装置により制御され、データパス
はアドレスのための第１ブランチとセルに格納されたデ
ータのための第２ブランチとを有している。
本発明の第２の特徴は、セルへのあるいはセルからの
参照が、必ず１組の制御レジスタを介してなされる間接
アクセスを利用していることである。
本発明の第３の特徴は、メモリに書き込みあるいはメ
モリから読み出すメモリデータを格納するデータレジス
タと、そのとき利用可能なデータに添えられたアドレス
を送るアドレスレジスタとを含む制御レジスタアレーを
設けたことである。
本発明の第４の特徴は、アドレスを自動的にインデク
シングするように構成されたアドレス計算ユニットを利
用していることである。
本発明の第５の特徴は、アドレスレンジの上限および
下限を格納し、メモリアレーの自動境界テストを可能に
するレジスタの装備にある。
本発明の第６の特徴は、RAMの外に構築されたFIFOメ
モリユニットをなすメモリ制御シーケンスにある。
本発明の第７の特徴は、プログラムによってRAMをLIF
O（スタック）に変更できることである。
本発明の第８の特徴は、メモリアレー内で自動検索し
て、連想記憶装置をする手段にある。
本発明の第９の特徴は、所定の規則に従ってメモリ内
に格納されたデータを自動的に変更するシーケンスを備
えていることである。
本発明の第10の特徴は、間接アドレッシングを含むハ
ードウエア支援データ抽出によってシステムCPUに利用
可能なアドレスよりも大きな付加的なアドレス空間を具
備することである。
問題点を解決するための手段 第１図を参照すると、本発明によるメモリシステム
（以下、プログラマブルアクセスメモリ即ちPAMと称
す）の全体の構成が示されている。図示のPAMは、スタ
ティックセルあるいはダイナミックセルとこれに付属す
るデコーダとを含むRAM200と、データおよびアドレスを
通すアクセスレジスタアレー100と、アドレス計算ユニ
ット300、アドレスレンジユニット400とアドレス操作ユ
ニット500などの付属回路とアクセスレジスタアレー100
とRAM200との間のデータの転送を制御するデータパスコ
ントローラ150とを備えている。このシステムの数多く
のオペレーティングモードのほとんどにおいては、デー
タおよびアドレスは、通常のRAMのようにアドレスとデ
ータはRAM200へまたはRAM200から単純に転送されるので
はなく、付加したユニットによってチェックあるいは操
作される。
まず、理解のために３組の入出力線を検討する。16ビ
ットのデータ／アドレスバス10は、後述する１組のアク
セスレジスタ100にアクセスする。４ビットのバス20は
ユニット100内に１組以上設けられている16個のアクセ
スレジスタを特定するために用いられる。そして、１組
の外部制御線30は、外部制御信号を受けてそれに対して
肯定応答するために用いられる。バス20はアクセスコン
トローラ120に入力され、アクセスコントローラ120は単
なる自己調時コントローラであり、外部コントロール信
号に応じてレジスタ100および外部に対する読み／書き
動作を制御する。エネイブル、アクノレジ、リード、ラ
イトおよび他の一般的な機能のための制御信号はバス30
に入力され、これによってコントローラ120は入力され
たデータをラッチし、あるいは出力データを解放し、あ
るいは他のユニットへと制御信号を通過させる。
このメモリシステム内のデータパスの制御は、後述す
るように、通常のCPUよりも簡単な単純化された有限状
態装置であるデータパスコントローラ150によって行わ
れる。このシステムのオペレーティングモードは、アク
セスレジスタユニット100のモードレジスタの内容のコ
ントローラ150への転送によって時々刻々決定及び変更
される。このレジスタの内容は、コントローラユニット
におけるマイクロコードメモリ内のサブルーチンの開始
点を特定する。データパスの制御や、モードレジスタの
内容及び他の情報の数本のパスを介してのユニットへの
転送及び他のユニットからの転送は、制御線50を介して
データパスコントローラ150により制御される。それら
制御線のいくつかは全ロジカルユニットに接続される。
データ、アドレスおよび制御信号の一部はバス40を介
してアドレス計算ユニット300および他のユニットにパ
スされる。データスループットを犠牲にすれば単一バス
も使用できる。
アドレスデコーダを備え、通常のRAMコントローラ220
（コントローラ220は、フォスおよびハーランドの“１
トランジスタ型セルのMOSRAM"に開示されているよう
な、当業者によく知られた通常のユニットである）に制
御される通常のメモリセルアレイユニット200は、基本
的なユニットであり、多くの専用メモリユニットをシミ
ュレートするように他のユニットによって効果的に特殊
化される。
本発明のメモリシステムの特殊な機能を果たすため
に、３つの特殊なユニットが使用される。簡便なALUを
含むアドレス計算ユニット300は、加算、減算および比
較機能を有してアドレスを計算し、FIFOモード、LIFOモ
ードあるいは間接アドレッシングモードのような本発明
のシステムにおけるいくつかのモードで使用される。
アドレスレンジユニット400は、バス42上のアドレス
が、ユニット300によって計算されたかどうかに関係な
く、あるいはユニット100に含まれるアドレスレジスタ
から来たかどうかに関係なく、指定した範囲内にあるか
どうかをテストする。このユニットは、指定した範囲外
にあるメモリアドレスでの読み書きを防止するために使
用してもよい。ひとつの用途は、RAM200のインストラク
ションからのデータを分離することであり、もしシステ
ム全体に対して外部にあるCPUが偶発的にインストラク
ション格納セルに書き込もうとしたときにエラー信号を
生成することである。他の機能は、アレーの境界をリア
ルタイムでテストすることである。
最後のユニット、即ちデータ操作ユニット500は、後
述するように、RAM200内のデータに対する所定の選択的
な動作を実行するために用いられる。ひとつの例とし
て、自動検索モードにおいて、ある特定なデータパター
ンを発見するまでRAM200が検索動作をする場合に用いら
れる。
本発明は、メモリユニットに付属して知能を要求する
ある特殊な機能を有することを意図しているが、説明を
容易にするために従来のメモリのリードサイクルから説
明を始める。この場合、バス20を介して４ビットのアド
レスを転送することによって予めオペレーティングモー
ドが指示されている。これに対応してユニット100内の
モードレジスタはバス10に接続される。次いで、16ビッ
トのデータアドレスがシステムCPUによりバス10に出力
され、モードレジスタ120にロードされる。この操作は
アクセスコントローラ120によって制御される。また
は、モードアドレスはユニット100に格納してもよい。
かくして、コントロールネットワークに含まれる制御線
50は、データパスコントローラ150にモードレジスタの
内容をアクセスするように励起する。その結果、ユニッ
ト150内のマイクロコードがサブルーチンに分岐して、
後に続くシーケンスを起動する。
通常の読み込み動作は、システムCPUあるいは他のデ
バイスが、コントローラ120へのユニット100内のメモリ
アドレスレジスタ（MAR）の４ビットアドレスを送り、
更に、読み込むべきデータの16ビットアドレスをバス10
上に出力することによって、起動される。ユニット100
はコントローラ120の制御により、バス10とメモリアド
レスレジスタとの間のパスを開き、アドレスをレジスタ
に書き込む。次いで、データパスコントローラ150は、
アドレス計算ユニット300にそのアドレスを転送する
が、この場合、アドレスが許容範囲内にあるかどうかを
テストするアドレスレンジユニット400は通過するのみ
である。こうしてユニット400はアドレスをRAMユニット
200に通過させ、そのRAMユニット200は、特定のメモリ
セルアドレスにアクセスする通常のデコーデイング動作
を実行する。そのアドレスによって指示されたメモリセ
ルの内容は、バス46上に出力され、データ操作ユニット
500に転送され、更にユニット100内のメモリデータレジ
スタ（MDR）に書き込まれる。そのあと、アクセスコン
トローラ120はバス30を介して制御信号をCPUに送り、ア
ドレスレジスタ内のデータが使用可能であることを表示
し、CPUからの読み出し信号に対応してメモリデータレ
ジスタの内容がバス10上に出力する。
このステップのシーケンスが非インテリジェントメモ
リの一般的な読み出しシーケンスよりもかなり長いこと
は、当業者には明白である。殊に、MARの４ビットアド
レスをアクセスコントローラ120に送り、更に、16ビッ
トメモリアドレスをバス10上に送る付加的なステップが
ある。この点について説明すると、本発明によるメモリ
ユニットは、通常の読み書きモードで使用されることは
少なく、システムをむしろ場合に応じて以下のようにし
てこのメモリを用いることが有利である。実行すべき操
作にかかる全時間が、システムバスを介してCPUにアク
セスすることなくメモリがある種のブックキーピングを
実行しまたメモリ自体内の制御を実行することにより実
質的に減少する。このような特殊なメモリ動作について
は以下に詳述する。
オペレーティングモード 1.保護付きアクセスモード アクセスレジスタユニット100に含まれるレジスタの
うちの２つは“開始”レジスタと“停止”レジスタとを
含み、RAM100のアドレス空間のレンジを規定している。
この境界外にアドレスメモリアクセスは許可されない。
この機能は、自動的なチェック操作に用いられ、プログ
ラマがメモリアレーの範囲外にあるデータを読みあるい
は書こうとしないようにする。
2.シーケンシャルアクセスモード （サーキュラーバッファ） 一対の“開始”および“終了”レジスタは、サーキュ
ラーバッファとして機能するFIFO（ファーストインファ
ーストアウト）バッファとして用いられる。RAM200のア
ドレス空間の範囲内の境界を規定する。他のレジスタIN
PTRおよびOUT PTRは、次に書きあるいは読むべきアド
レスを各々指示する。さらに他のレジスタIN INCRおよ
びOUT INCRは、書き込みあるいは読み込みのために自動
的にインクリメントされる値を決定する。この最後の機
能は、記録が複数のワードから構成されたデータベース
に有利である。データはユニット100のデータレジスタ
に書き込まれ、IN PTRレジスタで表示されるバッファ内
の次に利用可能なレンジに転送される。
アドレス計算ユニット300における単純な論理比較は
基本的なテスト機能を果たし、いっぱいになったバッフ
ァにデータを書き込んだり空のブァッファからデータを
読み出すことを防止する。ユニット100内のステータス
レジスタには適当なエラーフラグがセットされる。
FIFOモードは、ハードウェア支援データ抽出の一例で
あり、ハードウェアがユーザに関知できない態様でデー
タ処理を実行するハードウェア装置あるいはシステムで
ある。
システム全体のバスにより、システムオペレーション
において一般的な自動読み込み操作が行なわれる場合、
この特徴により、システムCPUを介することなくI/Oデバ
イスからRAMへのダイレクトメモリアクセスのような、
外部のシステムバスを共用する２つの装置の間の通信が
簡便かつ高速となる。
3.LIFOモード（スタック動作） ユニット100内のレジスタは、スタック即ち、スタッ
クポインタ、開始アドレスおよびオフセットレジスタと
して機能するようなレジスタとして使用される。スタッ
クは、通常のプッシュ“PUSH"およびポップ“POP"動作
を実行し、必要に応じてスタックポインタを自動的にイ
ンクリメントあるいはデクリメントするためにアドレス
計算ユニット300を用いることにより実現できる。
スタックオフセット操作は、基本レジスタにオフセッ
トレジスタを加えることにより表示されるRAMアドレス
で、メモリデータレジスタにデータを格納するのに用い
られる。同様に、基本レジスタにオフセットレジスタを
加えた合計値に対応するRAMアドレスのデータが読みだ
される。
4.機能的アクセス いかなるメモリにおいても、読み出し操作の前後のい
ずれにおいても、データの変更は所定の方法に従って実
行される。ひとつの例として、アクセスレジスタユニッ
ト100内のあるレジスタに、あるビットパターンを格納
する場合がある。RAMからのデータは、入力データある
いは格納パターンとのNAND動作、OR動作等によって論理
処理することができる。同様に、データは、定数、変数
先行する値との加算ようなより複雑な操作にも適用する
ことができる。
5.パターン充填 これは先行機能アクセスの特殊な場合である。RAM200
内のアドレスレンジをあるパターン及び指定した機能で
満たし、その後にアクセスコントローラ120によって完
了信号が転送される。このパターンは、定数でも、アド
レスレンジ内で変化してもよい。
6.高速データ転送 RAM200内の１つのアドレスレンジの内容を、RAM200内
の他のアドレスレンジに複写する。レジスタはソース
（複写元）の始まりと長さ、更に目的地（複写先）の始
まりを格納する。この操作は、“ビットブリット（bit
blit）”あるいはブロック転送と呼ばれることがある。
7.パターン検索 あるメモリアドレスレンジに16ビットパターンの生成
を位置決めする。この機能では、第４モードの機能的ア
クセスの書き込み動作と同じレジスタおよび論理を用い
る。この操作モードは、データベース操作の際に有用で
ある。
8.パターンの検索および充填 このモードにおいては、所定のパターンが発見される
まで所定の機能に従ってRAM200のレンジが変更される。
本発明に従うRAMの構成における重要な特徴は“デー
タパス”にある。この語は、アドレス（すなわち本発明
の目的においては別の形のデータと見るとこができるの
でアドレスデータと称する）のためのパスと、メモリア
レイに格納されているデータ（メモリデータ）のための
パスとを作り出すバスの組合せ40、42、44及び40、46並
びにこれらバスの間に位置する論理ユニットを指す。も
しも上述の機能をプログラムしたシングルチップコンピ
ュータによって実行したならば、アドレスは入力レジス
タからCPUにパスし更にメモリに到り、各ユニット300、
400および500の各々の機能は、少なくとも１回のメレリ
からCPUへの転送と返送とを必要とする。PAMにおいて
は、アドレスおよびデータを操作しないデータパスコン
トローラに“知能”がある。総ての比較、加算あるいは
他の論理操作は、データパス上にあるユニットとその外
にあるデータパスコントローラによって行われる。
実施例 以下に示すシステムの構成およびその使用法は本発明
の選択的な実施のうちのいくつかに過ぎない。
1.付加的なアドレス空間 本発明の実施例は、主メモリに必要なレンジを収容す
るアドレス空間がない場合に、拡張メモリとして使用す
ることができる。この場合、PAMモードは通常のアクセ
スモードに設定される。メモリアドレスレジスタは、RA
M200内のアドレスである16ビットの値を受ける。これ
は、PAMの観点からすれば通常の読み出し操作である
が、ホストコンピュータにとっては、PAMによって取り
上げられるアドレスだけであり、それは４ビット幅のバ
ス20によって提示される16ロケーションの位置となる。
バス20の４ビットは、ユニット100内の16個のアクセス
レジスタに対応する。かくして、１つ以上のPAMがホス
トコンピュータに接続することができ、各PAMは、ホス
トマシンの物理メモリには16ワードしか必要はない。64
Kのメモリレンジを有するが、これは、いわゆる“仮想
メモリ”あるいは“間接メモリ”である。
拡張アドレスとしてのPAMの使用は、ハードウェア支
援データ抽出に利用可能であり、専用バードウェアによ
り強化されたソフトウェアデータ構造に例えられる。
このPAMをFIFOとして使用するには、システムのユー
ザは、 １）モードレジスタにFIFOのモードナンバーをロードす
る。
２）使用するサーキュラーバッファの境界を“START"お
よび“STOP"レジスタに設定する。
３）IN PTRおよびOUT PTRを同じ値（理想的には０）に
初期化する。この操作によって初期的にバッファは空に
なる。
４）データ転送を開始する。
a.以下のように読み込みがなされる。
i.状態レジスタは、バッファが確実に空であることをテ
ストする。
ii.MDRから読み取る。
b.以下のように書き込みがなされる。
i.状態レジスタは、バッファが確実に満たされているこ
とをテストする。
ii.MDRに書き込む。
PAMは、正しいアドレスを自動的にデータを読み取り
あるいは書き込み、更に、MDRを整合する。
2.検索のための内容にアドレスのあるメモリ データベースはレコードのアレーとして格納してい
る。ベースは、レコードのエントリのひとつの所定のパ
ターンを探すことによって検索することができる。ある
いは、レコード内の少なくともひとつのエントリをテス
トする操作をし、レコードあるいはそのテストを満足す
るレコードを検索することによって検索することができ
る。
第１の例として、データベースは人員名簿であり、タ
ッグは雇用者番号とする。この場合、レジスタ群100の
うちのひとつに格納されたID番号を利用して、モード番
号７のパターン検索操作が使用される。RAMユニット200
の内容は、所定のパターンが発見されるまで捜査され、
そのパターンが添えられたレコードはホストコンピュー
タに出力される。このとき、以下のことに留意すべきで
ある。即ち、PAM自体によって検索が完了するまでの
間、マイクロプロセッサによってこれを実行する場合よ
りもその動作は２〜３倍の速さ実行される。何故なら
ば、レコードの決定される長さとレコード内でのタッグ
の位置との取り扱いが設定されると、ホストマイクロプ
ロセッサのなすべき唯一の操作は、検索すべきIDナンバ
ーをPAMに伝達することであるからである。ホストマイ
クロプロセッサが各レコード毎にバスをアクセスし、比
較する必要はなく、その結果バスアクセスタイムの節約
によって画期的な高速動作が可能になる。
当業者は、この発明を他の多くの異なるシステムとし
て容易に適用することができるであろう。この発明の特
に有利な特徴は、外部バスを占有することなくPAM内で
簡便な検索およびテストを行うことにより、総動作時間
を減少することである。
より大きなデータベースに本発明を適用すれば、複数
のPAMに同様な動作をさせて同じテストによって大型デ
ータベースを検索することができる効果が更に得られ
る。このテストを満たすレコードは、通常の割り込み手
続きによってホストCPUに送られる。
比較的小さなデータベースあるいは小容量のメモリに
ついての本発明の別の利点は、同じRAMユニット200を、
複数のモードに順次使用することができることである。
即ち、このRAMはFIFOとしてもスタックとしても用いる
ことができ、要求されるように動作モードを変更するに
は、単に特別用途モードレジスタに正しい制御コードを
書き込むだけでよい。
上記した操作を実施にするユニット100の１組のレジ
スタは第１表に示される。
当業者であれば、他の特殊機能に用いる付加的なレジス
タを付け加えることができる。第１表の12のレジスタ
に、４つのレジスタの追加をしても４ビットバス20によ
って番地付けすることができる。当業者ならば、付加特
殊機能のために操作モードとレジスタ構成を容易に実現
することができる。
第２図は、アドレス計算ユニット300の簡略な実施例
を示すものである。このユニットの心臓部はALU310であ
り、単純なALUは加算、減算および一致の機能を有して
いる。当業者であれば、これらの機能を実行できる様々
なALUを作ることができるであろう。ALUの設計について
は、ワード（Ward）等の“計算構成（Computation Stru
cture）"1984に述べられている。２つの入力とマルチプ
レクサ312および314とがユニット100内のレジスタの内
容をALU310に送る。テンポラリレジスタ315は、複雑な
アドレス計算に用いることができる。上述のようなアド
レス計算ユニットの機能は、ポインタや他の間接アドレ
ッシング機能を用いる操作モードにおいてカレントアド
レスを演算するのに用いられる。テンポラリレジスタ32
0はALU310の出力をラッチし、レジスタ320の内容はアド
レスレンジユニット400にバス42を介して送られるかあ
るいはゲート324を介してアクセスレジスタ100に送られ
る。アクセスレジスタ100の各種のレジスタは、アドレ
ス計算の結果に従って更新される。各バスは、１つのレ
ジスタまたはユニットを別のモジスタまたはユニットを
直接接続する専用バスでもよい。マルチプレクサ314へ
の行数入力は一定であり、自動的なリフレッシュが必要
な毎に行カウントレジスタ316をインクリメントするの
に用いられる。もしRAM200がスタティック型であれば、
リフレッシュは必要ない。この構成は、ALUのオーバー
フローあるいはアンダーフローあるいは（特殊な場合に
行数のオーバフローあるいはアンダーフローをテストす
る。これはRAMアドレスを変更する必要がある、あるい
は不当である場合を意味する。出力信号は、制御線50の
一部をなす線51および52を介してコントローラ150に送
られる。
次に第３図は、アドレスレンジユニット400を示す。
論理機能はアドレス信号に対して作用する。そのアドレ
ス信号は、バス408上のユニット100内のメモリアドレス
レジスタからのものでもバス406上のアドレス計算ユニ
ット300の出力からのものでもよい。これらアドレスの
ひとつは、マルチプレクサ410を介して、３基の異なる1
6ビットのバイナリ比較器420、430あるいは440に入力さ
れる。線424および434上のオーバフローあるいはアンダ
ーフロー信号は、カレントアドレスと線422上の“開
始”アドレスまたは線432上の“終了（オフセット）”
アドレスとを比較することによって得られる。第３の比
較は、FIFOバッファのためにエンプティ／フル（空／
満）を表示する。これは、カレントアドレスと、マルチ
プレクサ450によって比較のために選択されたIN PTRあ
るいはOUT PTRのいずれかとを比較することによって生
成される。第３のマルチプレクサ460は、（MARからの）
線406上か（アドレス計算ユニット300からの）線408上
かのいずれかのアドレスを取り出しRAM200に出力する。
データパスコントローラ150によってゲート制御される
分離したマルチプレクサを備えることの要点は、システ
ム設計者の選択によってポスト−インクリメント／デク
リメントあるいはプリ−インクリメント／デクリメント
を実行することができるからである。
第４図は、データ操作ユニット500の実施例を示して
おり、第２図の内容と概観が似ている。総ての範囲の論
理機能を有し、また、加算と減算とを含む算術演算機能
を有するより複雑なALU510は、RAM200からバス46を介し
てデータを受け、また同様にマルチプレクサ512を介し
てアクセスレジスタユニット100からメモリデータレジ
スタまたはパターンレジスタの内容のいずれかを受け
る。ユニット100の機能レジスタからの入力ライン506
は、ALU内のどのマイクロコードサブルーチンが比較あ
るいは演算の何れを実行するのに使用されるかを特定す
る。テンポラリレジスタ520は、演算結果を格納し、バ
ス46を介してRAM200に、あるいはゲート524を介してバ
ス40に結果を返す。
第５図はデータパスコントローラ150の概略的なダイ
アグラムを示す。制御線50からの制御入力はOR回路502
に入力され更にマルチプレクサ540に送られる。マルチ
プレクサ502は、ホストマシンからの入力でPAMコントロ
ーラを同期させる同期回路530を介してモード信号も受
ける。これは、PAMがホストマシンとクロック同期しな
い限り必要である。モードバリューの機能は、実行され
ている特定のサブルーチンのためのマイクロRAMの開始
位置を指定する。マイクロインストラクションレジスタ
520は、ワードおよびハルステッド著“計算構造"1983に
述べられたMITの開示した“6032マシン”の如き当業者
に周知の普通のユニットである。その他に、ディジタル
エキュプメント社のLSI-11を例示することができる。
当業者ならば、第５図の有限状態装置内の異なるマイ
クロコードにより汎用RAMを修正していくつかの特定の
機能を実行できる本発明の変更実施例を容易に構成する
ことができるであろう。
添付の図面は、明快さと簡潔さを意図して描いてあ
る。例えば、これに限定されるわけではないが、操作を
制御するマイクロコードを除いて複数のコントローラは
物理的に同じでもよい。同様に、実際のユニット間のパ
スの配線は、一般的なバスでも直接接続による配線でも
構わない。RAM200はスタティック型でもダイナミック型
でも、また、バイポーラ型でもMOS型でも構わない。
アクセスレジスタ100は、実際には一般的なものであ
ると理解してよい。ワイヤード回路の電圧レベルを含む
データを保持できるどのような形式の回路でもEPROM回
路あるいは外部の回路によって維持されるピンでもよ
い。
【図面の簡単な説明】
第１図は、本発明に従って構成されたメモリ全体のブロ
ックダイアグラムであり、 第２図は、第１図のアドレス計算ユニットを示すブロッ
クダイアグラムであり、 第３図は、第１図のアドレスレンジユニットのブロック
ダイアグラムであり、 第４図は、第１図のデータ操作ユニットのブロックダイ
アグラムであり、 第５図は、第１図のデータパスコントローラのブロック
ダイアグラムである。 〔主な参照番号〕 20、30、40、42、44、46、406、308……バス、50……制
御、100……アクセスレジスタ、120……アクセスコント
ローラ、150……データパスコントローラ、200……RA
M、220……RAMコントローラ、300……アドレス計算ユニ
ット、310……ALU、312、314、450、460、512……マル
チプレクサ、315、520……テンポラリレジスタ、324…
…ゲート、400……アドレスレンジユニット、500……ア
ドレス操作ユニット、506……入力ライン、
フロントページの続き (56)参考文献 特開 昭59−56276（ＪＰ，Ａ) 特開 昭58−208981（ＪＰ，Ａ) 特開 昭58−192154（ＪＰ，Ａ) 特開 昭58−208999（ＪＰ，Ａ) 特開 昭59−60658（ＪＰ，Ａ) 特開 昭53−26542（ＪＰ，Ａ)

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】メモリセルのアレー（200）と、 メモリアドレスに応答して前記アレー（200）内の少な
    くともひとつの選択されたメモリセルにアクセスするデ
    コーダ手段と、 メモリアドレスデータとメモリデータとを格納する１組
    のアクセスレジスタ（100）と、 外部の制御信号（30）に応答して前記１組のアクセスレ
    ジスタ（100）を制御するプログラムされたアクセスレ
    ジスタ制御手段（120）と、 前記メモリセルアレーを前記１組のアクセスレジスタ
    （100）に接続する切換可能な導体ネットワーク（50）
    と を備える、少なくとも１基の制御ユニットを有する単一
    チップ上のICメモリシステムであって、 少なくとも１つのモードパラメータと制御パラメータと
    を格納するために、前記１組のアクセスレジスタ（10
    0）内に設けられた少なくとも１つの追加アクセスレジ
    スタと、 入力参照信号からカレントメモリアドレスを生成し、前
    記１組のアクセスレジスタ（100）と前記メモリセルア
    レー（200）との間のアドレスデータパス（40,42,44）
    に接続されて、前記カレントメモリアドレスを前記デコ
    ーダ手段に供給するように構成され、連続的にデータが
    格納されるときに所定のアドレスレンジ内でカレントア
    ドレスを自動的にインクリメントする手段を含み、それ
    によって、前記所定のアドレスレンジのブロックデータ
    がアドレス入力を繰り返すことなく格納されるようにす
    る、アドレス生成手段（300）と、 前記１組のアクセスレジスタに格納された少なくとも１
    つのモードパラメータによって指定される少なくとも２
    つの異なるメモリ操作モードの内の選択した１つのメモ
    リ操作モードにおいて、内蔵プログラム（510,520）の
    下に、前記アドレス生成手段（300）と前記導体ネット
    ワーク（50）とを順次制御し、これによって、少なくと
    も２つの異なる型のメモリに選択的に、前記メモリセル
    アレー（200）を論理的に構築し得るデータパス制御手
    段（150）と を備えることを特徴とするICメモリシステム。
  2. 【請求項２】前記アドレス生成手段が、“開始”アドレ
    スで動作しデータを格納するためにカレントアドレスを
    生成し、該カレントアドレスを書き込みボインタレジス
    タ内に格納することを特徴とする特許請求の範囲第１項
    に記載のメモリシステム。
  3. 【請求項３】前記アドレス生成手段が、前記メモリシス
    テム内にFIFOメモリ論理構造を実現するためのカレント
    アドレス生成手段を含むことを特徴とする特許請求の範
    囲第２項に記載のメモリシステム。
  4. 【請求項４】前記アドレス生成手段が、前記メモリシス
    テム内にLIFOメモリ論理構造を実現するためのカレント
    アドレス生成手段を含むことを特徴とする特許請求の範
    囲第２項に記載のメモリシステム。
  5. 【請求項５】前記アドレス生成手段は、前記制御手段に
    よって格納されたプログラムで制御される所定のデータ
    転送シーケンスの過程において、第１のアドレスレンジ
    にある一連の読み出しアドレスと第２のアドレスレンジ
    にある関連した一連の書き込みアドレスとを生成する手
    段を含むことを特徴とする特許請求の範囲第１項に記載
    のメモリシステム。
  6. 【請求項６】前記アクセスレジスタ制御手段（120）
    は、モード制御信号の所定のパターンに応答して、前記
    データパス制御手段（150）内に格納されているプログ
    ラム（1510）を選択して、所定のモードで前記アドレス
    生成手段（300）を動作させ、メモリアドレスレジスタ
    （320）のためのカレント値を計算し、更に、前記アク
    セスレジスタ制御手段（120）は、外部制御信号に応答
    して、前記データパス制御手段（150）内の前記格納さ
    れているプログラム（1510）内の選択された命令シーケ
    ンスを開始することを特徴とする特許請求の範囲第１項
    に記載のメモリシステム。
  7. 【請求項７】少なくとも１基の制御ユニットを有する単
    一チップ上のICメモリシステムであって、 メモリセルのアレー（200）と、 メモリアドレスに応答して前記アレー（200）内の少な
    くともひとつの選択されたメモリセルにアクセスするデ
    コーダ手段と、 メモリアドレス、メモリデータ、モード並びに制御パラ
    メータを格納するために、少なくとも１組の入出力端子
    に接続された１組のアクセスレジスタ（100）と、 前記メモリセルアレーを前記１組のアクセスレジスタ
    （100）に接続する切換可能な導体ネットワーク（50）
    と 前記１組のアクセスレジスタと前記メモリセルアレーと
    の間に接続され、入力信号に応答してカレントメモリア
    ドレスに対する論理上の操作を実行するように構成さ
    れ、前記カレントアドレスが許されたレンジ内にあるか
    どうかを判断するために、少なくともひとつの参照アド
    レスとカレントアドレスとを比較する手段を有している
    アドレス論理操作手段（400）と、 前記１組のアクセスレジスタに格納された少なくとも１
    つのモードパラメータによって指定される、少なくとも
    ２つの異なるメモリ操作モードの内の選択した１つのメ
    モリ操作モードにおいて、前記アドレス論理操作手段と
    前記切換可能な導体ネットワーク（50）とを制御する制
    御手段と を備えることを特徴とするメモリシステム。
  8. 【請求項８】前記少なくとも２つのメモリモードには、
    前記１組のアクセスレジスタ内にスタックポインタと
    “開始”アドレス並びにデータレジスタとを有するLIFO
    スタックとして前記メモリシステムが機能するスタック
    モードが含まれ、 前記制御手段の制御のもとに前記アドレス論理操作手段
    内のアドレス計算手段によって、前記スタックポインタ
    のカレント値が計算されることを特徴とする特許請求の
    範囲第７項に記載のメモリシステム。
  9. 【請求項９】前記アドレス論理操作手段は、前記カレン
    トアドレスが許されたレンジ内にあるかどうか判断する
    ために上限アドレス並びに下限アドレスとカレントアド
    レスとを比較することを特徴とする特許請求の範囲第７
    項に記載のメモリシステム。
  10. 【請求項１０】前記アドレス論理操作手段は、少なくと
    もひとつの参照アドレスとカレントアドレスを比較して
    カレントアドレスが許されたレンジ内にあるかどうかを
    判断し、カレントアドレスが前記アドレスレンジの上限
    よりも大きい場合、該アドレス論理操作手段は、前記カ
    レントアドレスを所定の下限アドレスと入れ換え、前記
    メモリシステムがサーキュラーバッファとして機能する
    ことを特徴とする特許請求の範囲第７項に記載のメモリ
    システム。
  11. 【請求項１１】前記アドレス論理操作手段は、少なくと
    もひとつの参照アドレスとカレントアドレスを比較して
    カレントアドレスが許されたレンジ内にあるかどうかを
    判断し、もしもカレントアドレスが前記アドレスレンジ
    の下限よりも小さいと、該アドレス論理操作手段が前記
    カレントアドレスを所定の上限アドレスと入れ換え、前
    記メモリシステムがサーキュラーバッファとして機能す
    ることを特徴とする特許請求の範囲第７項に記載のメモ
    リシステム。
  12. 【請求項１２】メモリアドレス、メモリデータおよび制
    御パラメータを格納した１組のアクセスレジスタ（10
    0）と、 メモリセルのアレー（200）と、それに付属するデコー
    ダ手段と、該デコーダ手段とアレーとに結合されそれら
    デコーダ手段とアレーを制御するRAMコントローラとを
    備えたメモリユニットと、 モード制御パラメータ（530）を含む一組のパラメータ
    に応じて前記１組のアクセスレジスタ（100）から前記
    メモリユニット（200）の前記デコード手段へメモリア
    ドレスを転送する第１のデータパス（40,42,44）と、前
    記１組のアクセスレジスタ（100）と前記メモリユニッ
    ト（200）との間でメモリデータを転送する第２のデー
    タパス（46,40）との動作を制御し、格納プログラム制
    御手段（1520）と前記第１および第２のパスを制御する
    手段（50）とを有するデータパス制御手段（150）と、 前記１組のアクセスレジスタ（100）と前記メモリユニ
    ット（200）との間に接続されて前記第２データパス（4
    6,40）上に設けられ、格納プログラム（1520）の制御下
    に、前記１組のアクセスレジスタ（100）と前記メモリ
    ユニット（200）との間を通過するデータの操作、変更
    あるいは識別を選択的に行い、前記１組のアクセスレジ
    スタ（100）と前記メモリユニット（200）との間の前記
    第２データパス（46,40）上を伝送されるデータに対し
    て論理的な操作を実行することによって、該伝送データ
    を変更する手段を有しているデータ操作手段（500）と
    を備えることを特徴とするメモリシステム。
  13. 【請求項１３】前記データ操作手段が、前記１組のアク
    セスレジスタと前記メモリユニットとの間の前記第２デ
    ータパス上を伝送されるデータと所定の組み合わせの変
    更データとを用いる論理的な操作を実行することによっ
    て、前記伝送データを変更することを特徴とする特許請
    求の範囲第12項に記載のメモリシステム。
  14. 【請求項１４】前記データ操作手段が、前記第２データ
    パス上のデータと所定の参照データパターンとの比較を
    実行することを特徴とする特許請求の範囲第12項に記載
    のメモリシステム。
  15. 【請求項１５】前記データ操作手段が、前記第２データ
    パス上の前記メモリアレーの出力データと、所定の参照
    データパターンとを比較し、前記参照データパターンと
    の一致が検出されると一致信号を生成することを特徴と
    する特許請求の範囲第14項に記載のメモリシステム。
  16. 【請求項１６】前記メモリシステムがアドレス生成手段
    を更に備え、該アドレス生成手段は、所定のアドレスレ
    ンジ内でカレントメモリアドレスを段階的に変化させ、
    前記データパス制御手段は、一致が検出されるまで前記
    カレントメモリアドレスの内容を前記データ操作手段へ
    読み込み、前記メモリシステムが連想メモリとして動作
    することを特徴とする特許請求の範囲第15項に記載のメ
    モリシステム。
  17. 【請求項１７】前記カレントアドレスに関連したメモリ
    アドレスの所定のレンジの内容が前記一致信号に対応し
    読みだされ、これによって所定量のブロックデータを１
    つの要素上での検索によって探索することができること
    を特徴とする特許請求の範囲第16項に記載のメモリシス
    テム。
  18. 【請求項１８】格納されたデータが、前記一致信号に対
    応して前記カレントアドレスと関係する所定のレンジ内
    のメモリアドレス内に書き込まれ、これによって所定量
    のブロックデータを１つの要素上で検索によって探索し
    変更することができることを特徴とする特許請求の範囲
    第16項に記載のメモリシステム。
  19. 【請求項１９】前記メモリシステムが、所定のアドレス
    レンジ内を段階的に変更するアドレス生成手段（300）
    を更に備え、前記データパス制御手段は、前記アドレス
    レンジ内の選択されたアドレスにおいて前記第１のデー
    タパス上で動作し、これによって前記第１のデータパス
    を通過するデータが前記データ操作手段によって処理さ
    れることを特徴とする特許請求の範囲第12項に記載のメ
    モリシステム。
  20. 【請求項２０】前記データ操作手段が、読み込み動作
    時、前記第２のデータパス上に格納データを出力し、前
    記所定のメモリアドレスレンジを前記格納データで満た
    すことを特徴とする特許請求の範囲第19項に記載のメモ
    リシステム。
  21. 【請求項２１】前記格納データが固定されていることを
    特徴とする特許請求の範囲第20項に記載のメモリシステ
    ム。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0642263B2 (ja) * 1984-11-26 1994-06-01 株式会社日立製作所 デ−タ処理装置
US5056014A (en) * 1985-02-04 1991-10-08 Lockheed Sanders, Inc. Network simulation system
US5040153A (en) * 1987-10-23 1991-08-13 Chips And Technologies, Incorporated Addressing multiple types of memory devices
EP0326053B1 (en) * 1988-01-28 1996-06-26 National Semiconductor Corporation Programmable memory data protection scheme
US5146221A (en) * 1989-01-13 1992-09-08 Stac, Inc. Data compression apparatus and method
US5758148A (en) * 1989-03-10 1998-05-26 Board Of Regents, The University Of Texas System System and method for searching a data base using a content-searchable memory
US4989180A (en) * 1989-03-10 1991-01-29 Board Of Regents, The University Of Texas System Dynamic memory with logic-in-refresh
US5777608A (en) * 1989-03-10 1998-07-07 Board Of Regents, The University Of Texas System Apparatus and method for in-parallel scan-line graphics rendering using content-searchable memories
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6324120B2 (en) 1990-04-18 2001-11-27 Rambus Inc. Memory device having a variable data output length
US6751696B2 (en) 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
GB9019026D0 (en) * 1990-08-31 1990-10-17 Ncr Co Work station including a direct memory access controller
US5280595A (en) * 1990-10-05 1994-01-18 Bull Hn Information Systems Inc. State machine for executing commands within a minimum number of cycles by accomodating unforseen time dependency according to status signals received from different functional sections
US5210856A (en) * 1991-08-07 1993-05-11 Chips And Technologies, Inc. Non-aligned DRAM state machine for page-mode DRAM control
US5305454A (en) * 1991-08-12 1994-04-19 International Business Machines Corporation Notification of event handlers in broadcast or propagation mode by event management services in a computer system
US5625821A (en) * 1991-08-12 1997-04-29 International Business Machines Corporation Asynchronous or synchronous operation of event signaller by event management services in a computer system
US5355484A (en) * 1991-08-12 1994-10-11 International Business Machines Corporation Dynamically established event monitors in event management services of a computer system
US5237684A (en) * 1991-08-12 1993-08-17 International Business Machines Corporation Customized and versatile event monitor within event management services of a computer system
JPH06111010A (ja) * 1992-09-29 1994-04-22 Ricoh Co Ltd Ｄｒａｍ及びコントローラ
DE69327504T2 (de) * 1992-10-19 2000-08-10 Koninklijke Philips Electronics N.V., Eindhoven Datenprozessor mit Operationseinheiten, die gemeinsam Gruppen von Registerspeichern benutzen
US5493665A (en) * 1992-12-21 1996-02-20 Base 10 Systems, Inc. Portable memory device and method of securing the integrity of stored data therein utilizing a starting address and a stored memory cycle number
WO1994022090A1 (en) * 1993-03-23 1994-09-29 David Siu Fu Chung Intelligent memory architecture
AU673069B2 (en) * 1993-03-23 1996-10-24 David Siu Fu Chung Intelligent memory architecture
US5406554A (en) * 1993-10-05 1995-04-11 Music Semiconductors, Corp. Synchronous FIFO having an alterable buffer store
US5636369A (en) * 1995-05-26 1997-06-03 Datron/Transco, Inc. Fast pattern-detection machine and method
US6148034A (en) * 1996-12-05 2000-11-14 Linden Technology Limited Apparatus and method for determining video encoding motion compensation vectors
US5953738A (en) * 1997-07-02 1999-09-14 Silicon Aquarius, Inc DRAM with integral SRAM and arithmetic-logic units
JP2000029778A (ja) * 1998-07-14 2000-01-28 Hitachi Ltd 記憶素子
JP2002108691A (ja) 2000-09-29 2002-04-12 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置の制御方法
JP2002175689A (ja) * 2000-09-29 2002-06-21 Mitsubishi Electric Corp 半導体集積回路装置
US20040133762A1 (en) * 2003-01-06 2004-07-08 Rui-Fu Chao Linear access window
EP2706420B1 (de) * 2012-09-05 2015-03-18 Siemens Aktiengesellschaft Verfahren zum Betreiben eines Automatisierungsgerätes

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3601809A (en) 1968-11-04 1971-08-24 Univ Pennsylvania Addressable list memory systems
GB1268283A (en) * 1970-04-02 1972-03-29 Ibm Connect module
JPS5140772B2 (ja) * 1971-07-26 1976-11-05
US3914747A (en) * 1974-02-26 1975-10-21 Periphonics Corp Memory having non-fixed relationships between addresses and storage locations
DE2517565C3 (de) * 1975-04-21 1978-10-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung für ein Datenverarbeitungssystem
US4037205A (en) * 1975-05-19 1977-07-19 Sperry Rand Corporation Digital memory with data manipulation capabilities
JPS5326542A (en) * 1976-08-24 1978-03-11 Mitsubishi Electric Corp Information retrieval unit
JPS58192154A (ja) * 1982-05-07 1983-11-09 Casio Comput Co Ltd 自動デ−タ処理機能を有するメモリ装置
JPS58208999A (ja) * 1982-05-28 1983-12-05 Nec Corp メモリ装置
JPS58208981A (ja) * 1982-05-28 1983-12-05 Nec Corp アドレス制御回路
JPS5956276A (ja) * 1982-09-24 1984-03-31 Hitachi Ltd 半導体記憶装置
US4521874A (en) 1982-09-28 1985-06-04 Trw Inc. Random access memory device
JPS5960658A (ja) * 1982-09-30 1984-04-06 Fujitsu Ltd 論理機能を備えた半導体記憶装置
US4663742A (en) * 1984-10-30 1987-05-05 International Business Machines Corporation Directory memory system having simultaneous write, compare and bypass capabilites

Also Published As

Publication number Publication date
DE3650532D1 (de) 1996-07-25
EP0218523A2 (en) 1987-04-15
KR950007448B1 (ko) 1995-07-11
JPS6298440A (ja) 1987-05-07
US4835733A (en) 1989-05-30
EP0218523B1 (en) 1996-06-19
EP0218523A3 (en) 1989-12-06
ATE139633T1 (de) 1996-07-15
KR870003507A (ko) 1987-04-17
DE3650532T2 (de) 1996-10-31

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