JPH0775115B2 - メモリカード - Google Patents
メモリカードInfo
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- JPH0775115B2 JPH0775115B2 JP27956388A JP27956388A JPH0775115B2 JP H0775115 B2 JPH0775115 B2 JP H0775115B2 JP 27956388 A JP27956388 A JP 27956388A JP 27956388 A JP27956388 A JP 27956388A JP H0775115 B2 JPH0775115 B2 JP H0775115B2
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- Japan
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- semiconductor memory
- buffer
- voltage
- terminal
- input terminal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はEPROM,OTPROMまたはEEPROMの半導体メモリが内
蔵されているメモリカードに関するものである。
蔵されているメモリカードに関するものである。
パーソナルコンピュータ、CAD等のOA機器の使用に際
し、補助的なデータが必要な場合は、データを予め記憶
しているメモリカードをOA機器に装着することによっ
て、OA機器は装着されたメモリカード内の半導体メモリ
をアクセスして所要のデータを読み出すことになる。ま
た、このメモリカードにデータを書き込む場合は、ROM
ライタ装置にメモリカードを装着してデータを書き込
む。
し、補助的なデータが必要な場合は、データを予め記憶
しているメモリカードをOA機器に装着することによっ
て、OA機器は装着されたメモリカード内の半導体メモリ
をアクセスして所要のデータを読み出すことになる。ま
た、このメモリカードにデータを書き込む場合は、ROM
ライタ装置にメモリカードを装着してデータを書き込
む。
第７図は従来のメモリカードをROMライタ装置に装着し
た状態の回路図である。メモリカードMCは、バッファ２
とデコーダ３とEPROMからなる多数個の半導体メモリ1a
…1nとを内蔵している。このメモリカード２を装着した
ROMライタ装置RR側の電源４の電圧は前記半導体メモリ1
a…1nの各電源端子V1…Vnに夫々与えられており、ROMラ
イタ装置RR側のアドレスバス５、データバス６は前記バ
ッファ２の入力端子a1,a2と接続され、またアドレスバ
ス５はデコーダ３の入力端子d1と接続されている。また
バッファ２の入力端子a3にはROMライタ装置RRからアウ
トプットイネーブル信号EN0が与えられている。ROMライ
タ装置RRのアドレスバス５のアドレス信号AD及びチップ
イネーブル信号ENTが前記デコーダ３の入力端子d1及びd
2に各別に与えられている。バッファ２の出力端子b1,
b2,b3は各メモリ素子1a…1nの入力端子c1,c2,c3と各接
続されている。またデコーダ３が出力するチップ選択信
号TSa…TSnは前記メモリ素子1a…1nの各チップ選択信号
端子TTa…TTnに与えられている。前記ROMライタ装置RR
内のアドレスバス５の識別コードを読み出す電圧を与え
る特定の信号線5aは抵抗38と、アノードを接地している
ツェナーダイオード39との直列回路を介して接地されて
おり、その抵抗38とツェナーダイオード39との接続中間
点は前記バッファ２の入力端子a4と接続されるようにな
っており、その出力端子b4は各半導体メモリ1a…1nの夫
々の入力端子c1と接続されている。
た状態の回路図である。メモリカードMCは、バッファ２
とデコーダ３とEPROMからなる多数個の半導体メモリ1a
…1nとを内蔵している。このメモリカード２を装着した
ROMライタ装置RR側の電源４の電圧は前記半導体メモリ1
a…1nの各電源端子V1…Vnに夫々与えられており、ROMラ
イタ装置RR側のアドレスバス５、データバス６は前記バ
ッファ２の入力端子a1,a2と接続され、またアドレスバ
ス５はデコーダ３の入力端子d1と接続されている。また
バッファ２の入力端子a3にはROMライタ装置RRからアウ
トプットイネーブル信号EN0が与えられている。ROMライ
タ装置RRのアドレスバス５のアドレス信号AD及びチップ
イネーブル信号ENTが前記デコーダ３の入力端子d1及びd
2に各別に与えられている。バッファ２の出力端子b1,
b2,b3は各メモリ素子1a…1nの入力端子c1,c2,c3と各接
続されている。またデコーダ３が出力するチップ選択信
号TSa…TSnは前記メモリ素子1a…1nの各チップ選択信号
端子TTa…TTnに与えられている。前記ROMライタ装置RR
内のアドレスバス５の識別コードを読み出す電圧を与え
る特定の信号線5aは抵抗38と、アノードを接地している
ツェナーダイオード39との直列回路を介して接地されて
おり、その抵抗38とツェナーダイオード39との接続中間
点は前記バッファ２の入力端子a4と接続されるようにな
っており、その出力端子b4は各半導体メモリ1a…1nの夫
々の入力端子c1と接続されている。
この第７図に示したメモリカードは、ROMライタ装置RR
のアドレスバス５からアドレス信号ADをバッファ２の入
力端子a1及びデコーダ３の入力端子d1に与え、またデコ
ーダ３にチップイネーブル信号ENTを与えると、デコー
ダ３はアドレス信号ADに相応するチップ選択信号TSa…T
Snを出力し、半導体メモリ1a…1nのいずれかを選択し半
導体メモリのアクセスが可能になる。そしてアウトプッ
トイネーブル信号EN0をバッファ２に与えると、バッフ
ァ２はデータバス６のデータを出力し、それを選択して
いる半導体メモリ1a…1nに与えてデータを書き込む。
のアドレスバス５からアドレス信号ADをバッファ２の入
力端子a1及びデコーダ３の入力端子d1に与え、またデコ
ーダ３にチップイネーブル信号ENTを与えると、デコー
ダ３はアドレス信号ADに相応するチップ選択信号TSa…T
Snを出力し、半導体メモリ1a…1nのいずれかを選択し半
導体メモリのアクセスが可能になる。そしてアウトプッ
トイネーブル信号EN0をバッファ２に与えると、バッフ
ァ２はデータバス６のデータを出力し、それを選択して
いる半導体メモリ1a…1nに与えてデータを書き込む。
ところで、このようなメモリカードMCには、多数の半導
体メモリ1a…1nを設けているから、それらの入力側のス
トレーキャパシタンス及び回路部品を実装している基板
のストレーキャパシタンスが極めて大きくなって、半導
体メモリ1a…1nに入力される信号波形の立上り、立下り
特性が悪化して所要の特性が得られない。
体メモリ1a…1nを設けているから、それらの入力側のス
トレーキャパシタンス及び回路部品を実装している基板
のストレーキャパシタンスが極めて大きくなって、半導
体メモリ1a…1nに入力される信号波形の立上り、立下り
特性が悪化して所要の特性が得られない。
そのため前記したように半導体メモリ1a…1nの前段にバ
ッファ２を設けて前述した信号波形の特性の悪化を防い
でいる。しかし、特定の信号線5aと接続されるバッファ
２の入力端子a4に所定値を超える電圧が印加されるとバ
ッファ２が破壊するから、特定の信号線5aには前述した
抵抗38とツェナーダイオード39とにより、バッファ２に
その最大定格電圧を超える電圧が印加されないようにし
てメモリカードMC内のバッファ２を保護している。
ッファ２を設けて前述した信号波形の特性の悪化を防い
でいる。しかし、特定の信号線5aと接続されるバッファ
２の入力端子a4に所定値を超える電圧が印加されるとバ
ッファ２が破壊するから、特定の信号線5aには前述した
抵抗38とツェナーダイオード39とにより、バッファ２に
その最大定格電圧を超える電圧が印加されないようにし
てメモリカードMC内のバッファ２を保護している。
一方、前述したメモリカードとは別に、異種の半導体メ
モリを混在させているメモリカードがある。第８図はこ
の種の従来のメモリカードの回路図である。このメモリ
カードMCは電源電圧検出回路27と、バッファ２と、デコ
ーダ3,28と、EPROMからなる一半導体メモリ26と、スタ
チックRAMからなる他半導体メモリ25と、逆充電防止ダ
イオード31と、電流制御抵抗30と、電池29とを内蔵して
いる。
モリを混在させているメモリカードがある。第８図はこ
の種の従来のメモリカードの回路図である。このメモリ
カードMCは電源電圧検出回路27と、バッファ２と、デコ
ーダ3,28と、EPROMからなる一半導体メモリ26と、スタ
チックRAMからなる他半導体メモリ25と、逆充電防止ダ
イオード31と、電流制御抵抗30と、電池29とを内蔵して
いる。
そして、図示していないROMライタ装置の電源４の電圧
が、前記電源電圧検出回路27の入力端子27a及び一半導
体メモリ26の電源端子V26に与えられるようにになって
いる。この電源電圧検出回路27の保護信号出力端子27c
は他半導体メモリ25のチップ選択信号端子Ｓと接続され
ている。電源電圧検出回路27の出力端子27bは他半導体
メモリ25の電源端子V25と接続され、またアノードを電
流制限抵抗30と接続している逆充電防止ダイオード31
と、電流制限抵抗30と、負極を接地している電池29との
直列回路を介して接地されている。またROMライタ装置
のアドレスバス５、データバス６がバッファ２の入力端
子a1,a2と各接続されるようになっており、バッファ２
の出力端子b1,b2はEPROMからなる一半導体メモリ26の入
力端子c1,c2及びスタチックRAMからなる他半導体メモリ
25の入力端子e1,e2と接続されている。アドレス信号AD
及びチップイネーブル信号ENTはデコーダ３の入力端子d
1及びd2へ各別に、またデコーダ28の入力端子d3及びd4
へ各別に入力されており、デコーダ３が出力するチップ
選択信号TS3は一半導体メモリ26の反転チップ選択信号
端子へ与えらえ、デコーダ28が出力するチップ選択信
号TS28は他半導体メモリ25の反転チップ選択信号端子
へ与えられている。
が、前記電源電圧検出回路27の入力端子27a及び一半導
体メモリ26の電源端子V26に与えられるようにになって
いる。この電源電圧検出回路27の保護信号出力端子27c
は他半導体メモリ25のチップ選択信号端子Ｓと接続され
ている。電源電圧検出回路27の出力端子27bは他半導体
メモリ25の電源端子V25と接続され、またアノードを電
流制限抵抗30と接続している逆充電防止ダイオード31
と、電流制限抵抗30と、負極を接地している電池29との
直列回路を介して接地されている。またROMライタ装置
のアドレスバス５、データバス６がバッファ２の入力端
子a1,a2と各接続されるようになっており、バッファ２
の出力端子b1,b2はEPROMからなる一半導体メモリ26の入
力端子c1,c2及びスタチックRAMからなる他半導体メモリ
25の入力端子e1,e2と接続されている。アドレス信号AD
及びチップイネーブル信号ENTはデコーダ３の入力端子d
1及びd2へ各別に、またデコーダ28の入力端子d3及びd4
へ各別に入力されており、デコーダ３が出力するチップ
選択信号TS3は一半導体メモリ26の反転チップ選択信号
端子へ与えらえ、デコーダ28が出力するチップ選択信
号TS28は他半導体メモリ25の反転チップ選択信号端子
へ与えられている。
更にROMライタ装置のアウトプットイネーブル信号EN0は
バッファ２の入力端子a3に与えられるようになってお
り、その出力端子b3は一半導体メモリ26の入力端子c3及
び他半導体メモリ25の入力端子e3と接続されている。ラ
イトイネーブル信号ENRは他半導体メモリ26の入力端子e
4へ与えられるようになっている。なお一半導体メモリ
がEEPROMの場合には、その入力端子c4に出力端子b4から
ライトイネーブル信号ENRが与えられるようになってい
る。
バッファ２の入力端子a3に与えられるようになってお
り、その出力端子b3は一半導体メモリ26の入力端子c3及
び他半導体メモリ25の入力端子e3と接続されている。ラ
イトイネーブル信号ENRは他半導体メモリ26の入力端子e
4へ与えられるようになっている。なお一半導体メモリ
がEEPROMの場合には、その入力端子c4に出力端子b4から
ライトイネーブル信号ENRが与えられるようになってい
る。
このメモリカードMCは、電源４の電圧が所定値以上の場
合は、電源電圧検出回路27は電源４と電池29の電圧を与
える内部電源線32とを接続すべく動作して電源４の電圧
を内部電源線32に与え、同時に「Ｈ」レベルの保護信号
SPを他半導体メモリ25のチップ選択信号端子Ｓに与え
る。一方、電源４が所定電圧以下の場合は電源電圧検出
回路27は電源４と内部電源線32とを切離して電源４の電
圧を内部電源線32に与えないようにし、同時に保護信号
SPを「Ｌ」レベルにする。そのため、電源４の電圧が所
定値以上であって内部電源線32に与えられた場合は、内
部電源線32の電位は電池29の電位より高く、電池29から
電流が流れず、電池29の電力消費はない。そのような状
態で図示しないROMライタ装置からアドレス信号ADがバ
ッファ２の入力端子a1及びデコーダ3,28の入力端子d1,d
3に与えられ、イネーブル信号ENTがデコーダ3,28の入力
端子d2,d4に与えられると、アドレス信号ADに相応する
チップ選択信号TS3,TS28を一、他半導体メモリ26,25の
反転チップ選択信号端子，に与えて、一半導体メモ
リ26及び他半導体メモリ25のアクセスが可能となり、ア
ウトプットイネーブル信号EN0がバッファ２に入力され
ると、バッファ２はデータバス６のデータを出力し、
一，他半導体メモリ26,25に書き込む。
合は、電源電圧検出回路27は電源４と電池29の電圧を与
える内部電源線32とを接続すべく動作して電源４の電圧
を内部電源線32に与え、同時に「Ｈ」レベルの保護信号
SPを他半導体メモリ25のチップ選択信号端子Ｓに与え
る。一方、電源４が所定電圧以下の場合は電源電圧検出
回路27は電源４と内部電源線32とを切離して電源４の電
圧を内部電源線32に与えないようにし、同時に保護信号
SPを「Ｌ」レベルにする。そのため、電源４の電圧が所
定値以上であって内部電源線32に与えられた場合は、内
部電源線32の電位は電池29の電位より高く、電池29から
電流が流れず、電池29の電力消費はない。そのような状
態で図示しないROMライタ装置からアドレス信号ADがバ
ッファ２の入力端子a1及びデコーダ3,28の入力端子d1,d
3に与えられ、イネーブル信号ENTがデコーダ3,28の入力
端子d2,d4に与えられると、アドレス信号ADに相応する
チップ選択信号TS3,TS28を一、他半導体メモリ26,25の
反転チップ選択信号端子，に与えて、一半導体メモ
リ26及び他半導体メモリ25のアクセスが可能となり、ア
ウトプットイネーブル信号EN0がバッファ２に入力され
ると、バッファ２はデータバス６のデータを出力し、
一，他半導体メモリ26,25に書き込む。
しかして、電源４の電圧が所定値以下である場合は電源
電圧検出回路27は遮断状態になり、保護信号SPは「Ｌ」
レベルとなって、他半導体メモリ25は書き込み待機状態
になり、他半導体メモリ25には電池29の電圧が電流制限
抵抗30及び逆充電防止ダイオード31を介して与えられ、
他半導体メモリ25が記憶しているデータを保持する。そ
して一半導体メモリ26の電源端子V26及びデコーダ３に
は電源４の電圧が与えられ、他半導体メモリ25の電源端
子V25及びデコーダ28には電池29の電圧が与えられる。
電圧検出回路27は遮断状態になり、保護信号SPは「Ｌ」
レベルとなって、他半導体メモリ25は書き込み待機状態
になり、他半導体メモリ25には電池29の電圧が電流制限
抵抗30及び逆充電防止ダイオード31を介して与えられ、
他半導体メモリ25が記憶しているデータを保持する。そ
して一半導体メモリ26の電源端子V26及びデコーダ３に
は電源４の電圧が与えられ、他半導体メモリ25の電源端
子V25及びデコーダ28には電池29の電圧が与えられる。
前述したメモリカードの半導体メモリのEPROM又はOTPRO
Mには、メーカによって異なるデータの書込み特性を判
別できるようにメーカの識別コードが書き込まれてい
る。ところでその識別コードを読み出す場合は、256キ
ロビットのEPROM又はOTPROMではアドレスバスの特性の
信号線に9Vの高い電圧を印加する必要がある。しかし乍
ら前述した従来のメモリカードは、半導体メモリの前段
に前記特定の信号線から高い電圧を与えると破壊するバ
ッファを設けているから、アドレスバスの特定の信号線
が接続されるバッファの入力端子にデータの書き込み時
より高い例えば9Vの電圧を印加できず、それ故識別コー
ドを読み出すことができないという問題がある。
Mには、メーカによって異なるデータの書込み特性を判
別できるようにメーカの識別コードが書き込まれてい
る。ところでその識別コードを読み出す場合は、256キ
ロビットのEPROM又はOTPROMではアドレスバスの特性の
信号線に9Vの高い電圧を印加する必要がある。しかし乍
ら前述した従来のメモリカードは、半導体メモリの前段
に前記特定の信号線から高い電圧を与えると破壊するバ
ッファを設けているから、アドレスバスの特定の信号線
が接続されるバッファの入力端子にデータの書き込み時
より高い例えば9Vの電圧を印加できず、それ故識別コー
ドを読み出すことができないという問題がある。
一方、従来の後者のメモリカードも一半導体メモリの前
段にバッファを設けているからアドレスバスに高い電圧
を与えることができず、その識別コードの読み出し及び
一半導体メモリ26のチップイレースをなし得ない。なお
EEPROMのチップイレースはメーカにより異なるが、例え
ばアウトプットイネーブル信号を9V〜15Vの範囲の高い
電圧にすると、半導体メモリの全記憶エリアに記憶して
いるデータを消去できる。
段にバッファを設けているからアドレスバスに高い電圧
を与えることができず、その識別コードの読み出し及び
一半導体メモリ26のチップイレースをなし得ない。なお
EEPROMのチップイレースはメーカにより異なるが、例え
ばアウトプットイネーブル信号を9V〜15Vの範囲の高い
電圧にすると、半導体メモリの全記憶エリアに記憶して
いるデータを消去できる。
このように異なる特性の半導体メモリが混在しているメ
モリカードは、バッファを設けていない場合でも、アド
レス信号及びアウトプットイネーブル信号が共通の信号
となるために、識別コードの読み出しまたはチップイレ
ースは他半導体メモリを破壊するためにさせ得ないとい
う問題がある。
モリカードは、バッファを設けていない場合でも、アド
レス信号及びアウトプットイネーブル信号が共通の信号
となるために、識別コードの読み出しまたはチップイレ
ースは他半導体メモリを破壊するためにさせ得ないとい
う問題がある。
本発明は斯かる問題に鑑み、半導体メモリの前段に設け
ているバッファを高電圧により破壊されることなくメモ
リカードに内蔵している半導体メモリの識別コードを読
み出すことができるメモリカードを提供することを目的
とする。
ているバッファを高電圧により破壊されることなくメモ
リカードに内蔵している半導体メモリの識別コードを読
み出すことができるメモリカードを提供することを目的
とする。
本発明に係るメモリカードは、バッファを介して、内蔵
している半導体メモリに、外部からデータを書き込むこ
とを可能にしており、前記バッファに接続されており、
半導体メモリの識別コードを読み出すべき電圧を与える
特定の信号線と、前記半導体メモリとの間に、前記信号
線の電圧レベルをシフトするレベルシフト回路を介装さ
せる。
している半導体メモリに、外部からデータを書き込むこ
とを可能にしており、前記バッファに接続されており、
半導体メモリの識別コードを読み出すべき電圧を与える
特定の信号線と、前記半導体メモリとの間に、前記信号
線の電圧レベルをシフトするレベルシフト回路を介装さ
せる。
半導体メモリの識別コードを読み出す電圧を、特定の信
号線によりレベルシフト回路に与える。レベルシフト回
路は信号線の電圧レベルをシフトして半導体メモリに与
える。
号線によりレベルシフト回路に与える。レベルシフト回
路は信号線の電圧レベルをシフトして半導体メモリに与
える。
これにより高い電圧を半導体メモリのみに与えて識別コ
ードの読み出しができる。
ードの読み出しができる。
以下本発明をその実施例を示す図面によって詳述する。
第１図は本発明に係るメモリカードの回路図である。メ
モリカードMCは、バッファ２と、デコーダ３と、EPROM
からなる多数個のメモリ素子1a…1nと、レベルシフト回
路10とを内蔵している。そしてROMライタ装置（図示せ
ず）にメモリカードMCを装着した場合にはROMライタ装
置の電源４の電圧が半導体メモリ1a…1nの各電源端子Va
…Vnに与えられるようになっている。またアドレスバス
５、データバス６はバッファ２の入力端子a1,a2と接続
されるようになっており、またアドレスバス５はデコー
ダ３の入力端子d1接続されるようになっている。
第１図は本発明に係るメモリカードの回路図である。メ
モリカードMCは、バッファ２と、デコーダ３と、EPROM
からなる多数個のメモリ素子1a…1nと、レベルシフト回
路10とを内蔵している。そしてROMライタ装置（図示せ
ず）にメモリカードMCを装着した場合にはROMライタ装
置の電源４の電圧が半導体メモリ1a…1nの各電源端子Va
…Vnに与えられるようになっている。またアドレスバス
５、データバス６はバッファ２の入力端子a1,a2と接続
されるようになっており、またアドレスバス５はデコー
ダ３の入力端子d1接続されるようになっている。
アウトプットイネーブル信号EN0はバッファ２の入力端
子a3へ与えられるようになっている。バッファ２の出力
端子b1,b2,b3は、EPROMからなる多数個の各半導体メモ
リ1a…1nの入力端子c1,c2,c3と接続されている。また識
別コードを読み出す電圧を与える前記アドレスバス５の
特定の信号線5aはレベルシフト回路10の入力端子10aと
接続されるようになっており、その出力端子10bは各半
導体メモリ1a…1nの入力端子c1と接続されている。前記
デコーダ３の入力端子d2にはチップイネーブル信号ENT
が与えられるようになっている。
子a3へ与えられるようになっている。バッファ２の出力
端子b1,b2,b3は、EPROMからなる多数個の各半導体メモ
リ1a…1nの入力端子c1,c2,c3と接続されている。また識
別コードを読み出す電圧を与える前記アドレスバス５の
特定の信号線5aはレベルシフト回路10の入力端子10aと
接続されるようになっており、その出力端子10bは各半
導体メモリ1a…1nの入力端子c1と接続されている。前記
デコーダ３の入力端子d2にはチップイネーブル信号ENT
が与えられるようになっている。
デコーダ３が出力するチップ選択信号TSa…TSnは各半導
体メモリ1a…1nのチップ選択信号端子TTa…TTnの夫々に
与えられている。
体メモリ1a…1nのチップ選択信号端子TTa…TTnの夫々に
与えられている。
第２図はレベルシフト回路10の回路図である。その入力
端子10aは、入力側のダイオード12のカソード及びレベ
ルシフトダイオード群15のアノードと接続されている。
ダイオード12のアノードはバッファ11の入力端子11a及
びプルアップ抵抗13を介して電源Vccと接続されてい
る。この電源Vccはバッファ11の電源端子11cと接続され
ている。バッファ11の出力端子11bは出力側のダイオー
ド14のアノードと接続されており、そのカソードは、レ
ベルシフト回路10の出力端子10bと接続されている。こ
れらのダイオード12,14はバッファ11を高電圧により破
壊されるのを防止する。
端子10aは、入力側のダイオード12のカソード及びレベ
ルシフトダイオード群15のアノードと接続されている。
ダイオード12のアノードはバッファ11の入力端子11a及
びプルアップ抵抗13を介して電源Vccと接続されてい
る。この電源Vccはバッファ11の電源端子11cと接続され
ている。バッファ11の出力端子11bは出力側のダイオー
ド14のアノードと接続されており、そのカソードは、レ
ベルシフト回路10の出力端子10bと接続されている。こ
れらのダイオード12,14はバッファ11を高電圧により破
壊されるのを防止する。
前記レベルシフトダイオード群15のカソードは保護抵抗
16及びプルダウン抵抗17を介して接地されており、保護
抵抗16とプルダウン抵抗17との接続中間点は前記出力端
子10bと接続されている。保護抵抗16は電流を制限する
とともに、入力端子10aの高電圧が所要電圧レベルにな
し得るようにその抵抗値を選定している。
16及びプルダウン抵抗17を介して接地されており、保護
抵抗16とプルダウン抵抗17との接続中間点は前記出力端
子10bと接続されている。保護抵抗16は電流を制限する
とともに、入力端子10aの高電圧が所要電圧レベルにな
し得るようにその抵抗値を選定している。
またプルダウン抵抗17は、半導体メモリ1a…1n（第１図
参照）からのリーク電流を考慮して最適値にすべく選定
している。
参照）からのリーク電流を考慮して最適値にすべく選定
している。
次にこのように構成したメモリカードMCの動作を第１図
及び第２図により説明する。データを書き込むべくメモ
リカードを図示しないROMライタ装置に装着すると、ROM
ライタ装置の電源４の電圧がメモリカードMC内の半導体
メモリ1a…1nの電源端子Va…Vnに与えられる。またROM
ライタ装置のアドレスバス５はバッファ２の入力端子a1
及びデコーダ３の入力端子d1と接続され、識別コードを
読み出す電圧を与えるアドレスバス５の特定の信号線5a
がレベルシフト回路10の入力端子10aと接続される。ま
たデータバス６はバッファ２の入力端子a2と接続され
る。更にROMライタ装置からアウトプットイネーブル信
号EN0及びチップイネーブル信号ENTが、前記バッファ２
の入力端子a3及びデコーダ３の入力端子d2へ各別に与え
られる。そしてアドレスバス５からアドレス信号ADがバ
ッファ２の入力端子a1及びデコーダ３の入力端子d1に与
えられ、そのデコーダ３にチップイネーブル信号ENTが
与えられるとデコーダ３はアドレス信号ADに相応してチ
ップ選択信号TSa…TSnを出力して、半導体メモリ1a…1n
のチップ選択信号端子TTa…TTnに与えて半導体メモリ1a
…1nのいずれかを選択し、選択された半導体メモリのア
クセスが可能になる。そこでアウトプットイネーブル信
号EN0が与えられると、バッファ２はデータバス６から
与えられたデータを出力して、そのデータを、選択され
ている半導体メモリに書き込む。
及び第２図により説明する。データを書き込むべくメモ
リカードを図示しないROMライタ装置に装着すると、ROM
ライタ装置の電源４の電圧がメモリカードMC内の半導体
メモリ1a…1nの電源端子Va…Vnに与えられる。またROM
ライタ装置のアドレスバス５はバッファ２の入力端子a1
及びデコーダ３の入力端子d1と接続され、識別コードを
読み出す電圧を与えるアドレスバス５の特定の信号線5a
がレベルシフト回路10の入力端子10aと接続される。ま
たデータバス６はバッファ２の入力端子a2と接続され
る。更にROMライタ装置からアウトプットイネーブル信
号EN0及びチップイネーブル信号ENTが、前記バッファ２
の入力端子a3及びデコーダ３の入力端子d2へ各別に与え
られる。そしてアドレスバス５からアドレス信号ADがバ
ッファ２の入力端子a1及びデコーダ３の入力端子d1に与
えられ、そのデコーダ３にチップイネーブル信号ENTが
与えられるとデコーダ３はアドレス信号ADに相応してチ
ップ選択信号TSa…TSnを出力して、半導体メモリ1a…1n
のチップ選択信号端子TTa…TTnに与えて半導体メモリ1a
…1nのいずれかを選択し、選択された半導体メモリのア
クセスが可能になる。そこでアウトプットイネーブル信
号EN0が与えられると、バッファ２はデータバス６から
与えられたデータを出力して、そのデータを、選択され
ている半導体メモリに書き込む。
そしてこのようなデータの書き込み時には、データバス
５の電圧は例えば5Vの低い電圧になる。それ故、データ
を書き込む場合は、レベルシフト回路10の入力端子10a
には5Vの電圧が印加され、ダイオード12は非導通とな
り、バッファ11の入力端子11aにはプルアップ抵抗13を
介して電源Vccが印加される。それによりバッファ11の
出力端子11bは「Ｈ」レベルとなり、ダイオード14を介
してレベルシフト回路10の出力端子10bに与えられる。
このときレベルシフトダイオード群15のカソード電圧は
出力端子10bの出力レベルより低いため非導通となる。
５の電圧は例えば5Vの低い電圧になる。それ故、データ
を書き込む場合は、レベルシフト回路10の入力端子10a
には5Vの電圧が印加され、ダイオード12は非導通とな
り、バッファ11の入力端子11aにはプルアップ抵抗13を
介して電源Vccが印加される。それによりバッファ11の
出力端子11bは「Ｈ」レベルとなり、ダイオード14を介
してレベルシフト回路10の出力端子10bに与えられる。
このときレベルシフトダイオード群15のカソード電圧は
出力端子10bの出力レベルより低いため非導通となる。
次に識別コードを読み出すときは、アドレスバス５の特
定の信号線5aに例えば9Vの如きデータの書き込み時の電
圧より高い電圧が印加されてレベルシフト回路10の入力
端子5aの電圧は9Vになる。それによりダイオード12は非
導通となり、バッファ11の入力端子11aには電源Vccの電
圧が印加されてバッファ11の出力端子11bは「Ｈ」レベ
ルになるが、この電圧レベルよりレベルシフトダイオー
ド群15及び保護抵抗16を介して出力端子10bに与えられ
る電圧レベルが高いためダイオード12が導通し、ダイオ
ード14が非導通になって「Ｈ」レベルが出力端子10bに
出力されない。これにより識別コードを読み出す電圧を
半導体メモリ1a…1nの入力端子c1に与えることになる。
このようにして高電圧はレベルシフトダイオード群15,
保護抵抗16を介して出力端子10bに出力される。一方、
入力端子10aが0Vのときはプルアップ抵抗13及びダイオ
ード12を通って電源Vccから入力端子10aへ電流が流れ、
バッファ11の入力端子11aは「Ｌ」レベルになるため、
その出力端子11bは「Ｌ」レベルになる。
定の信号線5aに例えば9Vの如きデータの書き込み時の電
圧より高い電圧が印加されてレベルシフト回路10の入力
端子5aの電圧は9Vになる。それによりダイオード12は非
導通となり、バッファ11の入力端子11aには電源Vccの電
圧が印加されてバッファ11の出力端子11bは「Ｈ」レベ
ルになるが、この電圧レベルよりレベルシフトダイオー
ド群15及び保護抵抗16を介して出力端子10bに与えられ
る電圧レベルが高いためダイオード12が導通し、ダイオ
ード14が非導通になって「Ｈ」レベルが出力端子10bに
出力されない。これにより識別コードを読み出す電圧を
半導体メモリ1a…1nの入力端子c1に与えることになる。
このようにして高電圧はレベルシフトダイオード群15,
保護抵抗16を介して出力端子10bに出力される。一方、
入力端子10aが0Vのときはプルアップ抵抗13及びダイオ
ード12を通って電源Vccから入力端子10aへ電流が流れ、
バッファ11の入力端子11aは「Ｌ」レベルになるため、
その出力端子11bは「Ｌ」レベルになる。
したがって、出力端子10bはプルダウン抵抗17の作用に
より「Ｌ」レベルになる。このようにして、データを書
き込む通常動作時はバッファ11が作用し、識別コードを
読み出すときはレベルシフトダイオード群15が作用する
から、ROMライタ装置RR又は端末機にメモリカードを装
着して、メモリカード内の半導体メモリの識別コードを
読み出すことができる。
より「Ｌ」レベルになる。このようにして、データを書
き込む通常動作時はバッファ11が作用し、識別コードを
読み出すときはレベルシフトダイオード群15が作用する
から、ROMライタ装置RR又は端末機にメモリカードを装
着して、メモリカード内の半導体メモリの識別コードを
読み出すことができる。
第３図はレベルシフト回路10の他の実施例を示す回路図
である。レベルシフト回路10の入力端子10aはオープン
コレクタ形バッファ18の入力端子18a及びレベルシフト
ダイオード群15のアノードと接続されている。この入力
端子18aには第２図に示したダイオード12が内蔵されて
いる。電源Vccの電圧は逆流防止ダイオード19を介して
オープンコレクタ形バッファ18の電源端子18cと接続さ
れている。前記電源端子18cは、コンデンサ21を介して
接地されており、またプルアップ抵抗20を、してオープ
ンコレクタ形バッファ18の出力端子18b及び前記レベル
シフトダイオード群15のカソードと接続されている。オ
ープンコレクタ形バッファ18の出力端子18bはレベルシ
フト回路10の出力端子10bと接続されている。
である。レベルシフト回路10の入力端子10aはオープン
コレクタ形バッファ18の入力端子18a及びレベルシフト
ダイオード群15のアノードと接続されている。この入力
端子18aには第２図に示したダイオード12が内蔵されて
いる。電源Vccの電圧は逆流防止ダイオード19を介して
オープンコレクタ形バッファ18の電源端子18cと接続さ
れている。前記電源端子18cは、コンデンサ21を介して
接地されており、またプルアップ抵抗20を、してオープ
ンコレクタ形バッファ18の出力端子18b及び前記レベル
シフトダイオード群15のカソードと接続されている。オ
ープンコレクタ形バッファ18の出力端子18bはレベルシ
フト回路10の出力端子10bと接続されている。
このレベルシフト回路10は、データの書き込み時の低い
電圧がその入力端子10aに印加されるとオープンコレク
タ形バッファ18を介して出力端子10bに与えられる。一
方、識別コードを読み出す高い電圧が入力端子10aに印
加されるとシフトダイオード群15を介して、出力端子10
bに与えることになる。
電圧がその入力端子10aに印加されるとオープンコレク
タ形バッファ18を介して出力端子10bに与えられる。一
方、識別コードを読み出す高い電圧が入力端子10aに印
加されるとシフトダイオード群15を介して、出力端子10
bに与えることになる。
なお、逆流防止ダイオード19は高電圧が加わったときに
オープンコレクタ形バッファ18から電源Vccへ流れる電
流を阻止してバッファ18を高電圧から保護する。プルア
ップ抵抗20は、オープンコレクタ形バッファ18をプルア
ップする。また、コンデンサ21はオープンコレクタ形バ
ッファ18のパルス動作時にそのエネルギーを補充する。
オープンコレクタ形バッファ18から電源Vccへ流れる電
流を阻止してバッファ18を高電圧から保護する。プルア
ップ抵抗20は、オープンコレクタ形バッファ18をプルア
ップする。また、コンデンサ21はオープンコレクタ形バ
ッファ18のパルス動作時にそのエネルギーを補充する。
第４図はレベルシフト回路10の更に他の実施例を示す回
路図である。レベルシフト回路10の入力端子10aは入力
側のダイオード12のカソード及びレベルシフトダイオー
ド群15のアノードと接続されている。ダイオード12のア
ノードは、コレクタ接地のPNPトランジスタ33のベース
及びブリーダ抵抗22と負荷抵抗23との直列回路を介して
トランジスタ33のエミッタと接続されている。ブリーダ
抵抗22と負荷抵抗23との接続中間点はコンデンサ21を介
して接地されており、またカソードを接続している逆流
防止ダイオード19を介して電源Vccと接続されている。
前記レベルシフトダイオード群15のカソードは保護抵抗
16を介してトランジスタ33のエミッタと接続されてお
り、このエミッタはレベルシフト回路10の出力端子10b
と接続されている。
路図である。レベルシフト回路10の入力端子10aは入力
側のダイオード12のカソード及びレベルシフトダイオー
ド群15のアノードと接続されている。ダイオード12のア
ノードは、コレクタ接地のPNPトランジスタ33のベース
及びブリーダ抵抗22と負荷抵抗23との直列回路を介して
トランジスタ33のエミッタと接続されている。ブリーダ
抵抗22と負荷抵抗23との接続中間点はコンデンサ21を介
して接地されており、またカソードを接続している逆流
防止ダイオード19を介して電源Vccと接続されている。
前記レベルシフトダイオード群15のカソードは保護抵抗
16を介してトランジスタ33のエミッタと接続されてお
り、このエミッタはレベルシフト回路10の出力端子10b
と接続されている。
このレベルシフト回路は、データの書き込み時に入力端
子10aが「Ｈ」レベルのときはダイオード12は非導通と
なって、トランジスタ33は不動作となるため逆流防止ダ
イオード19及び負荷抵抗23を介して電源Vccが出力端子1
0bに与えられ、「Ｈ」レベルとなる。一方、入力端子10
aに識別コードを読み出すときの高い電圧が与えられる
と、レベルシフトダイオード群15及び保護抵抗16を介し
て出力端子10bに高電圧を出力する。入力端子10aが
「Ｌ」レベルのときはダイオード12及びブリーダ抵抗22
を通って電源Vccから電流が流れて入力端子10aは「Ｌ」
レベルになる。それによりトランジスタ33のエミッタ，
ベース間が導通してエミッタ電位は「Ｌ」レベルにな
り、出力端子10bは「Ｌ」レベルになる。なお、逆流防
止ダイオード19は高電圧が印加されたときに電流が電源
Vccへ逆流するのを防止してトランジスタ33を保護す
る。
子10aが「Ｈ」レベルのときはダイオード12は非導通と
なって、トランジスタ33は不動作となるため逆流防止ダ
イオード19及び負荷抵抗23を介して電源Vccが出力端子1
0bに与えられ、「Ｈ」レベルとなる。一方、入力端子10
aに識別コードを読み出すときの高い電圧が与えられる
と、レベルシフトダイオード群15及び保護抵抗16を介し
て出力端子10bに高電圧を出力する。入力端子10aが
「Ｌ」レベルのときはダイオード12及びブリーダ抵抗22
を通って電源Vccから電流が流れて入力端子10aは「Ｌ」
レベルになる。それによりトランジスタ33のエミッタ，
ベース間が導通してエミッタ電位は「Ｌ」レベルにな
り、出力端子10bは「Ｌ」レベルになる。なお、逆流防
止ダイオード19は高電圧が印加されたときに電流が電源
Vccへ逆流するのを防止してトランジスタ33を保護す
る。
そして、これらの第３図及び第４図に示したレベルシフ
ト回路10も第２図に示したレベルシフト回路10と同様の
機能をする。
ト回路10も第２図に示したレベルシフト回路10と同様の
機能をする。
なお、第１図において半導体メモリ1a…1nにEPROMを用
いたが、OTPROM又はEEPROMを用いて、そのチップイレー
スをする場合は、アウトプットイネーブル信号EN0を与
える回路に前記レベルシフト回路10を適用すれば識別コ
ードの読み出し動作と同様にしてチップイレースをする
ことができる。
いたが、OTPROM又はEEPROMを用いて、そのチップイレー
スをする場合は、アウトプットイネーブル信号EN0を与
える回路に前記レベルシフト回路10を適用すれば識別コ
ードの読み出し動作と同様にしてチップイレースをする
ことができる。
そして、本発明によればEPROM、OTPROMの識別コードの
読み出しが可能になり、ROMライタ装置RR又は端末機か
らのインタフェースは単体のEPROM、OTPROMと同じ取り
扱いが可能になり、メモリカードの利用分野を拡大でき
る。
読み出しが可能になり、ROMライタ装置RR又は端末機か
らのインタフェースは単体のEPROM、OTPROMと同じ取り
扱いが可能になり、メモリカードの利用分野を拡大でき
る。
第５図は異種の半導体メモリを混在させているメモリカ
ードの回路図である。このメモリカードMCは電源電圧検
出回路27と、レベルシフト回路10と、バッファ２とデコ
ーダ3,28と、EPROMからなる一半導体メモリ26と、レベ
ル変換回路37と、スタチックRAMからなる他半導体メモ
リ25と、逆充電防止ダイオード31と、電流制限抵抗30
と、電池29とを内蔵している。
ードの回路図である。このメモリカードMCは電源電圧検
出回路27と、レベルシフト回路10と、バッファ２とデコ
ーダ3,28と、EPROMからなる一半導体メモリ26と、レベ
ル変換回路37と、スタチックRAMからなる他半導体メモ
リ25と、逆充電防止ダイオード31と、電流制限抵抗30
と、電池29とを内蔵している。
そして、図示していないROMライタ装置にメモリカードM
Cを装着した場合にROMライタ装置の電源４の電圧が前記
電源電圧検出回路27の入力端子27a及び一半導体メモリ2
6の電源端子V26に与えられるようになっている。この電
源電圧検出回路27の保護信号出力端子27cは他半導体メ
モリ25のチップ選択信号端子Ｓと接続されている。電源
電圧検出回路27の出力端子27bは他半導体メモリ25の電
源端子V25と接続され、またアノードを電流制限抵抗30
と接続している逆充電防止ダイオード31と、電流制限抵
抗30と負極を接地している電池29との直列回路を介して
接地されている。
Cを装着した場合にROMライタ装置の電源４の電圧が前記
電源電圧検出回路27の入力端子27a及び一半導体メモリ2
6の電源端子V26に与えられるようになっている。この電
源電圧検出回路27の保護信号出力端子27cは他半導体メ
モリ25のチップ選択信号端子Ｓと接続されている。電源
電圧検出回路27の出力端子27bは他半導体メモリ25の電
源端子V25と接続され、またアノードを電流制限抵抗30
と接続している逆充電防止ダイオード31と、電流制限抵
抗30と負極を接地している電池29との直列回路を介して
接地されている。
またROMライタ装置のアドレスバス５、データバス６が
バッファ２の入力端子a1,a2と接続されるようになって
おり、バッファ２の出力端子b1,b2は例えばEPROMからな
る一半導体メモリ26の入力端子c1,c2及び例えばスタチ
ックRAMからなる他半導体メモリ25の入力端子e1,e2と接
続されている。
バッファ２の入力端子a1,a2と接続されるようになって
おり、バッファ２の出力端子b1,b2は例えばEPROMからな
る一半導体メモリ26の入力端子c1,c2及び例えばスタチ
ックRAMからなる他半導体メモリ25の入力端子e1,e2と接
続されている。
また識別コードを読み出す電圧を与えるアドレスバス５
の特定の信号線5aはレベルシフト回路10の入力端子10a
と接続されるようになっており、その出力端子10bは一
半導体メモリ26の入力端子c5及びレベル変換回路37の入
力端子37aと接続されている。
の特定の信号線5aはレベルシフト回路10の入力端子10a
と接続されるようになっており、その出力端子10bは一
半導体メモリ26の入力端子c5及びレベル変換回路37の入
力端子37aと接続されている。
レベル変換回路37の出力端子37bは他半導体メモリ25の
入力端子e5と接続されている。アドレス信号AD及びチッ
プイネーブル信号ENTはデコーダ３の入力端子d1,d2へ各
別に、またデコーダ28の入力端子d3,d4へ各別に与えら
れるようになっており、デコーダ３が出力するチップ選
択信号TS3は一半導体メモリ26の反転チップ選択信号端
子へ与えられ、デコーダ28が出力するチップ選択信号
TS28は他半導体メモリ25の反転チップ選択信号端子へ
与えられている。更にROMライタ装置のアウトプットイ
ネーブル信号EN0はバッファ２の入力端子a3へ与えられ
るようになっており、その出力端子b3は一半導体メモリ
26の入力端子c3と接続されている。ライトイネーブル信
号ENRは一半導体メモリ26の入力端子a4へ与えられるよ
うになっており、バッファ２の出力端子b4は他半導体メ
モリ25の入力端子e4と接続されている。
入力端子e5と接続されている。アドレス信号AD及びチッ
プイネーブル信号ENTはデコーダ３の入力端子d1,d2へ各
別に、またデコーダ28の入力端子d3,d4へ各別に与えら
れるようになっており、デコーダ３が出力するチップ選
択信号TS3は一半導体メモリ26の反転チップ選択信号端
子へ与えられ、デコーダ28が出力するチップ選択信号
TS28は他半導体メモリ25の反転チップ選択信号端子へ
与えられている。更にROMライタ装置のアウトプットイ
ネーブル信号EN0はバッファ２の入力端子a3へ与えられ
るようになっており、その出力端子b3は一半導体メモリ
26の入力端子c3と接続されている。ライトイネーブル信
号ENRは一半導体メモリ26の入力端子a4へ与えられるよ
うになっており、バッファ２の出力端子b4は他半導体メ
モリ25の入力端子e4と接続されている。
なお、一半導体メモリ26にEEPROMを用いた場合には、そ
の入力端子c4にバッファ２からのライトイネーブル信号
ENRを与える。
の入力端子c4にバッファ２からのライトイネーブル信号
ENRを与える。
第６図はレベル変換回路37の回路図である。入力端子37
aは後述するツェナーダイオード39の規準電圧レベルを
与えるべく流す電流値を決定する電流制限抵抗40を介し
て出力端子37bと接続されており、出力端子37bはアノー
ドを接地しているツェナーダイオード41を介して接地さ
れている。前記電流制限抵抗40はツェナーダイオード41
の規準電圧レベルを与えるべく流す電流値を決定すると
ともに、データ書き込み時における「Ｈ」レベルを他半
導体メモリ25に十分なマージンで供給できるように抵抗
値を選定している。
aは後述するツェナーダイオード39の規準電圧レベルを
与えるべく流す電流値を決定する電流制限抵抗40を介し
て出力端子37bと接続されており、出力端子37bはアノー
ドを接地しているツェナーダイオード41を介して接地さ
れている。前記電流制限抵抗40はツェナーダイオード41
の規準電圧レベルを与えるべく流す電流値を決定すると
ともに、データ書き込み時における「Ｈ」レベルを他半
導体メモリ25に十分なマージンで供給できるように抵抗
値を選定している。
次にこの異種の半導体メモリが混在しているメモリカー
ドMCの動作を第５図及び第６図により説明する。このメ
モリカードMCのレベルシフト回路10は例えば前述した第
２図に示した回路を用いる。このメモリカードMCはデー
タの書き込み時は第８図に示した従来のメモリカードと
同様に動作する。ところで、半導体メモリの識別コード
を読み出すときはアドレスバス５の特定の信号線5aに高
い電圧が与えられて前述したレベルシフト回路10の動作
により高電圧にシフトされて一半導体メモリ26の入力端
子c5に印加されてROMライタ装置又は端末機で識別コー
ドを読み出す。このとき他半導体メモリ25はアドレス信
号ADが共通であるため、そのまま高電圧が印加されると
他半導体メモリ25が破壊するが、レベルシフト回路10か
らレベル変換回路37の入力端子37aに高電圧が印加され
るとツェナーダイオード41のツェナー電圧により電圧が
カットされて他半導体メモリ25の入力端子e5には高電圧
が与えられず他半導体メモリ25が保護される。このよう
にメモリカードMCにレベルシフト回路10及びレベル変換
回路37を設けたことにより、EPROM又はEEPROMからなる
一半導体メモリ26と、スタチックRAMからなる他半導体
メモリ25と混在させたメモリカード内の一半導体メモリ
の識別コードをROMライタ装置又は端末機により読み出
すことができ、バッファ２及び他半導体メモリ25を破壊
することがない。
ドMCの動作を第５図及び第６図により説明する。このメ
モリカードMCのレベルシフト回路10は例えば前述した第
２図に示した回路を用いる。このメモリカードMCはデー
タの書き込み時は第８図に示した従来のメモリカードと
同様に動作する。ところで、半導体メモリの識別コード
を読み出すときはアドレスバス５の特定の信号線5aに高
い電圧が与えられて前述したレベルシフト回路10の動作
により高電圧にシフトされて一半導体メモリ26の入力端
子c5に印加されてROMライタ装置又は端末機で識別コー
ドを読み出す。このとき他半導体メモリ25はアドレス信
号ADが共通であるため、そのまま高電圧が印加されると
他半導体メモリ25が破壊するが、レベルシフト回路10か
らレベル変換回路37の入力端子37aに高電圧が印加され
るとツェナーダイオード41のツェナー電圧により電圧が
カットされて他半導体メモリ25の入力端子e5には高電圧
が与えられず他半導体メモリ25が保護される。このよう
にメモリカードMCにレベルシフト回路10及びレベル変換
回路37を設けたことにより、EPROM又はEEPROMからなる
一半導体メモリ26と、スタチックRAMからなる他半導体
メモリ25と混在させたメモリカード内の一半導体メモリ
の識別コードをROMライタ装置又は端末機により読み出
すことができ、バッファ２及び他半導体メモリ25を破壊
することがない。
また、EEPROMを用いた場合はそのチップイレースが可能
になる。このようにして、異種の半導体メモリを混在さ
せたメモリカードにおいてもバッファを破壊せず、それ
に内蔵されている半導体メモリの識別コードをROMライ
タ装置又は端末機により読み出すことができる。
になる。このようにして、異種の半導体メモリを混在さ
せたメモリカードにおいてもバッファを破壊せず、それ
に内蔵されている半導体メモリの識別コードをROMライ
タ装置又は端末機により読み出すことができる。
なお、本実施例では一半導体メモリ26にEPROMを用いた
がEEPROM又はOTPROMを用いてもよい。EEPROM又はOTPROM
のチップイレースをする場合にはライトイネーブル信号
ENRを高い電圧にする。また本実施例ではアドレスバス
５の特定の信号線5aにレベルシフト回路10を設けたが、
これに限定するものではなく、識別コードを読み出す電
圧を与える信号線にレベルシフト回路を設ければよいの
は勿論である。
がEEPROM又はOTPROMを用いてもよい。EEPROM又はOTPROM
のチップイレースをする場合にはライトイネーブル信号
ENRを高い電圧にする。また本実施例ではアドレスバス
５の特定の信号線5aにレベルシフト回路10を設けたが、
これに限定するものではなく、識別コードを読み出す電
圧を与える信号線にレベルシフト回路を設ければよいの
は勿論である。
また他半導体メモリはスタチックRAMに限るものではな
い。更にレベルシフト回路10を複数設けて一半導体メモ
リ26をEPROM、OTPROM、EEPROMの構成としても同様の効
果が得られる。
い。更にレベルシフト回路10を複数設けて一半導体メモ
リ26をEPROM、OTPROM、EEPROMの構成としても同様の効
果が得られる。
以上詳述したように本発明によれば、メモリカード内の
半導体メモリの前段にバッファが用いられていても、RO
Mライタ装置又は端末機から、識別コードを読み出す電
圧を与える特定の信号線に高い電圧を印加しないように
して、バッファを破壊することなく内蔵されている半導
体メモリの識別コードを読み出すことができる優れた効
果を奏する。
半導体メモリの前段にバッファが用いられていても、RO
Mライタ装置又は端末機から、識別コードを読み出す電
圧を与える特定の信号線に高い電圧を印加しないように
して、バッファを破壊することなく内蔵されている半導
体メモリの識別コードを読み出すことができる優れた効
果を奏する。
第１図は本発明に係るメモリカードの回路図、第２図、
第３図及び第４図はレベルシフト回路の回路図、第５図
は異種の半導体メモリを混在させた本発明の他の実施例
を示すメモリカードの回路図、第６図はレベル変換回路
の回路図、第７図は従来のメモリカードの回路図、第８
図は異種の半導体メモリを混在させた従来のメモリカー
ドの回路図である。 1a・・・1n……半導体メモリ、２……バッファ、３……
デコーダ、４……電源、５……アドレスバス、６……デ
ータバス、10……レベルシフト回路、11……バッファ、
12……ダイオード、13……プルアップ抵抗、14……ダイ
オード、15……レベルシフトダイオード群、17……プル
ダウン抵抗、37……レベル変換回路 なお、図中、同一符号は同一、又は相当部分を示す。 お
第３図及び第４図はレベルシフト回路の回路図、第５図
は異種の半導体メモリを混在させた本発明の他の実施例
を示すメモリカードの回路図、第６図はレベル変換回路
の回路図、第７図は従来のメモリカードの回路図、第８
図は異種の半導体メモリを混在させた従来のメモリカー
ドの回路図である。 1a・・・1n……半導体メモリ、２……バッファ、３……
デコーダ、４……電源、５……アドレスバス、６……デ
ータバス、10……レベルシフト回路、11……バッファ、
12……ダイオード、13……プルアップ抵抗、14……ダイ
オード、15……レベルシフトダイオード群、17……プル
ダウン抵抗、37……レベル変換回路 なお、図中、同一符号は同一、又は相当部分を示す。 お
Claims (1)
- 【請求項１】バッファを介して、内蔵している半導体メ
モリに、外部からデータを書き込むことを可能にしてあ
るメモリカードにおいて、 前記バッファに接続されており前記半導体メモリの識別
コードを読み出すべき電圧を与える特定の信号線と、前
記半導体メモリとの間に前記信号線の電圧レベルをシフ
トするレベルシフト回路を介装してあることを特徴とす
るメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27956388A JPH0775115B2 (ja) | 1988-11-04 | 1988-11-04 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27956388A JPH0775115B2 (ja) | 1988-11-04 | 1988-11-04 | メモリカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126490A JPH02126490A (ja) | 1990-05-15 |
| JPH0775115B2 true JPH0775115B2 (ja) | 1995-08-09 |
Family
ID=17612718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27956388A Expired - Lifetime JPH0775115B2 (ja) | 1988-11-04 | 1988-11-04 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775115B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60184133A (ja) * | 1984-03-02 | 1985-09-19 | 東陶機器株式会社 | 水洗用水タンクの排水弁装置 |
| JPS60184133U (ja) * | 1984-05-11 | 1985-12-06 | 株式会社日立製作所 | バツテリバツクアツプメモリ回路 |
| JPS6393059A (ja) * | 1986-10-08 | 1988-04-23 | Toshiba Corp | メモリカ−ド |
-
1988
- 1988-11-04 JP JP27956388A patent/JPH0775115B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02126490A (ja) | 1990-05-15 |
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