JPH0775261B2 - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
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- JPH0775261B2 JPH0775261B2 JP33170388A JP33170388A JPH0775261B2 JP H0775261 B2 JPH0775261 B2 JP H0775261B2 JP 33170388 A JP33170388 A JP 33170388A JP 33170388 A JP33170388 A JP 33170388A JP H0775261 B2 JPH0775261 B2 JP H0775261B2
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は入力端子に加えられる静電気等の外部サージか
ら主要な機能部である内部回路を保護するのに好適な半
導体入力保護装置に関する。
ら主要な機能部である内部回路を保護するのに好適な半
導体入力保護装置に関する。
［従来の技術］ 第３図には、従来の半導体入力保護装置の等価回路図が
示されており、第４図にはその等価回路の一例における
平面図が示されている。
示されており、第４図にはその等価回路の一例における
平面図が示されている。
両図において、半導体入力保護回路は、多結晶シリコン
または不純物拡散層からなる抵抗体１と、MOSトランジ
スタTR1とから構成されている。
または不純物拡散層からなる抵抗体１と、MOSトランジ
スタTR1とから構成されている。
入力ボンディングパッド5aには、スルーホール６を通過
させた入力ワイヤがボンディングされており、抵抗体１
の一方端部にはコンタクト3aを介してその入力ボンディ
ングパッド5aが接続されている。
させた入力ワイヤがボンディングされており、抵抗体１
の一方端部にはコンタクト3aを介してその入力ボンディ
ングパッド5aが接続されている。
また、抵抗体１の他方端部にはコンタクト3bを介してMO
SトランジスタTR1のドレイン８及び内部回路の入力トラ
ンジスタTRのゲートが接続されている。
SトランジスタTR1のドレイン８及び内部回路の入力トラ
ンジスタTRのゲートが接続されている。
さらに、MOSトランジスタTR1の多結晶シリコンゲート２
は、コンタクト４を介して接地電位の金属配線層5cと接
続されているとともに、MOSトランジスタTR1のソース７
は金属配線層5cに接続されている。
は、コンタクト４を介して接地電位の金属配線層5cと接
続されているとともに、MOSトランジスタTR1のソース７
は金属配線層5cに接続されている。
そして、節点Ａ（金属配線層5b）に存在する寄生容量Cs
tと不純物拡散層抵抗体１の抵抗値Ｒで決まる時定数τ
＝Cst・Ｒにより、入力端子から印加される外部サージ
のピーク電圧を下げると共に、MOSトランジスタTR1のパ
ンチスルーを利用してサージの電荷を逃がして、節点Ａ
における電圧を低下させることにより、入力トランジス
タTR（装置本体）のゲート−基板間にかかる電界強度を
小さくしてゲート酸化膜の破壊などを防止するように構
成されている。
tと不純物拡散層抵抗体１の抵抗値Ｒで決まる時定数τ
＝Cst・Ｒにより、入力端子から印加される外部サージ
のピーク電圧を下げると共に、MOSトランジスタTR1のパ
ンチスルーを利用してサージの電荷を逃がして、節点Ａ
における電圧を低下させることにより、入力トランジス
タTR（装置本体）のゲート−基板間にかかる電界強度を
小さくしてゲート酸化膜の破壊などを防止するように構
成されている。
尚、抵抗体１を、例えば、Ｎ型不純物拡散層でＰ型基板
上に形成した場合、抵抗体１のN+型不純物拡散層領域と
Ｐ型基板とにより必然的に形成されるN+Pダイオード
は、入力端子からの外部サージ電圧によってブレイクダ
ウンし、そのブレイクダウン電流がN+Pダイオードの逆
方向特性により、基板へ流れる。その結果、抵抗体１に
かかる入力サージが緩和される。
上に形成した場合、抵抗体１のN+型不純物拡散層領域と
Ｐ型基板とにより必然的に形成されるN+Pダイオード
は、入力端子からの外部サージ電圧によってブレイクダ
ウンし、そのブレイクダウン電流がN+Pダイオードの逆
方向特性により、基板へ流れる。その結果、抵抗体１に
かかる入力サージが緩和される。
［発明が解決しようとする問題点］ 上述した従来の半導体入力保護装置の一素子であるMOS
トランジスタ（第３図中符号でTR1で、第５図と第６図
中符号２で示されている）においては、活性化領域と公
知のLOCOS形成法によるフィールド酸化膜10との境界P1,
P2部分で、第６図に示すようにドレイン不純物拡散層８
とフィールド酸化膜10とが接しているので、第４図の入
力端子（ボンディングパッド）5aに静電気等の異常電圧
が印加されると、ソース不純物拡散層７とドレイン不純
物拡散層８との間に高電界が発生し、ソース不純物拡散
層７からドレイン不純物拡散層８へ電子が流れ込む。
トランジスタ（第３図中符号でTR1で、第５図と第６図
中符号２で示されている）においては、活性化領域と公
知のLOCOS形成法によるフィールド酸化膜10との境界P1,
P2部分で、第６図に示すようにドレイン不純物拡散層８
とフィールド酸化膜10とが接しているので、第４図の入
力端子（ボンディングパッド）5aに静電気等の異常電圧
が印加されると、ソース不純物拡散層７とドレイン不純
物拡散層８との間に高電界が発生し、ソース不純物拡散
層７からドレイン不純物拡散層８へ電子が流れ込む。
そのとき、ほとんどの電子はドレイン不純物拡散層８へ
流れるが、第６図に示すように、一部の電子は十分に高
いエネルギーを持った電子（ホットエレクトロン）とな
り、MOSトランジスタTR1のドレイン不純物拡散層８に接
するフィールド酸化膜10の障壁を越えて入り込む。
流れるが、第６図に示すように、一部の電子は十分に高
いエネルギーを持った電子（ホットエレクトロン）とな
り、MOSトランジスタTR1のドレイン不純物拡散層８に接
するフィールド酸化膜10の障壁を越えて入り込む。
そして、注入されたそれらホットエレクトロンは、フィ
ールド酸化膜10中のトラップ準位に捕獲され、その結果
フィールド酸化膜10中へトラップされた負電荷によって
誘導される正電荷がドレイン不純物拡散層８近傍の半導
体基板13中に発生する。
ールド酸化膜10中のトラップ準位に捕獲され、その結果
フィールド酸化膜10中へトラップされた負電荷によって
誘導される正電荷がドレイン不純物拡散層８近傍の半導
体基板13中に発生する。
そのため、第６図に示すように、ドレイン不純物拡散層
８とフィールド酸化膜10とが接する領域P1,P2で形成さ
れる空乏層14が極めて小さくなるので、ドレイン不純物
拡散層８−半導体基板13間の耐圧が下がってしまう。
８とフィールド酸化膜10とが接する領域P1,P2で形成さ
れる空乏層14が極めて小さくなるので、ドレイン不純物
拡散層８−半導体基板13間の耐圧が下がってしまう。
従って、この状態で通常動作時に入力端子（ボンディン
グパッド5a）に正電圧が印加されると、前述のようにド
レイン不純物拡散層８−半導体基板13間耐圧が低下して
いるため、半導体基板13へ洩れ電流がながれ半導体デバ
イスとして信頼性低下の原因となる。
グパッド5a）に正電圧が印加されると、前述のようにド
レイン不純物拡散層８−半導体基板13間耐圧が低下して
いるため、半導体基板13へ洩れ電流がながれ半導体デバ
イスとして信頼性低下の原因となる。
本発明の目的は、半導体デバイスの信頼性を高レベルに
維持可能とされた半導体入力保護装置を提供することに
ある。
維持可能とされた半導体入力保護装置を提供することに
ある。
［発明の従来技術に対する相違点］ 上述した従来の半導体入力保護装置に対し、本発明は、
入力端子に接続されたドレイン不純物拡散層、接地電位
に接続されたソース不純物拡散層及びゲート電極により
構成され、入力保護のための一素子とされるMOSトラン
ジスタにおいて、 フィールド酸化膜と活性化領域との境界領域と、前記ゲ
ート電極とが交差する部分、すなわち、ドレイン及びソ
ース不純物拡散層として活性化領域内に形成される接点
を中心とする半径１μｍ以内の球体状領域には、前記ド
レイン及びソース不純物拡散層となる不純物拡散層を形
成しないという相違点を有する。
入力端子に接続されたドレイン不純物拡散層、接地電位
に接続されたソース不純物拡散層及びゲート電極により
構成され、入力保護のための一素子とされるMOSトラン
ジスタにおいて、 フィールド酸化膜と活性化領域との境界領域と、前記ゲ
ート電極とが交差する部分、すなわち、ドレイン及びソ
ース不純物拡散層として活性化領域内に形成される接点
を中心とする半径１μｍ以内の球体状領域には、前記ド
レイン及びソース不純物拡散層となる不純物拡散層を形
成しないという相違点を有する。
［問題点を解決するための手段］ 半導体装置の主要な機能部であって、被保護対象となる
装置本体の入力端子に接続可能とされ、一導電型の半導
体からなる基板の活性化領域に形成されたドレイン不純
物拡散層と、 接地電位に接続され、前記ドレイン不純物拡散層から離
隔した前記基板の活性化領域に形成されたソース不純物
拡散層と、 前記基板の活性化領域を包囲して前記基板に形成された
フィールドｆ酸化膜と、 少なくとも前記ドレイン不純物拡散層と前記ソース不純
物拡散層との間の活性化領域を被うゲート絶縁膜と、 前記ゲート絶縁膜上に形成され接地電位に接続されたゲ
ート電極と、 を備え、 前記ゲート電極の両側に隣接するドレイン不純物拡散層
部分とソース不純物拡散層部分とが前記フィールド酸化
膜から所定間隔離隔して形成されたことを特徴とする半
導体入力保護装置。
装置本体の入力端子に接続可能とされ、一導電型の半導
体からなる基板の活性化領域に形成されたドレイン不純
物拡散層と、 接地電位に接続され、前記ドレイン不純物拡散層から離
隔した前記基板の活性化領域に形成されたソース不純物
拡散層と、 前記基板の活性化領域を包囲して前記基板に形成された
フィールドｆ酸化膜と、 少なくとも前記ドレイン不純物拡散層と前記ソース不純
物拡散層との間の活性化領域を被うゲート絶縁膜と、 前記ゲート絶縁膜上に形成され接地電位に接続されたゲ
ート電極と、 を備え、 前記ゲート電極の両側に隣接するドレイン不純物拡散層
部分とソース不純物拡散層部分とが前記フィールド酸化
膜から所定間隔離隔して形成されたことを特徴とする半
導体入力保護装置。
［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の平面図であり、第２図は第
１図におけるII−II線断面図である。
１図におけるII−II線断面図である。
なお、第１図と第２図において、従来例を示す第３図か
ら第６図と同一部分には同一符号を付し、その説明は省
略する。
ら第６図と同一部分には同一符号を付し、その説明は省
略する。
本発明は不純物（例えばＮ型不純物;As）注入領域16を
第１図に示す形状にすることによって、入力保護回路の
一素子であるMOSトランジスタTR1のゲート電極の多結晶
シリコン層２と、フィールド酸化膜10及び活性化領域15
との境界P1,P2の領域（少なくとも半径１μｍの領域）
に不純物拡散層が形成されていない。
第１図に示す形状にすることによって、入力保護回路の
一素子であるMOSトランジスタTR1のゲート電極の多結晶
シリコン層２と、フィールド酸化膜10及び活性化領域15
との境界P1,P2の領域（少なくとも半径１μｍの領域）
に不純物拡散層が形成されていない。
すなわち、その領域においては、不純物拡散層（ドレイ
ンまたはソースとなる）が、フィールド酸化膜10に対し
て、所望の間隙をおいて形成されている。
ンまたはソースとなる）が、フィールド酸化膜10に対し
て、所望の間隙をおいて形成されている。
なお、その製造方法としては、CMOS（相補型MOS）トラ
ンジスタが主流になりつつある今日の半導体装置におい
ては、公知の製造プロセスにより実現可能であり、具体
的には、Ｎチャネル側を形成するときに、第１図に示す
形状に形成すればよい。
ンジスタが主流になりつつある今日の半導体装置におい
ては、公知の製造プロセスにより実現可能であり、具体
的には、Ｎチャネル側を形成するときに、第１図に示す
形状に形成すればよい。
そして、本発明に係る半導体入力保護装置を備えた入力
ボンディングパッド5aに異常電圧が印加されると、MOS
トランジスタTR1のドレイン不純物拡散層８に異常電圧
が伝達され、ドレイン不純物拡散層８−ソース不純物拡
散層７との間に高電界がかかり、ソース不純物拡散層７
に接続されている接地電位の金属（アルミ）配線層5cか
らエレクトロンがソース不純物拡散層７−ドレイン不純
物拡散層８へと流れ込む。
ボンディングパッド5aに異常電圧が印加されると、MOS
トランジスタTR1のドレイン不純物拡散層８に異常電圧
が伝達され、ドレイン不純物拡散層８−ソース不純物拡
散層７との間に高電界がかかり、ソース不純物拡散層７
に接続されている接地電位の金属（アルミ）配線層5cか
らエレクトロンがソース不純物拡散層７−ドレイン不純
物拡散層８へと流れ込む。
このとき、第１図及び第２図に示すようにLOCOS形成の
フィールド酸化膜10と活性化領域15との境界領域とMOS
トランジスタTR1のゲート電極である多結晶シリコン層
２とが交差する境界領域P1,P2において不純物拡散層が
形成されていないため、この境界領域P1,P2は非常に高
抵抗となり、前述のように、ソース不純物拡散層７から
ドレイン不純物拡散層８へ流れ込むエレクトロンは、こ
の境界領域P1,P2を通過できない。
フィールド酸化膜10と活性化領域15との境界領域とMOS
トランジスタTR1のゲート電極である多結晶シリコン層
２とが交差する境界領域P1,P2において不純物拡散層が
形成されていないため、この境界領域P1,P2は非常に高
抵抗となり、前述のように、ソース不純物拡散層７から
ドレイン不純物拡散層８へ流れ込むエレクトロンは、こ
の境界領域P1,P2を通過できない。
従って、入力ボンディングパッド5aに異常電圧が印加さ
れ、MOSトランジスタTR1のドレイン８−ソース７間にか
かる高電界により発生するホットエレクトロンはフィー
ルド酸化膜10−活性化領域15との境界領域P1,P2を流れ
ることができないため、ホットエレクトロンのフィール
ド酸化膜10への注入が起こらず、ドレイン不純物拡散層
８から半導体基板13への洩れ電流は発生しない。
れ、MOSトランジスタTR1のドレイン８−ソース７間にか
かる高電界により発生するホットエレクトロンはフィー
ルド酸化膜10−活性化領域15との境界領域P1,P2を流れ
ることができないため、ホットエレクトロンのフィール
ド酸化膜10への注入が起こらず、ドレイン不純物拡散層
８から半導体基板13への洩れ電流は発生しない。
そのため、半導体デバイスとしての主要な機能部（装置
本体）が確実に保護されるので、信頼性が高レベルに維
持される。
本体）が確実に保護されるので、信頼性が高レベルに維
持される。
［発明の効果］ 以上説明したように本発明は、入力端子に接続されたド
レイン不純物拡散層と、接地電位に接続されたソース不
純物拡散層及びゲート電極等で構成された一入力保護素
子を、フィールド酸化膜と活性化領域との境界領域とゲ
ート電極とが交差する領域近傍であって、ドレイン−ソ
ース領域となる活性化領域内の一部には不純物拡散層を
形成しないという構成としたので、入力端子に印加され
た異常電圧によってドレイン−ソース間に発生するホッ
トエレクトロンはフィールド酸化膜へ注入されず、その
結果、ドレイン不純物拡散層から半導体基板への洩れ電
流が発生しないため、異常電圧の耐圧を向上させること
ができる。
レイン不純物拡散層と、接地電位に接続されたソース不
純物拡散層及びゲート電極等で構成された一入力保護素
子を、フィールド酸化膜と活性化領域との境界領域とゲ
ート電極とが交差する領域近傍であって、ドレイン−ソ
ース領域となる活性化領域内の一部には不純物拡散層を
形成しないという構成としたので、入力端子に印加され
た異常電圧によってドレイン−ソース間に発生するホッ
トエレクトロンはフィールド酸化膜へ注入されず、その
結果、ドレイン不純物拡散層から半導体基板への洩れ電
流が発生しないため、異常電圧の耐圧を向上させること
ができる。
従って、装置本体の信頼性を高レベルに維持することが
可能となる。
可能となる。
第１図は本発明の半導体入力保護回路素子の一実施例を
示す平面図、第２図は第１図におけるII−II線断面図、
第３図は従来の半導体入力保護回路の等価回路図、第４
図は第３図に示された等価回路の一例における平面図、
第５図は第３図に示されたMOSトランジスタの拡大図、
第６図は第５図におけるVI−VI線断面図である。 １……抵抗体、 ２……多結晶シリコン層ゲート、 3a,3b,3c……金属配線（アルミ）層と不純物拡散層との
コンタクト、 ４……金属配線（アルミ）層と多結晶シリコン層とのコ
ンタクト、 5a,5b,5c……金属配線（アルミ）層、 ６……スルーホール、 ７……ソース不純物拡散層、 ８……ドレイン不純物拡散層、 ９……層間絶縁膜、 10……フィールド酸化膜、 11……ゲート酸化膜、 12……チャネルストッパー用不純物拡散層、 13……半導体基板、 14……空乏層、 15……活性化領域、 16……不純物注入領域。
示す平面図、第２図は第１図におけるII−II線断面図、
第３図は従来の半導体入力保護回路の等価回路図、第４
図は第３図に示された等価回路の一例における平面図、
第５図は第３図に示されたMOSトランジスタの拡大図、
第６図は第５図におけるVI−VI線断面図である。 １……抵抗体、 ２……多結晶シリコン層ゲート、 3a,3b,3c……金属配線（アルミ）層と不純物拡散層との
コンタクト、 ４……金属配線（アルミ）層と多結晶シリコン層とのコ
ンタクト、 5a,5b,5c……金属配線（アルミ）層、 ６……スルーホール、 ７……ソース不純物拡散層、 ８……ドレイン不純物拡散層、 ９……層間絶縁膜、 10……フィールド酸化膜、 11……ゲート酸化膜、 12……チャネルストッパー用不純物拡散層、 13……半導体基板、 14……空乏層、 15……活性化領域、 16……不純物注入領域。
Claims (1)
- 【請求項１】半導体装置の主要な機能部であって、被保
護対象となる装置本体の入力端子に接続可能とされ、一
導電型の半導体からなる基板の活性化領域に形成された
ドレイン不純物拡散層と、 接地電位に接続され、前記ドレイン不純物拡散層から離
隔した前記基板の活性化領域に形成されたソース不純物
拡散層と、 前記基板の活性化領域を包囲して前記基板に形成された
フィールド酸化膜と、 少なくとも前記ドレイン不純物拡散層と前記ソース不純
物拡散層との間の活性化領域を被うゲート絶縁膜と、 前記ゲート絶縁膜上に形成され接地電位に接続可能とさ
れたゲート電極と、 を備えた半導体入力保護装置において、 前記ゲート電極下方の活性化領域の両側に隣接するドレ
イン不純物拡散層部分とソース不純物拡散層部分は前記
フィールド酸化膜から所定距離離隔していることを特徴
とする半導体入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33170388A JPH0775261B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33170388A JPH0775261B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177366A JPH02177366A (ja) | 1990-07-10 |
| JPH0775261B2 true JPH0775261B2 (ja) | 1995-08-09 |
Family
ID=18246642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33170388A Expired - Lifetime JPH0775261B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775261B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100211539B1 (ko) * | 1995-12-29 | 1999-08-02 | 김영환 | 반도체소자의 정전기방전 보호장치 및 그 제조방법 |
| JP5498822B2 (ja) * | 2010-03-15 | 2014-05-21 | セイコーインスツル株式会社 | 半導体装置 |
-
1988
- 1988-12-27 JP JP33170388A patent/JPH0775261B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177366A (ja) | 1990-07-10 |
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