JPH0236071B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、集積回路装置の分野に係
り、特に、集積回路装置の入力回路素子を過剰な
電圧レベルから保護する構成に係る。ここに開示
する保護構成体は、いかなる集積回路装置にも有
用であるが、非常に大規模な集積回路チツプ
（VLSI）及び超大規模な集積回路チツプ（ULSI）
のための製造技術を用いて製造された装置であつ
て、特に、集積回路パツケージの処理中に端子ピ
ンに生じる静電気の放電によつて現われる高い入
力電圧に耐えられないような入力回路素子を有し
ているチツプに特に有用である。

従来の技術 過去20年来にわたり、集積回路装置の設計は、
より多くの機能をより速く実行できる小型の装置
を製造するという主たる目的に鑑み、より多くの
回路素子、例えば、トランジスタや、キヤパシタ
や、そして僅かではあるが、抵抗器を単一のチツ
プに組み入れようとする努力によつて、小規模、
中規模及び大規模集積から、現在の非常に大規模
な集積へと進歩して来た。その結果、回路素子、
特に、トランジスタは、これらが占めるチツプ表
面積の程度がより小さくなつただけでなく、非常
に薄くなつて来た。

特に、所望通りの高いスイツチング速度を有す
るトランジスタを設けるために、トランジスタの
設計では、２つのことが行なわれている。先ず第
１に、トランジスタは、一般に、MOSFET（金
属−酸化物−半導体の電界効果トランジスタ）で
あるか、又は、より一般的には、IGFET（絶縁ゲ
ートの電界効果トランジスタであつて、ゲート電
極が金属か又は他の適当な材料のもの）であるか
ら、チヤンネルの長さを減少することによつて電
荷キヤリアの移動時間を短縮するためにソース領
域とドレイン領域を互いに接近して配置してい
る。

又、第２に、トランジスタのゲート電極と、ソ
ース及びドレイン電極並びにこれらの間のチヤン
ネルとの間の絶縁層（例えば、二酸化シリコン、
又は「酸化物」層）の厚みを実質的に減少して、
トランジスタの入力キヤパシタンスを減少し、上
流回路からの信号により早く応答できるようにし
ている。然し乍ら、この「ゲート酸化物」層の厚
みを減少すると、異常な高電圧に破壊せずに耐え
る能力も対応的に減少する。このような高い電圧
は、入力素子のゲート酸化物、例えば、入力端子
から信号電圧を受け取る回路の第１トランジスタ
のゲート酸化物にとつて特に有害である。このよ
うなトランジスタは、処理中に集積回路パツケー
ジのピンに対して生じる静電気の放電により非常
に高い電圧を受け、この電圧は、5000Vというレ
ベルに達することがある。現在のVLSI装置では、
ゲート酸化物層の厚みが１ないし500Åにまで減
少されており、従つて、このようなトランジスタ
では、ゲート酸化物のブレークダウン電圧が対応
的に10ないし50V程度まで減少される。このよう
に薄いゲート酸化物を有する入力トランジスタに
5000Vの静電気放電電圧が印加されると、トラン
ジスタが破壊されることになる。

発明が解決しようとする問題点 非常に高い入力電圧から入力トランジスタを保
護するために多数の入力保護構成体が提案されて
いる。例えば、入力端子もしくはボンデイングパ
ツド（即ち、回路のパツケージピンに接続するワ
イヤをボンデイングするためにチツプ面に設けら
れた一般的に金属の端子）と、入力トランジスタ
との間に抵抗を直列に接続して、入力トランジス
タのゲート端子に印加される電圧を減衰する構成
がある。この構成でも、入力トランジスタのゲー
ト端子の電圧は減少されるが、抵抗の追加によつ
て、ボンデイングパツドとチツプ上の処理回路と
の間の経路のキヤパシタンスも増加し、チツプの
回路応答性が悪くなる。更に、抵抗によつてボン
デイングパツドからの電流の流れが妨げられるの
で、ボンデイングパツド自体と、基体からパツド
を絶縁している酸化物層も、ストレスを受ける。
ボンデイングパツドの下の酸化物層、即ち、フイ
ールド酸化物層は、ゲート酸化物層より相当に厚
い（典型的に、ゲート酸化物の厚みの10倍程度）
ので、静電気の放電による電流を充分な速さで消
散できない場合には、放電電圧によつてこのフイ
ールド酸化物も破壊され、パツドからの金属が基
体へと貫通して、チツプをだめにしてしまう。

入力保護構成の抵抗に加えて、電力バス、例え
ば、チツプ上のVSS及びVDD電力ラインと、ボ
ンデイングパツドを入力トランジスタに接続する
ラインとの間にダイオードがしばしば接続され
る。これらのダイオードは、過剰な入力電圧を適
当な電力ラインに放電し、チツプ上の入力回路素
子に印加される電圧レベルを制限するクランプ素
子として働く。然し乍ら、これらのダイオード
は、集積回路の入力にキヤパシタンスも追加し、
上記と同じ問題をもたらす。その上、これらのダ
イオードは、ドープされた領域を経て基体へと至
るスパイク作用も受け、これによつて機能不良を
招くことがある。

他の構成では、スレツシユホールド電圧即ちタ
ーン・オン電圧を高くするために、ゲートが、薄
いゲート酸化物ではなくて厚いフイールド酸化物
上に形成されるようなMOSFET又は他の絶縁ゲ
ート電界効果（IGFET）入力保護トランジスタ
が使用されている。典型的に、ゲートは、入力ラ
インもしくは電力バネに接続することができる。
然し乍ら、現在使用されている入力保護IGFET
には、大きな問題がある。このようなトランジス
タは、ソース領域とドレイン領域との間のチヤン
ネル領域上に比較的厚いフイールド酸化物絶縁材
を有しているが、この酸化物は、ソース及びドレ
イン領域上の若干薄い層に向かつてテーパ付けさ
れて形成される。従つて、チヤンネル領域上の厚
い酸化物は、若干高い信号電圧レベルに達するま
でトランジスタがオンしないようにするが、ソー
ス及びドレイン領域とゲートとの間の薄い酸化物
は、トランジスタを破壊するような高い変化電圧
が放電される前に、静電気の放電による電圧増加
によつて破壊されることがある。更に、ダイオー
ドの場と同様に、これらのトランジスタも、ドー
プされたソース及びドレイン領域を介してスパイ
クを受け、入力保護回路の故障を招くことにな
る。

問題を解決するための手段 本発明は、集積回路装置のための新規な入力保
護構成体を提供する。フイールド酸化物領域にお
いて二酸化シリコンの絶縁表面層上に配置された
金属のボンデイングパツドは、金属又はポリシリ
コンのような導電路に接続され、この導電路が集
積回路チツプの入力トランジスタに通じるように
される。この導電路自体は、フイールド酸化物絶
縁層上に配置される。導電路の少なくとも一部分
の両側で、上記絶縁層の下には、基体とは逆の導
電型のドープされた領域が基体中に配置され、こ
の領域は、絶縁ゲート電界効果トランジスタ
（IGFET）のソース及びドレイン領域を形成す
る。これらのソース及びドレイン領域によつて境
界定めされた導電路の部分は、IGFETのゲート
端子を形成する。次いで、ボンデイングパツドが
ソース又はドレイン領域の一方に接続され、他方
の領域が適当なVSS又はVDD電圧バスに接続さ
れ、これは、トランジスタと電流をやり取りする
シンク即ちソースを構成する。ソース−ドレイン
領域間の基体の部分と上記導電路との間のフイー
ルド酸化物層の厚みに比例するスレツシユホール
ド電圧より高い電圧が上記導電路に印加される
と、ボンデイングパツドから基準電圧ラインへ電
流を通流することのできるチヤンネルがソースと
ドレインとの間に確立される。ゲート電極を形成
する導電路の一部分、即ち、ソース及びドレイン
領域とこれらの間にあつてチヤンネルを画成する
チツプ基体部分との上にある導電路の一部分、の
下のフイールド酸化物層は、静電気の放電によつ
て電圧が誘起された場合の酸化物の破壊を防止す
るように実質的に均一の厚みを有している。

新規な入力保護トランジスタのソース及びドレ
イン領域は、一般ドープレベルの小さな領域で形
成され、これらの小さな領域は、これと同じ導電
型であるがドープレベルがより低い大きなウエル
によつてチツプ基体から分離される。より強くド
ープされた上記の小さな領域は、チツプ上の他の
回路を形成する他のドープ領域と同じドープレベ
ル及び同じ深さのものである。ドープレベルがあ
まり強くない上記の大きなウエルは、ソース及び
ドレインに接続された導体が基体へと貫通するの
を防止する。

本発明の更に別の特徴によれば、ソース及びド
レイン領域と同じ導電型のウエル即ちあまり強く
ドープされない装置領域上にボンデイングパツド
が付着される。このウエルは、パツドもしくはそ
の下のフイールド酸化物層がテスト又はボンデイ
ング中に損傷を受けた場合に生じるパツドからの
放電、或いは、静電気の放電によつて誘起される
電圧から基体を保護する。更に、入力パツドの下
にウエルを追加することによつて、第２のキヤパ
シタンス、即ち、ウエルと基体との間のキヤパシ
タンスがパツドとウエルとの間のキヤパシタンス
に直列に追加される。これにより、ウエルが存在
しない場合に入力パツドに現われる入力キヤパシ
タンスが減少される。というのは、ウエルがない
場合には、本発明の新規な構成に含まれる２つの
キヤパシタンスのうちの小さい方よりも更に小さ
い１つのキヤパシタンスがパツドと基体との間に
含まれるからである。この入力キヤパシタンスの
減少は、入力信号に対する集積回路チツプの回路
応答速度を高めるように助成する。更に、２つの
キヤパシタは、それらのキヤパシタンスに逆比例
するようにボンデイングパツドと基体との間の電
圧を分割するので、酸化物層にかゝる電圧が減少
され、破壊のおそれが減少される。入力パツドの
下のウエルは、ソース及びドレイン領域のウエル
が形成されるのと同時に、同じマスクを用いて、
同じ深さに形成され、従つて、製造工程も経費も
付加されない。

本発明は、特許請求の範囲に特に指摘する。本
発明の上記及び他の特徴は、添付図面を参照した
以下の詳細な説明より理解されよう。

実施例 第１図及び第２図を説明すれば、本発明は、基
体１２に形成された集積回路チツプのための入力
保護構成体１０を提供する。１つの特定の実施例
においては、基体がＰ−型ドープで形成される
が、本発明は、Ｎ−型ドープで形成された基体を
有する集積回路でも実施できることが当業者に明
らかであろう。入力保護構成体１０は、金属のボ
ンデイングパツド１４を備え、回路をチツプパツ
ケージ又はキヤリアのピンに接続するためにワイ
ヤリードがこのボンデイングパツドに接続され
る。更に、このボンデイングパツドは、公知の方
法でプローブによつて回路をテストできるように
する。ボンデイングパツド１４は、導電路１６に
電気的に接続され、この導電路は、パツド１４で
受けた信号をチツプ上の処理回路（図示せず）に
接続する。導電路１６は、金属又はポリシリコン
で形成され、絶縁フイールド酸化物層１８（第２
図参照）上に設けられる。このフイールド酸化物
は、例えば、公知の方法で形成された二酸化シリ
コン（即ち、「酸化物」）の層である。又、パツド
１４は、フイールド酸化物層１８の上にも形成さ
れる。

フイールド酸化物は、S.M.Szeのフイジツク
ス・オブ・セミコンダクタデバイス（physics of
Semiconductor Devices）、第２巻、第433頁に
掲載されたように（ジヨンウイリ・アンド・ソン
ズ（John Wiley＆Sons）、1981年）、ゲート酸化
物とは区別される。フイールド酸化物は、ゲート
酸化物よりも相当に厚く、処理回路の種々の部品
を互いに分離する。薄いゲート酸化物は、ゲート
端子を、基体並びに処理回路のソース及びドレイ
ン領域から絶縁する。フイールド酸化物及びゲー
ト酸化物は、製造工程の別々の段階で別々のマス
クを用いて形成される。導電路１６及びパツド１
４の両方がフイールド酸化物層の上に形成され
る。

本発明の１つの特徴によれば、入力保護構成体
は、パツド１４に印加される静電気放電の高電圧
による電流を、集積回路全体にわたつて基準電圧
を供給する経路２２に放出するように働くトラン
ジスタ２０を含む。経路２２は、例えば、チツプ
上の処理回路を作動する電力を供給する電力バス
である。電力リードは、一般に、酸化物層１８上
に付着された金属路で構成される。トランジスタ
２０は、ソース領域２４とドレイン領域２６とを
備え、これらは、共に、Ｎ−型ドープによるもの
であり、導電路１６がパツド１４に接続される付
近で導電路１６の両側の下に部分的に延び込んで
いる。基準経路２２は、既知のやり方でエンハン
スされた（Ｎ＋）ドーピングの領域２８を経てソ
ース領域２４に接続され、上記領域２８は、基準
経路２２とソース領域との間に非整流オーミツク
接触を与える。同様に、ドレイン領域２６は、エ
ンハンスされたＮ−型ドーピングの領域３０を経
て、金属タブ１５に接続され、このタブはパツド
１４から延びていてこれに接続される。このエン
ハンスされたドープ領域３０も、タブ１５とオー
ミツク接触を果たす。酸化物１８に画成された接
点２９及び３１は、経路２２と領域２８との間及
びタブ１５と領域３０との間を各々接続できるよ
うにする。

エンハンスドープの領域２８及び３０は、チツ
プ上の処理回路のソース及びドレイン領域と同じ
深さ出あると共に、これらと同じドーピングレベ
ルであり、即ち、１立方cm当たり10²⁰電荷キヤリ
アという程度のドーピングレベルである。又、こ
れらの領域は、製造工程中に、処理回路のソース
及びドレイン領域と同時に形成することができ
る。

領域２８及び３０のまわりにウエルを形成する
領域２４及び２６は、領域２８及び３０よりも相
当に大きく、又、ドーピングレベルが相当に低
い。領域２４及び２６は、或る特定の実施例にお
いては、領域２８及び３０の約10倍の深さであ
り、ドーピングレベルが１立方cm当たり10¹⁵電荷
キヤリア又はそれ以上である。領域２４及び２６
のドーピングレベルは、基体のレベル（１立方cm
当たり10¹⁴電荷キヤリア）の約10倍であるのが好
ましいが、領域２８及び３０のドーピングレベル
と同程度であつてもよい。然し乍ら、領域２４及
び２６のドーピングレベルと、領域２８及び３０
のドーピングレベルとの間に差を維持するのが好
ましい。

作動に際し、例えば、静電気の放電によつて過
剰な電圧を有する信号がパツド１４に印加された
場合には、このパツドの電圧が導電路１６にも印
加される。トランジスタ２０に対応する導電路１
６の部分では、ソース領域２４とドレイン領域２
６との間の基体１２中にチヤンネル３２が確立さ
れる。このチヤンネル３２により、パツド１４か
らタブ１５を経てソース領域とドレイン領域との
間に電流が流され、パツドから電流を引出して基
準経路２２において消散させることができる。

絶縁ゲート電界効果トランジスタ、例えば、ト
ランジスタ２０のターン・オンスレツシユホール
ド電圧は、導電路１６によつて形成されたゲート
と基体の表面との間のキヤパシタンスに反比例
し、そしてこのキヤパシタンスは、ゲート端子と
基体との間の酸化物１８の厚みに反比例するの
で、トランジスタ２０のスレツシユホールド電圧
を下げて、処理回路を静電気の放電から保護する
ためには、チヤンネル３２の領域において基体の
上面からゲートを絶縁している酸化物の厚みを減
少しなければならない。然し乍ら、この酸化物１
８は、トランジスタ２０のスレツシユホールド電
圧を、通常の信号レベルでトランジスタがオンに
なる点まで下げる程薄くすることはできない。も
しこのようなことが生じると、トランジスタは、
所望の入力信号を処理回路から分路してしまう。
フイールド酸化物は、典型的に、ゲート酸化物の
厚みの10倍であるから、トランジスタ２０は、導
電路１６の電圧レベルがチツプの処理回路の通常
のターン・オンレベルの10倍になるまで、ター
ン・オンしない。

上記したように、公知の入力保護構成体は、チ
ツプのゲート酸化物領域に形成されたトランジス
タを含んでいる。第３図は、このような公知のト
ランジスタの断面を示している。このトランジス
タは、端子４６及び４８に各々接続されたソース
領域４２及びドレイン領域４４を含んでいる。ト
ランジスタ５４のゲートは、フイールド酸化物層
５６上に付着され、このフイールド酸化物層は、
第３図に示すように、ソース領域４２とドレイン
領域４４との間のチヤンネル領域５６では厚みが
厚くそしてソース及びドレイン領域の真上の領域
では厚みが薄く構成されている。ゲート５４をソ
ース及びドレイン領域４２及び４４から絶縁して
いる酸化物の厚みは、チツプ上の処理回路に含ま
れたゲート酸化物と同程度に薄い。ソース及びド
レイン領域とゲートとを絶縁している酸化物の厚
みはチヤンネル上の酸化物よりも相当に薄いの
で、ゲート端子とソース及びドレイン領域との間
の酸化物を破壊する電圧も相当に低いものとな
る。従つて、例えば、静電気の放電によつて相当
に高い電圧が生じた時には、ゲートとドレイン又
はソースとの間のフイールド酸化物層が破壊し、
ソース及びドレイン領域のいずれか一方或いは両
方を介してゲートを短絡せしめることになる。

再び、第２図を説明すれば、本発明は、フイー
ルド酸化物層１８が導電路１６のゲート部分の下
で且つソース２４とドレイン２６との間に実質的
に均一な厚みを有するようにすることによつて、
酸化物破壊の問題を軽減する。フイールド酸化物
層が均一の厚みであるから、チヤンネル３２は、
ソースとドレインとの間に、酸化物の破壊電圧よ
り低い電圧を確立し、それ故、酸化物破壊の問題
が解消される。

更に、第３図に示されたトランジスタのソース
及びドレイン領域４２及び４４は、トランジスタ
２０の領域２８及び３０と接合深さ及びドーピン
グレベルが同じである。従つて、第３図のトラン
ジスタは、高電圧の印加中に、トランジスタ２０
よりも、基体２０へのスパイク作用を受け易い。

又、領域２４及び２６は領域４２及び４４より
も巾及び深さが相当に大きいので、領域２４及び
２６と基体１２との接合部は、領域４２及び４４
４と基体４０との間の接合部よりも面積が非常に
大きいことが明らかである。或る場合には、静電
気放電の電圧の極性にもよるが、例えば、領域２
６が基体１２とあいまつてダイオードとして働
き、基体から領域２６へ電流を通流することがで
きる。これは、放電電圧が基体に対して負の場合
に生じる。領域２６の接合面積は、第３図のトラ
ンジスタの対応する接合面積よりも相当に大きい
ので、トランジスタ２０は、静電気の放電中に流
れることのある比較的大きな電流も容易に受け入
れる。更に、領域２６と基体１２との間の接合部
は比較的深くて滑らかで、然も、鋭い縁がないの
で、接合部に高い電圧がかゝると、電荷キヤリア
が接合部にわたつて非常に均一となる。これに対
して、第３図に示されたような接合の浅いトラン
ジスタでは、この浅い接合部が鋭い縁を呈し、高
い電圧がゝつた時に接合部の或る部分に大きな電
界が発生し、接合部の破壊を招くことになる。

入力保護構成体１０の別の特徴によれば、回路
は、パツド１４の下に領域６０として示されたド
ープされたウエルを含んでいる。この領域６０
は、静電気の放電により電気的なストレスが生じ
た場合、或いは、リード線のボンデイング中もし
くは既知の方法でプローブによつてテストを行な
つている間に機械的なストレスが生じた後、パツ
ド１４が基体１２へスパイクするのを防止するバ
リヤとして設けられている。更に、領域６０を設
けたことにより、入力パツド１４と基体１２との
間に現われるキヤパシタンスが減少されることも
明らかである。特に、構成体１０の場合には、入
力パツドと領域６０の上面との間に入力キヤパシ
タンスが現われ、更に、領域６０と基体１２との
間のＰ−Ｎ接合部に第２のキヤパシタンスが現わ
れる。これら２つのキヤパシタンスは、入力パツ
ドと基体１２との間に直列に形成されるので、入
力パツドと基体との間の実効入力キヤパシタンス
は、領域６０なしに回路を形成する場合よりも小
さくなる。この場合、基体１２上にパツド１４を
配置することにより形成される入力キヤパシタン
ス、単一のキヤパシタンス、はこの新規な構成体
１０で形成される２つのキヤパシタンスのいずれ
か一方の値とほゞ同じである。従つて、パツド１
４の下に領域６０を設けることにより、入力パツ
ドに現われる入力キヤパシタンスを減少できるこ
とが明らかである。又、これらのキヤパシタンス
は、ボンデイングパツドと基体との間の電圧を分
割するので、酸化物物にかゝる電圧が低くなり、
静電気の放電中に破壊が生じるおそれが減少され
ることも明らかである。

更に、ウエル６０及び領域２６は、正の高電圧
がボンデイングパツド１４に印加された場合に正
の電流を放出するゲートを構成する経路１７を有
する別のIGFETのドレイン及びソース領域を
各々形成することも明らかであろう。又、負の高
電圧がボンデイングパツドに印加された場合に
は、この電圧がウエル６０に接続されるので、Ｐ
型基体１２からウエルに電流が流れて、この印加
電圧を軽減する。

領域６０は、トランジスタ２０の領域２４及び
２６と同時に形成することができる。同じマスク
を使用できると共に、同じドーピング濃度及びド
ーピング深さによつて、領域６０として満足なウ
エルを形成できる。チヤンネルの長さを２ミクロ
ン程度にすることができる現在の２ミクロン
VLSI技術では、領域２４，２６及び６０の深さ
が、１つの特定の実施例において、領域２８，３
０，４２及び４４の深さの約10倍、即ち、約3.5
ミクロンであり、これは、典型的に、高い電圧の
印加時にパツド１４から基体１２へ至るスパイク
を防止するに充分な深さである。これに加えて、
酸化物１８は、チツプの製造工程において１つの
段階で作られるフイールド酸化物であるから、ト
ランジスタ２０に対してこの酸化物を形成するの
に余計な段階は必要とされない。

以上、本発明の特定の実施例に限定して本発明
を詳細に説明した。然し乍ら、本発明は、ここに
開示した以外の種々の基本構造を有する集積回路
チツプにおいて実施しても、本発明の効果の幾つ
かもしくは全部を達成できることが明らかであろ
う。それ故、本発明の真の精神及び範囲内に入る
全ての変更及び修正は、特許請求の範囲に網羅さ
れるものとする。

【図面の簡単な説明】

第１図は、本発明による入力保護構成体の上面
図、第２図は、第１図の２−２線に沿つてみた本
発明構成体の断面図、そして第３図は、公知の絶
縁ゲート電界効果トランジスタの断面図である。 １０……入力保護構成体、１２……基体、１４
……ボンデイングパツド、１６……導電路、１８
……絶縁フイールド酸化物層、２０……トランジ
スタ、２２……基準経路、２４……ソース領域、
２６……ドレイン領域、２８……エンハンス（Ｎ
＋）ドープの領域、２９，３１……接点、３０…
…エンハンスＮ−型ドープの領域、３２……チヤ
ンネル。

Claims (1)

1. 【特許請求の範囲】 １ 外部電気接続部を形成するボンデイングパツ
   ドを有する第１導電型の半導体基体に設けられた
   集積回路装置のための入力保護構成体であつて、
   前記ボンデイングパツドは、前記半導体基体上の
   導電路に接続されており、該導電路は、前記ボン
   デイングパツドを前記集積回路装置の内部回路に
   電気的に接続するものであり、前記集積回路装置
   は、基準電圧路を備えているような入力保護構成
   体において、前記導電路の少なくとも一部分の両
   側に第２導電型の２つの領域を備えており、該２
   つの領域およびこれら２つの領域の間の面域は、
   フイールド酸化物の厚みに対応する実質的に均一
   な厚みの絶縁材層で覆われており、前記２つの領
   域の各々は、ドーピングレベルが減ぜられたウエ
   ル部分によつて前記半導体基体から分離された、
   ドーピングレベルがエンハンスされた内側部分を
   含んでおり、さらに、前記２つの領域のうちの一
   方の領域を前記ボンデイングパツドに接続し且つ
   他方の領域を前記基準電圧路に接続する穴が前記
   絶縁材層に形成されており、前記２つの領域は、
   ソース領域およびドレイン領域であり、前記導電
   路は、絶縁ゲート電界効果トランジスタのゲート
   端子であり、該絶縁ゲート電界効果トランジスタ
   は、選択されたレベル以上の電圧に関連した入力
   電流を前記ボンデイングパツドと前記基準電圧路
   との間に導通させることを特徴とする入力保護構
   成体。 ２ 前記導電路は、ポリシリコンである特許請求
   の範囲第１項記載の入力保護構成体。 ３ 前記導電路は、金属である特許請求の範囲第
   １項記載の入力保護構成体。 ４ 前記ボンデイングパツドは、これに接続され
   た領域に隣接して位置された金属層を備えてお
   り、該金属層は、前記隣接領域へと延びてこれに
   接続されて、前記隣接領域と前記導電路との間に
   電気的な経路を構成し、これにより、前記絶縁ゲ
   ート電界効果トランジスタの前記ゲート端子と前
   記隣接領域を相互接続する特許請求の範囲第１項
   記載の入力保護構成体。 ５ 前記導電路は、前記内側部分を覆うことなく
   前記ウエル部分の一部分を少なくとも覆う特許請
   求の範囲第１項記載の入力保護構成体。