JPH077597B2 - メモリセルとそれを用いた超電導メモリ回路 - Google Patents
メモリセルとそれを用いた超電導メモリ回路Info
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- JPH077597B2 JPH077597B2 JP60044802A JP4480285A JPH077597B2 JP H077597 B2 JPH077597 B2 JP H077597B2 JP 60044802 A JP60044802 A JP 60044802A JP 4480285 A JP4480285 A JP 4480285A JP H077597 B2 JPH077597 B2 JP H077597B2
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- JP
- Japan
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- circuit
- memory cell
- inductor
- memory
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はジヨセフソンデバイスを用いたメモリセルを有
する超電導メモリ回路に関する。
する超電導メモリ回路に関する。
ジヨセフソンデバイスは低消費電力で超高速動作をする
ため将来の計算機用デバイスとして期待されている。ジ
ヨセフソンデバイスの回路形式には種々のものが提案さ
れているが、その内でも直流磁束パラメトロン回路（DC
Flux Parametron Circuit,以下DCFP回路）は消費電力
が従来のジヨセフソン回路の1/1000と極めて小さく、ス
イツチング速度も10ps以下を期待できるなど、その性能
は従来のジヨセフソン回路の性能を凌いでいる。DCFP回
路の基本形は特開昭59−139728号公報に開示されてい
る。DCFP回路の応用範囲は極めて広く、論理回路やメモ
リ回路に応用できる。DCFP回路をメモリセルに応用する
例は後藤他、理化学研究所シンポジウム“ジヨセフソン
・エレクトロニクス”第96〜102頁（昭和59年３月16
日）に開示されている。
ため将来の計算機用デバイスとして期待されている。ジ
ヨセフソンデバイスの回路形式には種々のものが提案さ
れているが、その内でも直流磁束パラメトロン回路（DC
Flux Parametron Circuit,以下DCFP回路）は消費電力
が従来のジヨセフソン回路の1/1000と極めて小さく、ス
イツチング速度も10ps以下を期待できるなど、その性能
は従来のジヨセフソン回路の性能を凌いでいる。DCFP回
路の基本形は特開昭59−139728号公報に開示されてい
る。DCFP回路の応用範囲は極めて広く、論理回路やメモ
リ回路に応用できる。DCFP回路をメモリセルに応用する
例は後藤他、理化学研究所シンポジウム“ジヨセフソン
・エレクトロニクス”第96〜102頁（昭和59年３月16
日）に開示されている。
第１図はDCFP回路を使つたメモリセルの原理構成図であ
る。このメモリセルは２つのジヨセフソン接合素子101,
102とインダクタ103,104の直列接続ループから成るDCFP
回路と、ジヨセフソン接合素子201、インダクタ202,203
を直列接続した負荷回路200を接続した構成となつてい
る。ここにおいて、インダクタ203と定電流源により、
直流バイアス電流源を構成している。
る。このメモリセルは２つのジヨセフソン接合素子101,
102とインダクタ103,104の直列接続ループから成るDCFP
回路と、ジヨセフソン接合素子201、インダクタ202,203
を直列接続した負荷回路200を接続した構成となつてい
る。ここにおいて、インダクタ203と定電流源により、
直流バイアス電流源を構成している。
この負荷回路200は、量子干渉回路（AC−SQUID）であ
り、インダクタ203を介して鎖交する磁束が量子磁束の1
/2（磁束位相角としてπ）になるように定電流源204の
電流値を設定すると磁束を媒介とした記憶動作を行な
う。記憶された情報は、量子干渉回路200を流れ出す電
流の方向イ，ロによつて判別できる。尚、量子干渉回路
の詳細は前提書第99頁に詳しい。
り、インダクタ203を介して鎖交する磁束が量子磁束の1
/2（磁束位相角としてπ）になるように定電流源204の
電流値を設定すると磁束を媒介とした記憶動作を行な
う。記憶された情報は、量子干渉回路200を流れ出す電
流の方向イ，ロによつて判別できる。尚、量子干渉回路
の詳細は前提書第99頁に詳しい。
DCFP回路は該量子干渉回路のセンスアンプとしての役目
をする。選択線105にハの方向の電流を流すと、量子干
渉回路200からの電流がイの方向のときにはジヨセフソ
ン接合素子102は流れる電流が増加し電圧状態となる。
一方、量子干渉回路200からの電流がロの方向のときに
はジヨセフソン接合素子101は流れる電流が増加し電圧
状態となる。その結果、選択線105の電流で励起された
大きな電流が、イ方向あるいはロ方向に流れることにな
る。
をする。選択線105にハの方向の電流を流すと、量子干
渉回路200からの電流がイの方向のときにはジヨセフソ
ン接合素子102は流れる電流が増加し電圧状態となる。
一方、量子干渉回路200からの電流がロの方向のときに
はジヨセフソン接合素子101は流れる電流が増加し電圧
状態となる。その結果、選択線105の電流で励起された
大きな電流が、イ方向あるいはロ方向に流れることにな
る。
メモリセルからの情報の読出し・書込みは、、インダク
タ202に磁気的に結合したデータ線を設けることによつ
て行なわれる。
タ202に磁気的に結合したデータ線を設けることによつ
て行なわれる。
情報読出しの場合には、選択線105に電流を流し、DCFP
回路を励起することにより、インダクタ202の磁束を増
大させ、データ線にて読取る。
回路を励起することにより、インダクタ202の磁束を増
大させ、データ線にて読取る。
情報書込みの場合には、選択線105に電流を流さない状
態で、データ線に書込みたい情報を電流の方向として流
すことにより、量子干渉回路200の情報が記憶される。
ここで示された従来技術によるDCFP回路を使つたメモリ
セルはインダクタとジヨセフソン接合で構成されている
ためスイツチング動作時に回路共振を起し、それがメモ
リセルの誤動作の原因となる欠点があつた。またインダ
クタ202,203とジヨセフソン接合201が直列に接続された
負荷回路200のインピーダンスが大きくメモリセルから
大きな出力電流が得られない欠点があつた。
態で、データ線に書込みたい情報を電流の方向として流
すことにより、量子干渉回路200の情報が記憶される。
ここで示された従来技術によるDCFP回路を使つたメモリ
セルはインダクタとジヨセフソン接合で構成されている
ためスイツチング動作時に回路共振を起し、それがメモ
リセルの誤動作の原因となる欠点があつた。またインダ
クタ202,203とジヨセフソン接合201が直列に接続された
負荷回路200のインピーダンスが大きくメモリセルから
大きな出力電流が得られない欠点があつた。
本願第１の発明の目的は共振現象を抑制し、出力電流を
多く取り出せるDCFP回路を使つたメモリセルを提供する
ことにある。
多く取り出せるDCFP回路を使つたメモリセルを提供する
ことにある。
本願第２の発明の目的は、高集積度の超電導メモリ回路
を提供することにある。
を提供することにある。
上記目的を達成するために本願第１の発明ではDCFP回路
を使つたメモリセルに、共振を抑制するためのダンピン
グ抵抗を挿入した。また本願第２の発明では位相配線を
別途設け、高集積度の超電導メモリ回路を実現した。
を使つたメモリセルに、共振を抑制するためのダンピン
グ抵抗を挿入した。また本願第２の発明では位相配線を
別途設け、高集積度の超電導メモリ回路を実現した。
第２図は本発明の第１の実施例である。第１図と同一の
ものには同一符号が付してある。この実施例ではジヨセ
フソン接合素子101,102,201に各々並列にダンピング抵
抗110,111,210を接続している。これら３個のダンピン
グ抵抗を接続することにより共振のエネルギーを消散さ
せ、発振現象を抑制できる。
ものには同一符号が付してある。この実施例ではジヨセ
フソン接合素子101,102,201に各々並列にダンピング抵
抗110,111,210を接続している。これら３個のダンピン
グ抵抗を接続することにより共振のエネルギーを消散さ
せ、発振現象を抑制できる。
第３図は本願第１の発明の第２の実施例である。第２図
と同一のものには同一符符号が付してある。この実施例
では第２図に示す回路にさらに負荷インダクタ300を別
途該量子干渉回路200に並列接続してある。この回路構
成であればDCFP回路の全体としての負荷インピーダンス
を低くし、出力電流を大きくすることができる。またメ
モリ動作は該量子干渉回路200で行い、DCFP回路を励起
して増幅されたメモリ情報は負荷インダクタ300を介し
て外部に取り出すことが出来る。又、書込みは、DCFP回
路を励起しない状態で該負荷インダクタを介してなされ
る。
と同一のものには同一符符号が付してある。この実施例
では第２図に示す回路にさらに負荷インダクタ300を別
途該量子干渉回路200に並列接続してある。この回路構
成であればDCFP回路の全体としての負荷インピーダンス
を低くし、出力電流を大きくすることができる。またメ
モリ動作は該量子干渉回路200で行い、DCFP回路を励起
して増幅されたメモリ情報は負荷インダクタ300を介し
て外部に取り出すことが出来る。又、書込みは、DCFP回
路を励起しない状態で該負荷インダクタを介してなされ
る。
第４図は本願第１の発明の第３の実施例である。第１図
と同一のものは同一符号が付してある。この実施例では
第３図に示す直流バイアス電流源（インダクタ203、定
電流源204）のかわりに、位相が基線150よりもπだけず
れた電流を供給する共通の直流バイアス電流源と、位相
配線400を設置し、量子干渉回路200′を位相配線400に
接続される。位相配線400は、図示していない他のメモ
リセルの量子干渉回路にも接続しており、直流バイアス
電流源500を共有するための構成となつている。このよ
うなメモリセルを用いたメモリ回路ではメモリセルが複
数個マトリツクス状に配列され、この位相配線400はす
べてのメモリセルに共通に接続される。この場合位相配
線400のインダクタを減少させるため、配線400は平面状
の位相平面として設置される。第４図に示されるメモリ
セル600を使つた。好ましい超電導メモリ回路の実施例
を第５図に示す。第５図は本願第２の発明の一実施例で
あり、複数個のメモリセル600a,600b,600c,600d…を使
つたメモリ回路の構成を示した図である。各メモリセル
はマトリツクス状に配置される。各メモリセルは基線15
0と位相配線400に接線される。位相配線400と基線150は
位相インダクタ501を介して接続され、該位相インダク
タには定電流源500から定電流が流れる構造になつてい
る。位相配線400と基線150の位相がπになる様に定電流
源500から流れる定電流の値は設定される。各メモリセ
ルの出力電流はビツト線601A,601B,601C…を介して読み
出される。
と同一のものは同一符号が付してある。この実施例では
第３図に示す直流バイアス電流源（インダクタ203、定
電流源204）のかわりに、位相が基線150よりもπだけず
れた電流を供給する共通の直流バイアス電流源と、位相
配線400を設置し、量子干渉回路200′を位相配線400に
接続される。位相配線400は、図示していない他のメモ
リセルの量子干渉回路にも接続しており、直流バイアス
電流源500を共有するための構成となつている。このよ
うなメモリセルを用いたメモリ回路ではメモリセルが複
数個マトリツクス状に配列され、この位相配線400はす
べてのメモリセルに共通に接続される。この場合位相配
線400のインダクタを減少させるため、配線400は平面状
の位相平面として設置される。第４図に示されるメモリ
セル600を使つた。好ましい超電導メモリ回路の実施例
を第５図に示す。第５図は本願第２の発明の一実施例で
あり、複数個のメモリセル600a,600b,600c,600d…を使
つたメモリ回路の構成を示した図である。各メモリセル
はマトリツクス状に配置される。各メモリセルは基線15
0と位相配線400に接線される。位相配線400と基線150は
位相インダクタ501を介して接続され、該位相インダク
タには定電流源500から定電流が流れる構造になつてい
る。位相配線400と基線150の位相がπになる様に定電流
源500から流れる定電流の値は設定される。各メモリセ
ルの出力電流はビツト線601A,601B,601C…を介して読み
出される。
第６図は本願第２の発明による超電導メモリ回路の他の
好ましい実施例である。この実施例では、第５図に示す
メモリ回路の各メモリセルに対して夫々にオフセツト抵
抗700a,700b, 700c,700d…を設け、該オフセツト抵抗の他端はオフセ
ツト線701,702を介して正電源703又は負電源704に接続
される。各メモリセル600a〜ｄは対応するオフセツト抵
抗700a〜ｄを介してオフセツト電流が供給される構成と
なつている。この構成によれば、各メモリセルの600a〜
ｄの例えば２つのジヨセフソン接合の最大超電導電流の
差に相当するオフセツト電流を流して、ジヨセフソン接
合の素子特性のばらつきを相殺させることができる。つ
まりメモリセルの素子ばらつきを相殺させて、高利得の
回路を構成することができる。このためには各メモリセ
ルのオフセツト抵抗の値、電源の接続法は各メモリセル
を構成する素子の特性に応じて決め、所望のオフセツト
電流を流す電流源とする必要がある。このためにレーザ
等によるトリミング法が使える。トリミング法によりオ
フセツト抵抗の抵抗値、および正負電源への接続を選択
するのである。
好ましい実施例である。この実施例では、第５図に示す
メモリ回路の各メモリセルに対して夫々にオフセツト抵
抗700a,700b, 700c,700d…を設け、該オフセツト抵抗の他端はオフセ
ツト線701,702を介して正電源703又は負電源704に接続
される。各メモリセル600a〜ｄは対応するオフセツト抵
抗700a〜ｄを介してオフセツト電流が供給される構成と
なつている。この構成によれば、各メモリセルの600a〜
ｄの例えば２つのジヨセフソン接合の最大超電導電流の
差に相当するオフセツト電流を流して、ジヨセフソン接
合の素子特性のばらつきを相殺させることができる。つ
まりメモリセルの素子ばらつきを相殺させて、高利得の
回路を構成することができる。このためには各メモリセ
ルのオフセツト抵抗の値、電源の接続法は各メモリセル
を構成する素子の特性に応じて決め、所望のオフセツト
電流を流す電流源とする必要がある。このためにレーザ
等によるトリミング法が使える。トリミング法によりオ
フセツト抵抗の抵抗値、および正負電源への接続を選択
するのである。
第６図に示す実施例ではオフセツト電流を決るのにオフ
セツト抵抗を使つたが、他にインダクタを使用できるこ
とは明らかである。
セツト抵抗を使つたが、他にインダクタを使用できるこ
とは明らかである。
本願第１の発明によればDCFP回路を使つたメモリセルの
共振現象を抑制でき、メモリセルから大きい出力電流を
得ることができる。このためメモリセルの動作は安定
し、動作余裕の広いものが実現できる。またメモリセル
の構造が簡単にできる。さらに本願第２の発明によれ
ば、高集積度の超電導メモリ回路の実現が可能となる。
共振現象を抑制でき、メモリセルから大きい出力電流を
得ることができる。このためメモリセルの動作は安定
し、動作余裕の広いものが実現できる。またメモリセル
の構造が簡単にできる。さらに本願第２の発明によれ
ば、高集積度の超電導メモリ回路の実現が可能となる。
第１図は従来技術によるDCFP回路を使つたメモリセルの
構成例を示す図、第２図はダンピング抵抗をそう入した
本願第１の発明の第１の実施例を示す図、第３図は負荷
インダクタをそう入した本願第１の発明の第２の実施例
を示す図、第４図は位相配線を設置した本願第１の発明
の第３の実施例を示す図、第５図は本願第２の発明によ
る好ましいメモリ回路の構成例を示す図、第６図は本願
第２の発明による好ましいメモリ回路の他の構成例を示
す図である。 101,102,201……ジヨセフソン接合、 103,104……インダクタ、200……量子干渉回路、202,20
3……インダクタ、204……定電流源、110,111,210……
ダンピング抵抗、300……負荷インダクタ、105……選択
線、150……基線、400……位相配線、600……メモリセ
ル、601……ビツト線、501……位相インダクタ、500…
…定電流源、700a〜ｄ……オフセツト抵抗、701,702…
…オフセツト線、703……正電源、704……負電源。
構成例を示す図、第２図はダンピング抵抗をそう入した
本願第１の発明の第１の実施例を示す図、第３図は負荷
インダクタをそう入した本願第１の発明の第２の実施例
を示す図、第４図は位相配線を設置した本願第１の発明
の第３の実施例を示す図、第５図は本願第２の発明によ
る好ましいメモリ回路の構成例を示す図、第６図は本願
第２の発明による好ましいメモリ回路の他の構成例を示
す図である。 101,102,201……ジヨセフソン接合、 103,104……インダクタ、200……量子干渉回路、202,20
3……インダクタ、204……定電流源、110,111,210……
ダンピング抵抗、300……負荷インダクタ、105……選択
線、150……基線、400……位相配線、600……メモリセ
ル、601……ビツト線、501……位相インダクタ、500…
…定電流源、700a〜ｄ……オフセツト抵抗、701,702…
…オフセツト線、703……正電源、704……負電源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 英一 埼玉県和光市広沢２番１号 理化学研究所 内 (72)発明者 宮本 信雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (5)
- 【請求項１】第１、第２のジョセフソン接合素子と第
１、第２の励起インダクタをループ状に接続して構成さ
れる第１の回路と、上記第１、第２の励起インダクタに
磁気的に結合してなる選択線と、上記第１、第２の励起
インダクタの接続点に接続され、第３のジョセフソン接
合素子と第３のインダクタが直列接続された第２の回路
と、上記第２の回路に接続された直流バイアス電流源と
を有するメモリセルにおいて、上記第３のジョセフソン
素子に並列に抵抗素子を接続したことを特徴とするメモ
リセル。 - 【請求項２】特許請求の範囲第１項に記載のメモリセル
において、上記第２の回路に並列に負荷インダクタを設
けたことを特徴とするメモリセル。 - 【請求項３】特許請求の範囲第１項に記載のメモリセル
において、上記直流バイアス電流源は、上記第２の回路
に直列接続されたインダクタと、これに磁気的に結合さ
れた電流源とからなることを特徴とするメモリセル。 - 【請求項４】第１、第２のジョセフソン接合素子と第
１、第２の励起インダクタをループ状に接続して構成さ
れる第１の回路と、上記第１、第２の励起インダクタに
磁気的に結合してなる選択線と、上記第１、第２の励起
インダクタの接続点に接続され、第３のジョセフソン接
合素子と第３のインダクタが直列接続された第２の回路
と、上記第１、第２の励起インダクタの接続点と上記第
１、第２のジョセフソン接合素子の接続点との間に接続
された負荷インダクタと、上記第３のジョセフソン接合
素子に並列に接続された抵抗素子とを有するメモリセル
をマトリックス状に配置し、上記マトリックス状に配置
された各メモリセルの上記第２の回路の他端を共通の電
流源に接続し、上記各メモリセルの第１、第２のジョセ
フソン接合素子の接続点を上記共通の電流源に接続した
位相インダクタの他端に接続し、上記各メモリセルの負
荷インダクタに結合してデータの読み出し、書込みを行
なうデータ線を設けたことを特徴とする超電導メモリ回
路。 - 【請求項５】特許請求の範囲第４項に記載の超電導メモ
リ回路において、上記各メモリセルは、第１、第２の励
起インダクタの接続点に、第１、第２のジョセフソン接
合の最大超電導電流の差に相当するオフセット電流を流
すオフセット電流源を接続してなることを特徴とする超
電導メモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044802A JPH077597B2 (ja) | 1985-03-08 | 1985-03-08 | メモリセルとそれを用いた超電導メモリ回路 |
| US06/777,585 US4785426A (en) | 1984-09-21 | 1985-09-19 | Superconducting switching circuit, memory cell and memory circuit, with resonance damping resistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044802A JPH077597B2 (ja) | 1985-03-08 | 1985-03-08 | メモリセルとそれを用いた超電導メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61204894A JPS61204894A (ja) | 1986-09-10 |
| JPH077597B2 true JPH077597B2 (ja) | 1995-01-30 |
Family
ID=12701553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044802A Expired - Lifetime JPH077597B2 (ja) | 1984-09-21 | 1985-03-08 | メモリセルとそれを用いた超電導メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077597B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018514094A (ja) * | 2015-02-06 | 2018-05-31 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 超伝導単極双投スイッチシステム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2614763B2 (ja) * | 1989-03-24 | 1997-05-28 | 則男 赤松 | 記憶方法及びこの方法で記憶する記憶装置 |
-
1985
- 1985-03-08 JP JP60044802A patent/JPH077597B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018514094A (ja) * | 2015-02-06 | 2018-05-31 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 超伝導単極双投スイッチシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61204894A (ja) | 1986-09-10 |
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