JPH0776783B2 - 半導体装置及び出力端子テスト方法 - Google Patents
半導体装置及び出力端子テスト方法Info
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- JPH0776783B2 JPH0776783B2 JP1153236A JP15323689A JPH0776783B2 JP H0776783 B2 JPH0776783 B2 JP H0776783B2 JP 1153236 A JP1153236 A JP 1153236A JP 15323689 A JP15323689 A JP 15323689A JP H0776783 B2 JPH0776783 B2 JP H0776783B2
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はIC回路等の半導体装置及びその出力端子のテス
ト方法に関するものである。
ト方法に関するものである。
従来の技術 一般にIC回路ではI/O端子部がオープンドレイン構造に
なっている場合、オープンドレインでハイレベルの出力
電圧を発生させるためには外部にプルアップ抵抗を接続
しなければならない。第５図はこのような従来例を示し
ている。同図において、IC（20）の出力回路部にＮチャ
ンネルMOSトランジスタ（21）が設けられており、この
トランジスタ（21）のドレインに接続された出力端子
（22）には一端が外部電源電圧VDD2（VDD2≧VDD）に接
続された抵抗（23）が設けられている。今、トランジス
タ（21）の出力が入力VINの変化に応じて正常に変化す
るか否かをテストする出力端子（22）のテスト時にはテ
スタ（図示せず）を出力端子（22）に接続するので、テ
スタのピン容量（24）が出力端子（22）と接地点間に加
わることになる。テスタはトランジスタ（21）に入力信
号が加ったとき出力端子（22）に出力される電圧を取り
込んで処理するが、その取り込みは出力電圧をサンプリ
ングすることによって行う。
なっている場合、オープンドレインでハイレベルの出力
電圧を発生させるためには外部にプルアップ抵抗を接続
しなければならない。第５図はこのような従来例を示し
ている。同図において、IC（20）の出力回路部にＮチャ
ンネルMOSトランジスタ（21）が設けられており、この
トランジスタ（21）のドレインに接続された出力端子
（22）には一端が外部電源電圧VDD2（VDD2≧VDD）に接
続された抵抗（23）が設けられている。今、トランジス
タ（21）の出力が入力VINの変化に応じて正常に変化す
るか否かをテストする出力端子（22）のテスト時にはテ
スタ（図示せず）を出力端子（22）に接続するので、テ
スタのピン容量（24）が出力端子（22）と接地点間に加
わることになる。テスタはトランジスタ（21）に入力信
号が加ったとき出力端子（22）に出力される電圧を取り
込んで処理するが、その取り込みは出力電圧をサンプリ
ングすることによって行う。
発明が解決しようとする課題 ところで、上記従来例においては出力端子（22）に生じ
るハイレベルの電圧はプルアップ抵抗（23）とトランジ
スタ（21）の導通時抵抗の抵抗分割で立ち下がるが、ト
ランジスタ（21）のバラツキ（従ってトランジスタの導
通時抵抗のバラツキ）のために第６図のようにハイレベ
ルの電圧の立ち下がりにバラツキが生じると共にロール
ベルの電圧もバラツクことになる。そのため、テスタで
のサンプリングのタイミング設定及びロー，ハイレベル
の判定のレベルを調整しなければならなくなる。もう１
つの問題として第７図に示しているようにプルアップ抵
抗（23）はローレベルを出力するために大きな値に設定
する必要があり〔トランジスタ（21）とプルアップ抵抗
（23）の抵抗分割で電圧を得るため〕、ハイレベルを出
力するのに抵抗（23）と容量（24）の時定数分の時間が
かかる。このため、動作スピードによってテスタでのサ
ンプリング設定、若しくは抵抗値を調整する必要がでて
くる。このことは、テストしようとするIC1つ１つにつ
いてテスタを調整しなければならないことを意味し、多
量生産における検査工程には、いかにも不向きであると
いう欠点がある。尚、第７図において、SLはサプリング
時のレベルを示している。立ち上がり，立ち下がりスピ
ードはプルアップ抵抗（23）によって左右されるため、
レベルSLが（ａ）と（ｂ）とでは異なる。
るハイレベルの電圧はプルアップ抵抗（23）とトランジ
スタ（21）の導通時抵抗の抵抗分割で立ち下がるが、ト
ランジスタ（21）のバラツキ（従ってトランジスタの導
通時抵抗のバラツキ）のために第６図のようにハイレベ
ルの電圧の立ち下がりにバラツキが生じると共にロール
ベルの電圧もバラツクことになる。そのため、テスタで
のサンプリングのタイミング設定及びロー，ハイレベル
の判定のレベルを調整しなければならなくなる。もう１
つの問題として第７図に示しているようにプルアップ抵
抗（23）はローレベルを出力するために大きな値に設定
する必要があり〔トランジスタ（21）とプルアップ抵抗
（23）の抵抗分割で電圧を得るため〕、ハイレベルを出
力するのに抵抗（23）と容量（24）の時定数分の時間が
かかる。このため、動作スピードによってテスタでのサ
ンプリング設定、若しくは抵抗値を調整する必要がでて
くる。このことは、テストしようとするIC1つ１つにつ
いてテスタを調整しなければならないことを意味し、多
量生産における検査工程には、いかにも不向きであると
いう欠点がある。尚、第７図において、SLはサプリング
時のレベルを示している。立ち上がり，立ち下がりスピ
ードはプルアップ抵抗（23）によって左右されるため、
レベルSLが（ａ）と（ｂ）とでは異なる。
本発明は以上のような点に鑑みなされたものであって、
出力端子に生じる出力電圧の取ち上がり，立ち下がり等
にバラツキが生じない半導体装置並びにテスト方法を提
供することを目的とする。
出力端子に生じる出力電圧の取ち上がり，立ち下がり等
にバラツキが生じない半導体装置並びにテスト方法を提
供することを目的とする。
課題を解決するための手段 上記の目的を達成するため本発明のテスト方法は、Ｎチ
ャンネル又はＰチャンネルの第１のMOSトランジスタと
Ｐチャンネル又はＮチャンネルの第２のMOSトランジス
タの間に通常使用状態ではOFF、テスト時はONとなるよ
うにゲート電圧が与えられる第３のMOSトランジスタを
接続すると共に、前記第1MOSトランジスタと前記第3MOS
トランジスタの接続中点に出力端子を接続した半導体装
置の出力回路において、前記出力端子にテスタを接続し
て出力端子をテストする時に前記第３のMOSトランジス
タをONさせるテスト信号を与えることにより前記出力回
路を擬似CMOSとして動作させるようにしている。ここ
で、擬似CMOSとは、CMOSと同じようにハイレベルを出力
するときは電源側のみが出力端子と導通状態にあり、基
準電位点側とは非導通状態であること、及びローレベル
を出力するときは電源側と非導通状態で、基準電位点側
と導通状態になるMOSトランジスタ回路をいうものとす
る。
ャンネル又はＰチャンネルの第１のMOSトランジスタと
Ｐチャンネル又はＮチャンネルの第２のMOSトランジス
タの間に通常使用状態ではOFF、テスト時はONとなるよ
うにゲート電圧が与えられる第３のMOSトランジスタを
接続すると共に、前記第1MOSトランジスタと前記第3MOS
トランジスタの接続中点に出力端子を接続した半導体装
置の出力回路において、前記出力端子にテスタを接続し
て出力端子をテストする時に前記第３のMOSトランジス
タをONさせるテスト信号を与えることにより前記出力回
路を擬似CMOSとして動作させるようにしている。ここ
で、擬似CMOSとは、CMOSと同じようにハイレベルを出力
するときは電源側のみが出力端子と導通状態にあり、基
準電位点側とは非導通状態であること、及びローレベル
を出力するときは電源側と非導通状態で、基準電位点側
と導通状態になるMOSトランジスタ回路をいうものとす
る。
また、本発明の半導体装置は、基準電位点と電源ライン
間に縦続接続されたＮチャンネル又はＰチャンネルの第
1,第2MOSトランジスタと、該第1,第2MOSトランジスタの
接続中点に接続された出力端子と、前記第2MOSトランジ
スタのゲートに接続されたゲート回路と、前記第1MOSト
ランジスタのゲートと前記ゲート回路の第１入力端に入
力信号を導びく手段と、前記ゲート回路の第２入力端に
テスト信号を導びく手段とから成り、前記第２のMOSト
ランジスタは通常使用状態ではOFFになるようにゲート
電圧が与えられ、テスト時には第１のMOSトランジスタ
とON、OFFが逆になるように前記ゲート回路を介して反
転した入力信号がゲート電圧として与えられる構成とな
っていることにより前記出力回路を擬似CMOSとして動作
させるようにしている。
間に縦続接続されたＮチャンネル又はＰチャンネルの第
1,第2MOSトランジスタと、該第1,第2MOSトランジスタの
接続中点に接続された出力端子と、前記第2MOSトランジ
スタのゲートに接続されたゲート回路と、前記第1MOSト
ランジスタのゲートと前記ゲート回路の第１入力端に入
力信号を導びく手段と、前記ゲート回路の第２入力端に
テスト信号を導びく手段とから成り、前記第２のMOSト
ランジスタは通常使用状態ではOFFになるようにゲート
電圧が与えられ、テスト時には第１のMOSトランジスタ
とON、OFFが逆になるように前記ゲート回路を介して反
転した入力信号がゲート電圧として与えられる構成とな
っていることにより前記出力回路を擬似CMOSとして動作
させるようにしている。
作 用 本発明の出力端子のテスト方法によれば、テスト時、半
導体装置の出力回路が擬似CMOSとして作動するので、入
力信号により第１のMOSトランジスタがOFFで第２のMOS
トランジスタがONのときに出力端子の電圧は立ち上が
り、第１のMOSトランジスタがONで第２のMOSトランジス
タがOFFのとき立ち下がる。従って、テスト時に従来の
ように出力端子にプルアップ抵抗を接続しなくてもよ
く、そのため出力端子電圧の立ち上がり，立ち下がりの
バラツキが殆ど生じない。
導体装置の出力回路が擬似CMOSとして作動するので、入
力信号により第１のMOSトランジスタがOFFで第２のMOS
トランジスタがONのときに出力端子の電圧は立ち上が
り、第１のMOSトランジスタがONで第２のMOSトランジス
タがOFFのとき立ち下がる。従って、テスト時に従来の
ように出力端子にプルアップ抵抗を接続しなくてもよ
く、そのため出力端子電圧の立ち上がり，立ち下がりの
バラツキが殆ど生じない。
また、本発明の半導体装置では、テスト信号が無ければ
第2MOSトランジスタがOFF状態となるが、テスト信号が
あると、入力信号によって第2MOSトランジスタのON,OFF
を制御できるので、第2MOSトランジスタがONで且つ第1M
OSトランジスタをOFFにすることにより出力端子にハイ
レベルを生じさせることができ、また第2MOSトランジス
タがOFFで且つ第1MOSトランジスタをONすることにより
出力端子の電圧を立ち下がらせることができる。従っ
て、この場合にもテスト時に出力端子にプルアップ抵抗
を接続しなくてよい。
第2MOSトランジスタがOFF状態となるが、テスト信号が
あると、入力信号によって第2MOSトランジスタのON,OFF
を制御できるので、第2MOSトランジスタがONで且つ第1M
OSトランジスタをOFFにすることにより出力端子にハイ
レベルを生じさせることができ、また第2MOSトランジス
タがOFFで且つ第1MOSトランジスタをONすることにより
出力端子の電圧を立ち下がらせることができる。従っ
て、この場合にもテスト時に出力端子にプルアップ抵抗
を接続しなくてよい。
実施例 以下本発明の実施例を図面に従って説明する。第１図は
本発明のテスト方法を実施するIC（４）の出力回路を示
している。同図において、（１）（２）は接地点と電源
ライン（５）間にCMOS構造に縦続接続された第1,第２の
MOSトランジスタであり、（３）はその間に接続された
第３のMOSトランジスタである。特にこれに限る必要は
ないが、本実施例の場合、第１のMOSトランジスタ
（１）と第３のMOSトランジスタ（３）はＮチャンネル
型のMOSトランジスタとして構成されており、一方第２
のMOSトランジスタ（２）はＰチャンネル型のMOSトラン
ジスタとして構成されている。第1,第３のOMSトランジ
スタ（１）（３）の接続中点（６）には出力端子（７）
が接続されている。第３のMOSトランジスタ（３）は点
線で示す部分（８）のマスクオプションによってエンフ
ァンスメント型にも、ディプレッション型にも構成でき
る。即ち、この出力回路はマスクオプションによって第
３のMOSトランジスタ（３）を導通するようになせば、C
MOS回路となり、第３のMOSトランジスタ（３）を非導通
とすればオープンドレインとなる。尚、どちらの場合も
通常使用状態では第３のMOSトランジスタ（３）のゲー
トは接地点に接続される。
本発明のテスト方法を実施するIC（４）の出力回路を示
している。同図において、（１）（２）は接地点と電源
ライン（５）間にCMOS構造に縦続接続された第1,第２の
MOSトランジスタであり、（３）はその間に接続された
第３のMOSトランジスタである。特にこれに限る必要は
ないが、本実施例の場合、第１のMOSトランジスタ
（１）と第３のMOSトランジスタ（３）はＮチャンネル
型のMOSトランジスタとして構成されており、一方第２
のMOSトランジスタ（２）はＰチャンネル型のMOSトラン
ジスタとして構成されている。第1,第３のOMSトランジ
スタ（１）（３）の接続中点（６）には出力端子（７）
が接続されている。第３のMOSトランジスタ（３）は点
線で示す部分（８）のマスクオプションによってエンフ
ァンスメント型にも、ディプレッション型にも構成でき
る。即ち、この出力回路はマスクオプションによって第
３のMOSトランジスタ（３）を導通するようになせば、C
MOS回路となり、第３のMOSトランジスタ（３）を非導通
とすればオープンドレインとなる。尚、どちらの場合も
通常使用状態では第３のMOSトランジスタ（３）のゲー
トは接地点に接続される。
今、ここでマスクオプションにより、この出力回路は通
常使用状態ではオープンドレインになるように構成され
ているものとする。従って、出力回路から出力される電
圧をテスタ（図示せず）に取り込んで出力端子（７）の
テストを行う場合、通常の使用状態と同じように第３の
MOSトランジスタ（３）のゲートを接続しておくと、従
来例で述べたように出力端子（７）プルアップ抵抗を接
続してテストしなばならないが、前記第３のMOSトラン
ジスタ（３）にテスト信号（この場合、ハイレベル電
圧）を与えておくと、第３のMOSトランジスタ（３）は
導通可能状態となるので、この出力回路は擬似CMOSとし
て動作する。
常使用状態ではオープンドレインになるように構成され
ているものとする。従って、出力回路から出力される電
圧をテスタ（図示せず）に取り込んで出力端子（７）の
テストを行う場合、通常の使用状態と同じように第３の
MOSトランジスタ（３）のゲートを接続しておくと、従
来例で述べたように出力端子（７）プルアップ抵抗を接
続してテストしなばならないが、前記第３のMOSトラン
ジスタ（３）にテスト信号（この場合、ハイレベル電
圧）を与えておくと、第３のMOSトランジスタ（３）は
導通可能状態となるので、この出力回路は擬似CMOSとし
て動作する。
第２図はこのようにした場合の入力電圧（VIN）と出力
端子（７）に生じる電圧（VOUT）を示している。この場
合、擬似CMOSにより出力端子（７）に生じる出力電圧の
立ち上がり及び立ち下がりにバラツキは生じない。ただ
し、出力電圧（VOUT）の上限は第３のMOSトランジスタ
（３）のスレッショールド電圧の分だけ電源ライン
（５）の電圧（VDD）より低くなっている。尚、第２図
において、GNDは接地点の電位を示している。
端子（７）に生じる電圧（VOUT）を示している。この場
合、擬似CMOSにより出力端子（７）に生じる出力電圧の
立ち上がり及び立ち下がりにバラツキは生じない。ただ
し、出力電圧（VOUT）の上限は第３のMOSトランジスタ
（３）のスレッショールド電圧の分だけ電源ライン
（５）の電圧（VDD）より低くなっている。尚、第２図
において、GNDは接地点の電位を示している。
第３図は第１図の出力回路を構成する半導体装置の構造
図であり、Ｐ型の半導体基板（９）内に上記第１のMOS
トランジスタ（１），第２のMOSトランジスタ（２）及
び第３のMOSトランジスタ（３）が図示のように形成さ
れている。ここでＰはＰ型領域を示し、ＮはＮ型領域を
示す。また、（10）は入力端子，（11）はテスト端子で
ある。尚、この場合、通常使用状態では第３のMOSトラ
ンジスタ（３）がOFFしているため、外部から電源電圧
（VDD）よりも高い電圧が印加されても、第１のMOSトラ
ンジスタ（１）及び第３のMOSトランジスタ（３）には
順方向電圧ダイオードが存しないので、高耐圧のオープ
ンドレ・インを形成できる。
図であり、Ｐ型の半導体基板（９）内に上記第１のMOS
トランジスタ（１），第２のMOSトランジスタ（２）及
び第３のMOSトランジスタ（３）が図示のように形成さ
れている。ここでＰはＰ型領域を示し、ＮはＮ型領域を
示す。また、（10）は入力端子，（11）はテスト端子で
ある。尚、この場合、通常使用状態では第３のMOSトラ
ンジスタ（３）がOFFしているため、外部から電源電圧
（VDD）よりも高い電圧が印加されても、第１のMOSトラ
ンジスタ（１）及び第３のMOSトランジスタ（３）には
順方向電圧ダイオードが存しないので、高耐圧のオープ
ンドレ・インを形成できる。
次に、第４図は本発明の半導体装置の実施例を示してお
り、第1MOSトランジスタ（12）と第2MOSトランジスタ
（13）が接地点と電源ライン（５）間に縦続接続されて
いる。ここで、第1,第2MOSトランジスタ（12）（13）
は、特にこれに限る必要はないが、Ｎチャンネル型のMO
Sトランジスタとして構成されている。第2MOSトランジ
スタ（13）のゲートにはNORゲート（14）の出力端（14
c）が接続され、このNORゲート（14）の第１入力端（14
a）には入力信号が印加され第２入力端（14b）にはテス
ト信号（ハイレベル）を反転した電圧（以下、これもテ
スト信号という）が印加されるようになっている。
り、第1MOSトランジスタ（12）と第2MOSトランジスタ
（13）が接地点と電源ライン（５）間に縦続接続されて
いる。ここで、第1,第2MOSトランジスタ（12）（13）
は、特にこれに限る必要はないが、Ｎチャンネル型のMO
Sトランジスタとして構成されている。第2MOSトランジ
スタ（13）のゲートにはNORゲート（14）の出力端（14
c）が接続され、このNORゲート（14）の第１入力端（14
a）には入力信号が印加され第２入力端（14b）にはテス
ト信号（ハイレベル）を反転した電圧（以下、これもテ
スト信号という）が印加されるようになっている。
従って、この回路は通常の使用状態では第2MOSトランジ
スタ（13）がOFFで、第1MOSトランジスタ（12）のみに
よるオープンドレインとなっているが、テスト信号を印
加すると、第2MOSトランジスタ（13）は入力電圧
（VIN）によって、ON,OFF制御されることになる。よっ
て、テスト時に出力端子（７）をハイレベルにするとき
は入力電圧（VIN）としてローレベルを与えれば第1MOS
トランジスタ（12）がOFF,第2MOSトランジスタ（13）が
ONとなり、出力端子（７）をハイレベルにすることがで
きる。次に、出力端子（７）をローレベルになすには入
力電圧（VIN）としてハイレベルを与えればよい。
スタ（13）がOFFで、第1MOSトランジスタ（12）のみに
よるオープンドレインとなっているが、テスト信号を印
加すると、第2MOSトランジスタ（13）は入力電圧
（VIN）によって、ON,OFF制御されることになる。よっ
て、テスト時に出力端子（７）をハイレベルにするとき
は入力電圧（VIN）としてローレベルを与えれば第1MOS
トランジスタ（12）がOFF,第2MOSトランジスタ（13）が
ONとなり、出力端子（７）をハイレベルにすることがで
きる。次に、出力端子（７）をローレベルになすには入
力電圧（VIN）としてハイレベルを与えればよい。
発明の効果 本発明のテスト方法によれば、オープンドレインの出力
回路をテストモード時に擬似CMOSとして動作させるの
で、出力端子にプルアップ抵抗を接続しなくて済むと共
に出力端子の電圧の立ち上がり並びに立ち下がりがバラ
ツクことがないので、出力端子に接続するテスタのサン
プリング・タイミングを半導体装置の製品ごとに調整す
る必要がなく、特に半導体装置の生産工程における出力
端子の検査に好適である。
回路をテストモード時に擬似CMOSとして動作させるの
で、出力端子にプルアップ抵抗を接続しなくて済むと共
に出力端子の電圧の立ち上がり並びに立ち下がりがバラ
ツクことがないので、出力端子に接続するテスタのサン
プリング・タイミングを半導体装置の製品ごとに調整す
る必要がなく、特に半導体装置の生産工程における出力
端子の検査に好適である。
また、本発明の半導体装置ではテスト信号によって出力
回路の構成を変え出力端子のハイレベル化を出力回路自
体の構成で行うことができるようになすゲート回路が設
けられているので、この半導体装置の出力端子をテスト
する際には出力電圧の立ち上がり並びに立ち下がりにバ
ラツキが生じない。
回路の構成を変え出力端子のハイレベル化を出力回路自
体の構成で行うことができるようになすゲート回路が設
けられているので、この半導体装置の出力端子をテスト
する際には出力電圧の立ち上がり並びに立ち下がりにバ
ラツキが生じない。
第１図は本発明のテスト方法を実施する半導体装置にお
ける出力回路部分を示す回路図であり、第２図はその信
号波形図、第３図は構造図である。第４図は本発明のテ
スト方法に係る他の半導体装置における出力回路部分を
示す回路図である。第５図は従来例の回路図であり、第
６図はその出力端子の電圧波形を示す図である。第７図
は従来例の回路でのテストスピードとサンプリング時の
判定電圧レベルとの関係を示す図である。 （１）……第１のMOSトランジスタ， （２）……第２のMOSトランジスタ， （３）……第３のMOSトランジスタ， （５）……電源ライン，（６）……接続中点， （７）……出力端子， （12）……第1MOSトランジスタ， （13）……第2MOSトランジスタ， （14）……ゲート回路，（GND）……基準電圧， （VDD）……電源電圧，（VDD2）……外部電源電圧。
ける出力回路部分を示す回路図であり、第２図はその信
号波形図、第３図は構造図である。第４図は本発明のテ
スト方法に係る他の半導体装置における出力回路部分を
示す回路図である。第５図は従来例の回路図であり、第
６図はその出力端子の電圧波形を示す図である。第７図
は従来例の回路でのテストスピードとサンプリング時の
判定電圧レベルとの関係を示す図である。 （１）……第１のMOSトランジスタ， （２）……第２のMOSトランジスタ， （３）……第３のMOSトランジスタ， （５）……電源ライン，（６）……接続中点， （７）……出力端子， （12）……第1MOSトランジスタ， （13）……第2MOSトランジスタ， （14）……ゲート回路，（GND）……基準電圧， （VDD）……電源電圧，（VDD2）……外部電源電圧。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8238 27/04 27/092 Ｈ０１Ｌ 27/04 Ｔ 9170−4Ｍ 27/08 ３２１ Ｌ
Claims (2)
- 【請求項１】Ｎチャンネル又はＰチャンネルの第１のMO
SトランジスタとＰチャンネル又はＮチャンネルの第２
のMOSトランジスタの間に通常使用状態ではOFF、テスト
時にはONとなるようにゲート電圧が与えられる第３のMO
Sトランジスタを接続すると共に、前記第１のMOSトラン
ジスタと前記第３のMOSトランジスタの接続中点に出力
端子を接続した半導体装置の出力回路において、前記出
力端子にテスタを接続して出力端子をテストする時に前
記第３のMOSトランジスタをONさせるテスト信号を与え
ることにより前記出力回路を擬似CMOSとして動作させる
ことを特徴とする半導体装置の出力端子テスト方法。 - 【請求項２】基準電位点と電源ライン間に縦続接続され
たＮチャンネル又はＰチャンネルの第１、第２のMOSト
ランジスタと、該第１、第２のMOSトランジスタの接続
中点に接続された出力端子と、前記第２のMOSトランジ
スタのゲートに接続されたゲート回路と、前記第１のMO
Sトランジスタのゲートと前記ゲート回路の第１入力端
に入力信号を導びく手段と、前記ゲート回路の第２入力
端にテスト信号を導びく手段とから成り、前記第２のMO
Sトランジスタは通常使用状態ではOFFになるようにゲー
ト電圧が与えられ、テスト時には第１のMOSトランジス
タとON、OFFが逆になるように前記ゲート回路を介して
反転した入力信号がゲート電圧として与えられることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153236A JPH0776783B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置及び出力端子テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153236A JPH0776783B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置及び出力端子テスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319274A JPH0319274A (ja) | 1991-01-28 |
| JPH0776783B2 true JPH0776783B2 (ja) | 1995-08-16 |
Family
ID=15558030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153236A Expired - Lifetime JPH0776783B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置及び出力端子テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0776783B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4057520B2 (ja) * | 2003-12-24 | 2008-03-05 | Ｔｄｋ株式会社 | 電子部品 |
-
1989
- 1989-06-15 JP JP1153236A patent/JPH0776783B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319274A (ja) | 1991-01-28 |
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