JPH0776924B2 - ディジタルコンピュータシステム - Google Patents

ディジタルコンピュータシステム

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JPH0776924B2
JPH0776924B2 JP3096094A JP9609491A JPH0776924B2 JP H0776924 B2 JPH0776924 B2 JP H0776924B2 JP 3096094 A JP3096094 A JP 3096094A JP 9609491 A JP9609491 A JP 9609491A JP H0776924 B2 JPH0776924 B2 JP H0776924B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタルコンピュータ
およびディジタルデータプロセッサに係り、特に２つ以
上の命令を並列処理可能なディジタルコンピュータおよ
びデータプロセッサに関する。
【０００２】
【従来の技術】命令を一度に１つずつ逐次実行する従来
のコンピュータの性能は、これまでに主として回路技術
の改良により、大きく改善されてきている。このような
ワン・アット・ア・タイム命令実行コンピュータは“ス
カラ”コンピュータまたはプロセッサと呼ばれることが
多い。回路技術がその限界に達するにつれ、コンピュー
タ設計者は性能を大きく改良する他の手段を検討しなけ
ればならない。
【０００３】最近、単一の命令ストリームから１つ以上
の命令を一度に実行することにより性能の改良を試みる
いわゆる“スーパースカラ”コンピュータが提案されて
いる。このようなスーパースカラコンピュータでは、所
定数の命令が並列に実行されてよいか否かを命令実行時
間に判定するのが普通である。このような判定は、命令
のオペレーションコードに、また隣接する命令間に存在
するデータ依存性に基づいてなされる。オペレーション
コードは、命令の各々が利用する特定のハードウェア要
素を決定し、一般には２つ以上の命令が同時に同じハー
ドウェア要素を利用することはできず、また前回の命令
の結果に依存する命令（データ依存性）を実行すること
はできない。このようなハードウェアおよびデータの依
存性は、幾つかの命令の組合わせの並列的な実施を不可
能にするものである。この場合、命令は非並列的にそれ
ら自身により実行される。したがって、当然のことなが
ら、スーパースカラコンピュータの性能は低下する。
【０００４】
【発明が解決しようとする課題】上記の提案されたスー
パースカラコンピュータの性能はある程度改良されてい
るが、また小形化が望まれるという欠点も有している。
ある場合には、どの命令が並列に実行できるかを命令実
行時間に判定するには、わずかではあるが認め得る時間
量を必要とし、この時間量は、これを他の正常なマシン
演算に重ねて簡単にマスクできないものである。このよ
うな欠点は、命令セットのアーキテクチュアが複雑にな
るにつれさらに顕著になる。また、上記の判定は、同じ
命令が第２のまたは他の時点で実行されるごとに再度全
体にわたって繰り返されなければならないという他の問
題点もある。
【０００５】したがって、本発明の目的は上記従来の問
題点を解消し、２つ以上の命令を並列処理可能なディジ
タルコンピュータおよびデータプロセッサを提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明に係るスカラブル
複合命令セットマシン（Ｓｃａｌａｂｌｅ Ｃｏｍｐｏ
ｕｎｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｍａｃｈｉ
ｎｅ（ＳＣＩＳＭ））の寄与の１つは、並列実行判定を
実行時間に行わないことにある。判定は、全命令処理プ
ロセスの初期の時点で行う。例えば、命令バッファまた
は命令スタックを有するマシンの命令バッファの前方で
行う。他の例では、キャッシュ・ユニットを通して命令
を流すマシンの命令キャッシュの前方で行う。
【０００７】ＳＣＩＳＭマシンの他の寄与は、並列実行
判定の結果を記録し、このような結果が、同じ命令が第
２または他の時刻に使用される場合に使用できるように
することにある。
【０００８】本発明の一実施例においては、並列実行判
定の記録には、命令ストリームの個々の命令に付加また
は挿入されるタグを生成することにより実現される。こ
れらのタグは、命令が並列に実行できるか否か、または
これらの命令が一度に１つ実行される必要があるか否か
を示すものである。この命令タグ付加プロセスは、ここ
では「複合化（ｃｏｍｐｏｕｎｄｉｎｇ）」と呼ばれ
る。このプロセスは、実際には、並列処理のために、２
つ以上の個々の命令を単一の複合命令に結合するために
用いられる。
【０００９】本発明の特に好適な実施例においては、コ
ンピュータは、その上位記憶ユニットからその命令実行
ユニットへの途中でマシン命令を一時記憶するキャッシ
ュ記憶機構を備えるものであり、複合化すなわち命令タ
グ付加プロセスは、命令および複合化タグの両者がキャ
ッシュ記憶機構に記憶されるように、上位記憶ユニット
とキャッシュ記憶機構との途中で実施される。既知のよ
うに、適切に設計されたキャッシュ記憶機構の、それ自
身での、およびそれ自身の使用により、コンピュータの
全体にわたる性能が改良される。さらに、複合化タグの
キャッシュ記憶機構への記憶により、関係する命令がキ
ャッシュ記憶機構に残っている限りはタグを再び反復使
用できるようになる。既知のように、命令は一度以上使
用されるのに十分な長い時間にわたってキャッシュに記
憶されることが多い。
【００１０】本発明を、その他の利点と特徴と共に十分
理解するために、添付図面によりなされる以下の説明が
与えられ、本発明の範囲は添付した特許請求の範囲に示
される。
【００１１】
【実施例】図１の実施例の説明 図１は、本発明により構成されたディジタルコンピュー
タシステムまたはディジタルデータ処理システムの要部
の代表的な実施例を示すブロック図である。このコンピ
ュータシステムは、２つ以上の命令を並列に処理するこ
とができる。また、このコンピュータシステムは、処理
されるべき命令とデータを記憶する第１記憶機構を備え
ている。この記憶機構は上位記憶装置１０として示して
ある。この記憶装置１０は大容量低速度記憶機構であ
り、例えば大容量システムの記憶ユニットまたは包括的
・階層構造記憶システムの下位部分などが用いられる。
【００１２】図１のコンピュータシステムは、さらに上
位記憶装置１０から命令を受けると共に、これらの命令
のどれが互いに並列に処理されてよいかを示すタグフィ
ールドをこれらの命令に関係させる命令複合化機構を備
えている。この命令複合化機構は、命令複合化ユニット
１１により代表される。この命令複合化ユニット１１
は、入力命令を解析し、どの命令が並列に処理されてよ
いかを決定するものである。さらに、命令複合化ユニッ
ト１１は、これらの解析された命令に対して、どの命令
が互いに並列に処理されてよいか、またどの命令が互い
に並列に処理されてはいけないかを示すタグ情報または
タグフィールドを発生する。
【００１３】図１のシステムは、さらに、命令複合化機
構１１に結合されて上記解析された命令およびそれらに
係るタグフィールドを受けると共に記憶する第２記憶機
構を備えている。この第２のまたは他の記憶機構は、複
合命令キャッシュ１２により代表される。このキャッシ
ュ１２は、低速記憶機構１０をアクセスしなければなら
ない頻度を減らすことによりコンピュータシステムの性
能率を改良するために一般に使用される種類の小容量高
速度記憶機構である。
【００１４】図１のシステムは、さらに、互いに並列動
作する複数の機能命令処理ユニットを備えている。これ
らの機能命令処理ユニットは、機能ユニット１３，１
４，１５・・・により代表される。これらの機能ユニッ
ト１３〜１５は、同時的に互いに並列に動作し、またそ
れぞれのユニットは、それ自身で１種類以上のマシンレ
ベル命令を処理することができる。使用できる機能ユニ
ットとしては、例えば、汎用算術論理ユニット（ａｒｉ
ｔｈｍｅｔｉｃ ａｎｄ ｌｏｇｉｃｕｎｉｔ：ＡＬ
Ｕ），アドレス発生形ＡＬＵ，データ依存性解消ＡＬ
Ｕ，分岐命令処理ユニット，データシフトユニット，浮
動小数点処理ユニットなどがある。或るコンピュータシ
ステムは、これらの種類の機能ユニットを２台以上備え
ることができる。例えば、或るコンピュータシステム
は、２台以上の汎用ＡＬＵを備えることができる。さら
に、或るコンピュータシステムは、これらの異なる種類
の機能ユニットの各々および全てを備える必要はない。
機能ユニットの特定の構成は、考慮される特定のコンピ
ュータシステムの特性に依存する。
【００１５】図１のコンピュータシステムは、複合命令
キャッシュ１２に結合されて、それに記憶された隣接命
令を、機能命令処理ユニット１３〜１５の異なるものに
上記命令が並列処理されてよいことを命令タグフィール
ドが示したとき供給する、命令フェッチ・イシュ（ｆｅ
ｔｃｈ／ｉｓｓｕｅ）機構を備えている。この機構は、
フェッチ・イシュ・ユニット１６により代表される。こ
の命令フェッチ・イシュ・ユニット１６は、キャッシュ
１２から命令を取り出し、それらのタグフィールドおよ
びオペレーションコードフィールドを検討し、さらにこ
のような検討に基づいて上記命令を機能ユニット１３〜
１５の適当なものに送出する。
【００１６】所望の命令が複合命令キャッシュ１２にあ
るときは、適切なアドレスがキャッシュ１２に送出さ
れ、それから所望の命令を取り出す。これは「キャッシ
ュ・ヒット」と呼ばれる。要求された命令がキャッシュ
１２にないときは、この命令は上位記憶装置１０から取
り出され、キャッシュ１２に与えられなければならな
い。これは「キャッシュ・ミス］と呼ばれる。このミス
が生じると、要求された命令のアドレスは上位記憶装置
１０に送出される。これに応じて上位記憶装置１０は、
要求された命令を含む一連の命令の転送または読出しを
開始する。これらの命令は、命令複合化ユニット１１の
入力に転送され、そこでこれらの命令は解析され、各々
の命令に対する適切なタグフィールドが生成される。そ
の後、タグ付き命令は複合命令キャッシュ１２に供給，
記憶され、必要に応じて機能ユニット１３，１４，１５
によるその後の使用に供される。
【００１７】命令複合化ユニット１１で行われる命令解
析には、ある比較的少量の時間が要求される。しかし、
この命令複合化解析は、命令キャッシュ・ミスが生じた
ときにのみ行われ、したがって比較的まれに行われる。
【００１８】図２は、複合化されたまたはタグ付き命令
が図１の命令複合化ユニット１１の出力に現れたときの
それらの命令の流れの一部を示す図である。図からわか
るように、各々の命令（ＩＮＳＴＲ）は、命令複合化ユ
ニット１１によりそれに付加されたタグフィールド（Ｔ
ＡＧ）を有している。図２に示したようなタグ付き命令
は、複合命令キャッシュ１２に記憶される。キャッシュ
１２に記憶されたタグ付き命令は、必要に応じて、命令
フェッチ・イシュ・ユニット１６により取り出される。
タグ付き命令がフェッチ・イシュ・ユニット１６により
受け取られると、それらのタグフィールドは、それらが
並列に処理されてよいか否かを決定するために検討さ
れ、またそれらのオペレーションコードフィールドは利
用できる機能ユニットのどれがそれらの処理に最も適し
ているかを決定するために検討される。タグフィールド
が２つ以上の命令が並列処理に適していることを示した
ときは、それらの命令はそれらのオペレーションコード
フィールドのコーディングに従って機能ユニットの適切
なものに送出される。次に、このような命令はそれぞれ
の機能ユニットにより互いに同時に処理される。
【００１９】並列処理に適していない命令が生じたとき
は、その命令はそのオペレーションコードにより決定さ
れる適切な機能ユニットに送られ、選択された機能ユニ
ットにより単独でそれ自身により処理される。
【００２０】複数の命令が常に並列に処理されている最
も完全な場合には、コンピュータシステムの命令実行速
度は、命令が一度に１つ実行される場合のＮ倍になる。
ただし、Ｎは並列に処理されているグループの命令数で
ある。
【００２１】図３の命令複合化ユニットの説明 図３は、本発明に従って構成された命令複合化ユニット
の代表的な実施例の内部構成をさらに詳細に示すブロッ
ク図である。この命令複合化ユニットは、図１の命令複
合化ユニット１１として使用するのに適したものであ
る。図３の命令複合化ユニット２０は一度に最大２つの
命令が並列に処理され得るように設計されている。この
場合は、１ビット・タグフィールドが使用される。タグ
ビット値の“１”は、命令が“第１”の命令であること
を意味する。タグビット値“０”は、命令が“第２”の
命令であり、先行する第１命令と並列に実行されること
を意味する。１のタグビット値を有する命令は、次の命
令のタグビット値に依存して、それ自身により実行され
るかまたは次の命令と同時にかつ並列に実行される。
【００２２】１のタグビット値を有する命令と、０のタ
グビット値を有する次の命令との各々の対は、並列実行
のために複合命令を形成し、即ち、このような対の命令
は互いに並列に処理される。連続する２つの命令に対す
るタグビットがそれぞれ１の値を持つときは、これらの
命令の第１のものはそれ自身により非並列的に実行され
る。最悪の場合には、シーケンスの全ての命令は１のタ
グビット値を有することになる。このような最悪の場合
には、命令の全ては一度に１つずつ非並列的に実行され
る。
【００２３】図３の命令複合化ユニット２０は、上位記
憶ユニット１０から複数の逐次命令を受けるための複数
命令レジスタ２１を備えている。命令複合化ユニット２
０はさらに、複数の規則に基づく命令解析機構を備えて
いる。各々のこのような命令解析機構は、命令レジスタ
２１の異なる対の並列命令を解析し、さらにその対の２
つの命令が並列に処理されてよいか否かを示す複合可能
信号を発生する。図３には、複数の複合解析ユニット２
２〜２５が示してある。これらの複合解析ユニット２２
〜２５の各々は、上述した命令解析機構を２つ備えてい
る。従って、これらの解析ユニット２２〜２５の各々
は、２つの複合可能信号を発生する。例えば、第１の複
合解析ユニット２２は、命令０および１が並列に処理さ
れてよいか否かを示す第１の複合可能信号Ｍ０１を発生
する。この複合解析ユニットはさらに、命令１および２
が並列に処理されてよいか否かを示す第２の複合可能信
号Ｍ１２を発生する。
【００２４】同様にして、第２の複合解析ユニット２３
は、命令２および３が並列に処理されてよいか否かを示
す第１の複合可能信号Ｍ２３と、命令３および４が並列
に処理されてよいか否かを示す第２の複合可能信号Ｍ３
４とを発生する。第３の複合解析ユニット２４は、命令
４および５が並列に処理されてよいか否かを示す第１の
複合可能信号Ｍ４５と、命令５および６が並列に処理さ
れてよいか否かを示す第２の複合可能信号Ｍ５６とを発
生する。第４の複合解析ユニット２５は、命令６および
７が並列に処理されてよいか否かを示す第１の複合可能
信号Ｍ６７と、命令７および８が並列に処理されてよい
か否かを示す第２の複合可能信号Ｍ７８とを発生する。
【００２５】命令複合化ユニット２０はさらに、解析ユ
ニット２２〜２５の出力に現れる複合可能信号に応じて
命令レジスタ２１の異なる命令に対して個別のタグフィ
ールドを発生するタグ発生機構２６を備えている。これ
らのタグフィールドＴ０，Ｔ１，Ｔ２などは命令自身と
同様にタグ付き命令レジスタ２７に供給され、命令は入
力命令レジスタ２１から得られる。このようにして、複
合化ユニット出力レジスタ２７には、命令０に対するタ
グフィールドＴ０および命令１に対するタグフィールド
Ｔ１などが与えられる。
【００２６】本実施例においては、各々のタグフィール
ドＴ０，Ｔ１，Ｔ２・・・は、単一２進ビットからな
る。“１”のタグビット値は、これが付加される直ぐ次
の命令が“第１”命令であることを示す。“０”のタグ
ビット値は、直ぐ次の命令が“第２”命令であることを
示す。０のタグビット値を有する命令が続く、１のタグ
ビット値を有する命令は、これらの２つの命令が互いに
並列に実行されることを示している。複合化ユニット出
力レジスタ２７のタグ付き命令は、図１の複合命令キャ
ッシュ１２の入力に供給され、またこのような複合命令
キャッシュ１２に記憶される。
【００２７】図３に示したレジスタハードウェアの量
は、複合命令キャッシュに直接複合命令を記憶すること
により低減させることができることに注目するべきであ
る。
【００２８】図４には、図３の複合解析ユニット２２の
内部構成がさらに詳細に示してある。その他の複合解析
ユニット２３〜２５も同様に構成されている。図４に示
すように、複合解析ユニット２２は、命令０のオペレー
ションコードおよび命令１のオペレーションコードを検
討し、さらにこれらの２つのオペレーションコードが並
列実行のためにコンパティブルか否かを決定する命令コ
ンパティビリティ論理３０を備えている。この論理３０
は、オペレーションコードのどの対が並列実行のために
コンパティブルかを選択する所定の規則に従って構成さ
れる。特に、この論理３０は、問題のコンピュータシス
テムに使用される特定のハードウェア構成において、ど
の形の命令が並列実行のためにコンパティブルかを定め
る規則を実施する論理回路を備えている。命令０および
１に対するオペレーションコードがコンパティブルのと
きは、論理３０は２進１レベル信号を発生する。コンパ
ティブルでないときは、論理３０はその出力ラインに２
進０値を発生する。
【００２９】複合解析ユニット２２はさらに、命令１お
よび２の命令コードを検討し、これらの命令が並列実行
に対してコンパティブルか否かを決定する第２の命令コ
ンパティビリティ論理３１を備えている。論理３１は、
命令１および２の場合に対して、オペレーションコード
のどの対が並列実行のためにコンパティブルかを選択す
る、論理３０に対して使用されたものと同じ、所定の規
則に従って論理３０と同様に構成される。従って、論理
３１は、どの形の命令が並列実行に対してコンパティブ
ルかを定める規則を実施する論理回路を備えており、こ
の規則は論理３０に使用されるものと同じである。命令
１および２に対するオペレーションコードがコンパティ
ブルのときは、論理３１は２進１レベル出力が発生す
る。そうでないときは、論理３１は２進０レベル出力を
発生する。
【００３０】複合解析ユニット２２は、命令０および１
のＲ１およびＲ２フィールドにより示された汎用レジス
タの使用時の対立を検出する第１のレジスタ依存性論理
３２を備えている。これらの汎用レジスタについては、
後に詳細に説明する。特に、依存性論理３２は、第２命
令（命令１）が処理命令（命令０）の特性により得られ
る結果を使用するのに必要なデータ依存性状態の発生を
検出するように構成されるとよい。この場合、第２命令
は依存性解消ハードウェアにより実行され、従って第１
命令と並列に実行され得るか、または第２命令の実行は
先行する命令の実行の完了を待機しなければならず、従
って先行する命令と並列に実行され得ないのいずれかで
ある。（この種の幾つかのデータ依存性を解消する方法
については後に説明する。）命令０および１の並列実行
を阻止するレジスタ依存性が存在しないときは、論理３
２の出力ラインは１の２進値が与えられる。
【００３１】複合解析ユニット２２は更に、命令１およ
び２のＲ１およびＲ２フィールドにより示される汎用レ
ジスタの使用時の対立を検出する第２のレジスタ依存性
論理３３を備えている。この論理３３は既に説明した論
理３２と同じ構成であり、レジスタ依存性が存在しない
かまたはデータ依存性解消ハードウェアによりレジスタ
依存性が解消され得るときは２進１レベル出力を発生
し、さもなければ２進０レベル出力を発生する。
【００３２】命令コンパティビリティ論理３０およびレ
ジスタ依存性論理３２からの出力ラインはＡＮＤ回路３
４の２つの入力に接続される。ＡＮＤ回路３４の出力ラ
インは、問題の２つのオペレーションコードがコンパテ
ィブルであり、レジスタ依存性が存在しないときは２進
１の値を有する。このＡＮＤ回路３４の出力ライン上の
２進１値は、問題の２つの命令がコンパティブルであ
り、即ち並列に実行可能であることを示している。一
方、ＡＮＤ回路３４の出力ラインが０の２進値を持つと
きは、２つの命令は複合可能ではない。このようにし
て、ＡＮＤ回路３４の出力ライン上には、命令０と１が
並列処理されてよいか否かを示す第１複合可能信号Ｍ０
１が発生される。このＭ０１信号は、タグ発生器２６に
供給される。
【００３３】第２のコンパティビリティ論理３１および
第２の依存性論理３３からの出力ラインは、ＡＮＤ回路
３５の２つの入力に接続される。ＡＮＤ回路３５は、問
題の２つのオペレーションコード（命令１および２に対
するオペレーションコード）がコンパティブルであり、
また命令１および２に対するレジスタ依存性あるいはデ
ータ依存性解消ハードウェアにより実行できるレジスタ
依存性が存在しないときは、その出力ライン上に１の２
進値を有する第２複合可能信号Ｍ１２を発生する。さも
なければ、ＡＮＤ回路３５の出力ラインは、０の２進値
を有する。ＡＮＤ回路３５の出力ラインは、タグ発生器
２６の第２入力に接続されている。
【００３４】図３に示したその他の複合解析ユニット２
３〜２５も同様に、第１複合解析ユニット２２に対して
図４に示したものと同様の内部構成をなしている。
【００３５】ここで図５を参照すると、複合解析ユニッ
ト２２および最初の３つのタグＴＡＧ０，ＴＡＧ１，Ｔ
ＡＧ２の発生に使用されるタグ発生器２６の要部の実施
に使用できる論理回路例が示してある。この図５の例に
対しては、カテゴリＡおよびカテゴリＢの２つのカテゴ
リが存在すると仮定される。これらの命令カテゴリを複
合化する規則は次のように仮定される。
【００３６】（１）Ａは常にＡと複合できる。 （２）Ａは決してＢと複合できない。 （３）Ｂは決してＢと複合できない。 （４）Ｂは常にＡと複合できる。 （５）規則（４）は規則（１）に対して優先する。 ただし、これらの規則は命令の発生順序に関係する。
【００３７】さらに、これらの規則は、それらが観測さ
れるときレジスタ依存性の問題は存在しないということ
が仮定される。その理由は、これらの規則が、何らかの
インタロックがある場合にこのようなインタロックは常
にデータ依存性解消ハードウェアにより実行可能である
ことを暗に示していることによる。即ち、図５の例に対
しては図４のレジスタ依存性論理３２，３３は必要とさ
れないことが仮定される。このような場合は、ＡＮＤ回
路３４，３５も必要とされず、論理３０の出力はＭ０１
信号になり、論理３１の出力はＭ１２信号になる。
【００３８】これらの仮定に対して、図５は図４の命令
コンパティビリティ論理３０および命令コンパティビリ
ティ論理３１に使用できる内部論理回路を示した図であ
る。図５に示したように、命令コンパティビリティ論理
３０は、デコーダ４０，４１、ＡＮＤ回路４２，４３、
およびＯＲ回路４４を備えている。第２命令コンパティ
ビリティ論理３１は、デコーダ４１，４５、ＡＮＤ回路
４６，４７、およびＯＲ回路４８を備えている。中間の
デコーダ４１は、両論理３０および３１により共有され
る。
【００３９】第１論理３０は、命令０と１のオペレーシ
ョンコードＯＰ０およびＯＰ１を検討して、それらの並
列実行動作に対するコンパティビリティを決定する。こ
れは上記の規則（１）〜（４）に従ってなされる。デコ
ーダ４０は第１命令のオペレーションコードを参照し、
それがカテゴリＡのオペレーションコードのときは、デ
コーダ４０のＡ出力ラインは１レベルにセットされる。
もしＯＰ０がカテゴリＢのオペレーションコードのとき
は、デコーダ４０のＢ出力ラインは１レベルにセットさ
れる。もしＯＰ０がカテゴリＡにもカテゴリＢにも属さ
ないときは、デコーダ４０の両出力は２進０レベルにあ
る。第２デコーダ４１は、第２オペレーションコードＯ
Ｐ１に対して同様の種類のデコードを行う。
【００４０】ＡＮＤ回路４２は、規則（１）を実行す
る。ＯＰ０がカテゴリＡオペレーションコードであり、
またＯＰ１もカテゴリＡオペレーションコードのとき
は、ＡＮＤ回路４２は１レベル出力を発生する。さもな
ければ、ＡＮＤ回路４２の出力は２進０レベルである。
ＡＮＤ回路４３は、規則（４）を実行する。第１オペレ
ーションコードがカテゴリＢオペレーションコードであ
り、第２オペレーションコードがカテゴリＡオペレーシ
ョンコードであるときは、ＡＮＤ回路４３は１レベル出
力を発生する。さもなければ、ＡＮＤ回路４３は０レベ
ル出力を発生する。ＡＮＤ回路４２，ＡＮＤ回路４３の
いずれかが１レベル出力を発生するときは、これはＯＲ
回路４４の出力を１レベルに駆動し、その場合は複合可
能信号Ｍ０１は１の値を有することになる。この１の値
は、第１および第２命令（命令０と１）が並列実行動作
に対してコンパティブルであることを示している。
【００４１】オペレーションコード・カテゴリの他の組
合わせがデコーダ４０および４１により検出されたとき
は、ＡＮＤ回路４２およびＡＮＤ回路４３の出力は０レ
ベルのままであり、複合可能信号Ｍ０１は０の非複合可
能表示値を有する。従って、規則（２）および（３）に
より示された組合わせの発生は、ＡＮＤ回路４２および
４３を満足せず、複合可能信号Ｍ０１は０レベルのまま
である。カテゴリＡおよびＢの他に、オペレーションコ
ードの他のカテゴリが存在するときは、命令ストリーム
内でのそれらの発生はデコーダ４０および４１を活性化
することはない。従って、それらは同様に０のＭ０１複
合可能信号をもたらす。
【００４２】第２命令コンパティビリティ論理３１は、
第２および第３命令（命令１と２）に対して同じ種類の
オペレーションコード解析を実施する。第２オペレーシ
ョンコードＯＰ１がカテゴリＡのオペレーションコード
であり、第３オペレーションコードＯＰ２がカテゴリＡ
オペレーションコードのときは、規則（１）によりＡＮ
Ｄ回路４６は１レベル出力を発生し、第２複合可能信号
Ｍ１２は複合可能表示２進１レベルに駆動される。一
方、ＯＰ１がカテゴリＢオペレーションコードであり、
ＯＰ２がカテゴリＡオペレーションコードのときは、規
則（４）によりＡＮＤ回路４７が活性化されて第２複合
可能信号Ｍ１２に対して２進１レベルを発生する。規則
（１）および（４）に示されたもの以外のオペレーショ
ンコードの組合わせに対しては、Ｍ１２信号は０の値を
有する。
【００４３】Ｍ０１およびＭ０２複合可能信号は、タグ
発生器２６に供給される。図５は、タグ発生器２６で使
用されてＭ０１およびＭ０２複合可能信号に応答し、Ｔ
ＡＧ０，１および２に対して所望のタグビット値を発生
する論理回路を示したものである。図６の表は、ＴＡＧ
０，１および２に対してタグ発生器２６により実施され
る論理を示している。１のタグビット値は、関連する命
令が並列実行動作に対して“第１”命令であることを示
している。０のタグビット値は、関連する命令が並列実
行動作に対して“第２”命令であることを示している。
複合され、並列に実行される唯一の命令対は、対の第１
命令が１のタグビット値を持ち、対の第２命令が０のタ
グビット値を持つものである。１のタグビット値を持つ
他の命令を伴う１のタグビット値を持つ命令は、それ自
身により単独で次の命令と並列ではなく実行される。
【００４４】図６の第１行の場合、全ての３つのタグビ
ットは１の値を有している。これは、命令０と１の各々
が単独で非並列に実行されることを意味する。図６の第
２行に対しては、ＴＡＧ０が要求された値１を持ち、Ｔ
ＡＧ１が要求された値０を持つので、命令０と１は並列
に実行される。図６の第３行の場合、命令０は単独で実
行されるが、命令１と２は互いに並列に実行される。第
４行の場合は、命令０と１は互いに並列に実行される。
【００４５】１の２進値をＴＡＧ２が持つ場合は、その
関連する命令２の状態はＴＡＧ３の２進値に依存するこ
とになる。ＴＡＧ３が０の２進値を持つときは、命令２
と３は並列に実行することができる。一方、ＴＡＧ３が
１の２進値を持つときは、命令２は単独，非並列的に実
行される。タグ発生器２６に対して実施される論理は、
０の２進値を持つ２つの連続するタグビットの発生を許
さない。
【００４６】図６を検討することにより、図５に示した
タグ発生器２６の要部により実施される必要のある論理
が明らかになる。図６に示したように、ＴＡＧ０は常に
１の２進値を有している。これは、ＴＡＧ０の出力ライ
ンを構成するタグ発生器出力ライン５０に１の一定２進
値を与えることにより実現される。図６を検討すること
により、さらに、ＴＡＧ１のビット値は、常にＭ０１複
合可能信号のビット値の逆であることが明らかになる。
この結果は、入力をＭ０１信号ラインに接続したＮＯＴ
回路５２の出力にＴＡＧ１に対する出力ライン５１を接
続することにより実現される。
【００４７】ＴＡＧ２の出力ライン５３の２進レベル
は、ＯＲ回路５４およびＮＯＴ回路５５により決定され
る。複合可能信号Ｍ０１が１の値を持つときは、ＴＡＧ
２は１の値を持つ。これは図６の第２および第４行のＴ
ＡＧ２の値を与える。ＯＲ回路５４の他の入力は、ＮＯ
Ｔ回路５５によりＭ１２信号ラインに接続される。Ｍ１
２が０の２進値を持つときは、この値はＮＯＴ回路５５
により反転されてＯＲ回路５４の第２入力に２進１値を
供給する。これにより、ＴＡＧ２出力ライン５３は２進
１値を持つことになる。これは図６の列１に対するＴＡ
Ｇ２の値を与えることになる。行３に対しては、ＴＡＧ
２は０の値を持たなくてはならない。これは、この場合
はＭ０１が０の値を持ち、Ｍ１２がＮＯＴ回路５５によ
り反転されてＯＲ回路５４の第２入力に０を発生する１
の値を持つようになることにより生じる。
【００４８】図６の論理で暗に含まれているのは、Ｍ０
１およびＭ１２の各々が１の２進値を有する行４の場合
に対する順位付けである。この行４の場合はＢＡＡの命
令カテゴリシーケンスにより発生させることができる。
これは図６に示したように１０１のタグシーケンスによ
り、またはこれに代って１１０のタグシーケンスにより
実施することができる。本実施例においては、規則
（５）が用いられ、図６に示した１０１シーケンスが選
択される。即ち、ＢＡ対がＡＡ対に対して優先される。
【００４９】Ｍ０１およびＭ１２に対する１，１パター
ンもオペレーションコードシーケンスＡＡＡにより発生
させることができる。この場合、図６の１０１タグシー
ケンスが再び選択される。これは、この１０１タグシー
ケンスがＴＡＧ２に対して１の値を与え、従って命令２
が命令３とコンパティブルであるとき命令２が命令３と
複合されることを潜在的に可能にするためにより好適で
ある。
【００５０】図７の実施例の説明 図７を参照すると、本発明の複合化タグを用いてマシン
レベルコンピュータ命令の並列処理を与えるために、如
何にコンピュータシステムを構成することができるかの
詳細な例が示してある。図７で使用される命令複合化ユ
ニット２０は図３に示された種類のものであると仮定さ
れ、従ってこのユニットは１ビットタグフィールドを各
々の命令に付加するものである。これらのタグフィール
ドが用いられて、どの命令対が並列に処理されてよいか
を識別する。これらのタグ付き命令は複合命令キャッシ
ュ１２に供給，記憶される。フェッチ・イシュ制御ユニ
ット６０は、必要に応じて、キャッシュ１２からタグ付
き命令を取り出すと共に、複数の機能命令処理ユニット
６１，６２，６３および６４の適切な１つ以上のものに
よりそれらの処理に対して配置する。フェッチ・イシュ
・ユニット６０は取り出された命令のタグフィールドお
よびオペレーションコードフィールドを検討する。タグ
フィールドが、２つの連続する命令が並列に処理されて
よいことを示すときは、フェッチ・イシュ・ユニット６
０はそれらのオペレーションコードにより決定されるよ
うに機能ユニット６１〜６４の適切なものにそれらを割
り当て、またそれらの命令は選択された機能ユニットに
より並列に処理される。タグフィールドが、特定の命令
が単独，非並列的に処理されるべきことを示すときは、
フェッチ・イシュ・ユニット６０はそのオペレーション
コードにより決定されるように特定の機能ユニットに命
令を割り当て、また命令はそれ自身により処理または実
行される。
【００５１】第１機能ユニット６１は、分岐形命令を処
理する分岐命令処理ユニットである。第２機能ユニット
６２は、３入力アドレス発生算術論理ユニット（ＡＬ
Ｕ）であり、これはオペランドを記憶装置にまたは記憶
装置から転送する命令に対する記憶アドレスを計算する
ために使用される。第３機能ユニット６３は、算術論理
形演算を行うために使用される汎用算術論理ユニット
（ＡＬＵ）である。本例における第４機能ユニット６４
は、データ依存性解消ＡＬＵである。この依存性解消Ａ
ＬＵ６４は、単一マシンサイクルで２つの算術論理演算
を行うことができる３入力ＡＬＵである。
【００５２】図７のコンピュータシステムの実施例はさ
らに、マシンレベル命令の幾つかを実行する際に使用さ
れる１組の汎用レジスタ６５を備えている。通常はこれ
らの汎用レジスタ６５は、データオペランドおよびアド
レスオペランドを一時記憶するために使用され、または
カウンタとして、またはその他のデータ処理のために使
用される。通常のコンピュータシステムにおいては、１
６個のこのような汎用レジスタが設けられている。本実
施例においては、汎用レジスタ６５は、２つ以上のレジ
スタが同時にアクセスされるマルチポート形のものであ
るとする。
【００５３】図７のコンピュータシステムはさらに、上
位記憶ユニット１０から得られるデータオペランドを記
憶する高速データキャッシュ記憶機構６６を備えてい
る。キャッシュ６６のデータはまた、上位記憶ユニット
１０に逆転送できる。データキャッシュ６６は既知のも
のであり、また上位記憶装置１０に対するその動作は既
知の方法で行われる。
【００５４】図８は、図７のコンピュータシステムによ
り処理される複合化またはタグ付き命令シーケンスの一
例を示した図である。この図８の例は、次のようなシー
ケンスの次のような命令から構成される。即ち、Ｌｏａ
ｄ，Ａｄｄ，Ｃｏｍｐａｒｅ，Ｂｒａｎｃｈ ｏｎ Ｃ
ｏｎｄｉｔｉｏｎ，およびＳｔｏｒｅである。これら
は、それぞれ、命令Ｉ１〜Ｉ５として識別される。図７
に示したマシンの構成のために、Ｌｏａｄ命令はそれ自
身により単独で処理される。ＡｄｄおよびＣｏｍｐａｒ
ｅ命令は複合命令として扱われ、互いに並列に処理され
る。ＢｒａｎｃｈおよびＳｔｏｒｅ命令も複合命令とし
て扱われ、また互いに並列に処理される。
【００５５】図９の表は、これらの図８の命令の各々に
対して他の情報を与えるものである。図９のＲ／Ｍ列
は、第１オペランドを収容する汎用レジスタ６５の特定
のものを識別するために通常使用される各々の命令の第
１フィールドの内容を示している。例外は、Ｒ／Ｍフィ
ールドが条件コードマスクを含むＢｒａｎｃｈ ｏｎＣ
ｏｎｄｉｔｉｏｎ命令の場合である。図９のＲ／Ｘ列
は、通常は汎用レジスタ６５の第２のものを識別するた
めに使用される各々の命令の第２フィールドの内容を示
している。このようなレジスタは第２オペランドを収容
することができ、あるいはアドレスインデックス値
（Ｘ）を収容することができる。図９のＢ列は、基本ア
ドレス値を収容する汎用レジスタ６５の特定のものを識
別する各々の命令の第３の可能なフィールドの内容を示
したものである。このＢ列の０は、Ｂフィールドの欠如
またはＢフィールドでの対応するアドレス要求の欠如を
示している。図９のＤフィールドは、アドレス発生動作
のために使用されるときアドレス変位値を含む各々の命
令における他のフィールドの内容を示している。Ｄ列の
０はまた、問題の特定の命令における対応するフィール
ドの欠如を、あるいはまた０のアドレス変位値を示して
いる。
【００５６】ここで図８のＬｏａｄ命令の処理を考える
と、フェッチ・イシュ制御ユニット６０は、このＬｏａ
ｄ命令および次のＡｄｄ命令に対するタグビットから、
Ｌｏａｄ命令がそれ自身により単独で処理されるべきこ
とを決定する。このＬｏａｄ命令により行われる動作は
記憶装置、この場合はデータキャッシュ６６からオペラ
ンドを取り出すことにより、またこのようなオペランド
をＲ２汎用レジスタに配置することにある。このオペラ
ンドが取り出される記憶アドレスは、レジスタＸのイン
デックス値，レジスタＢのベース値，および変位値Ｄを
加算することにより決定される。フェッチ・イシュ制御
ユニット６０は、このアドレス発生動作をアドレス発生
ＡＬＵ６２に割り当てる。この場合、ＡＬＵ６２はレジ
スタＸのアドレスインデックス値（本例では０値），汎
用レジスタＲ７に含まれるベースアドレス値，および命
令自身に含まれる変位アドレス値（本例では０の値）を
加算する。ＡＬＵ６２の出力に現れる得られた記憶アド
レスの計算値は、データキャッシュ６６のアドレス入力
に供給されて所望のオペランドにアクセスする。このア
クセスされたオペランドは、レジスタセット６５のＲ２
汎用レジスタにロードされる。
【００５７】ここでＡｄｄ命令およびＣｏｍｐａｒｅ命
令の処理について考えると、これらの命令はフェッチ・
イシュ制御ユニット６０により取り出される。制御ユニ
ット６０は、これらの２つの命令に対する複合化タグを
検討し、それらが並列に実行され得ることに注目する。
図９からわかるように、Ｃｏｍｐａｒｅ命令は、Ｒ３汎
用レジスタが比較可能になる前にＡｄｄ命令が完了しな
ければならないので、Ａｄｄ命令に対して明瞭なデータ
依存性を有している。しかしながら、この依存性はデー
タ依存性解消ＡＬＵ６４により処理することができる。
従って、これらの２つの命令は、図７の構成においては
並列に処理可能である。特に、制御ユニット６０は、Ａ
ｄｄ命令の処理をＡＬＵ６３に割り当てると共に、依存
性解消ＡＬＵ６４にＣｏｍｐａｒｅ命令の処理を割り当
てる。
【００５８】ＡＬＵ６３は、Ｒ３汎用レジスタの内容に
Ｒ２汎用レジスタの内容を加算すると共に、Ｒ３汎用レ
ジスタに加算の結果を戻す。同時に、依存性解消ＡＬＵ
６４は、次の算術演算を実行する。
【００５９】Ｒ３＋Ｒ２−Ｒ４ この演算の結果に対する条件コードは、分岐ユニット６
１内に配置された条件コードレジスタに送出される。こ
のデータ依存性は、ＡＬＵ６４が実際にＲ３＋Ｒ２の和
を計算し、次にこの和をＲ４と比較して条件コードを決
定することから、解消することになる。このようにし
て、ＡＬＵ６４はＡｄｄ命令を行っているＡＬＵ６３か
らの結果を待機する必要はなくなる。この特定の場合に
は、ＡＬＵ６４により計算されると共にＡＬＵ６４の出
力に現れる数値結果は、汎用レジスタ６５に送出される
ことはない。この場合、ＡＬＵ６４は単に条件コードを
セットするだけである。
【００６０】ここで、図８に示したＢｒａｎｃｈ命令お
よびＳｔｏｒｅ命令の処理について考えると、これらの
命令はフェッチ・イシュ制御ユニット６０より複合命令
キャッシュ１２から取り出される。制御ユニット６０
は、これらの命令が互いに並列に処理されてよいこと
を、それらの命令に対するタグビットから決定する。さ
らに、制御ユニット６０は、２つの命令のオペレーショ
ンコードから、Ｂｒａｎｃｈ命令が分岐ユニット６１に
より処理されるべきであり、Ｓｔｏｒｅ命令がアドレス
発生ＡＬＵ６２により処理されるべきことを決定する。
この決定によれば、Ｂｒａｎｃｈ命令のマスクフィール
ドＭおよび変位フィールドＤは、分岐ユニット６１に供
給される。同様に、このＢｒａｎｃｈ命令に対するレジ
スタＸのアドレスインデックス値およびレジスタＢのア
ドレスベース値は、汎用レジスタ６５から得られ、分岐
ユニット６１に供給される。本例においては、Ｘ値は０
であり、またベース値はＲ７汎用レジスタから得られ
る。変位値Ｄは１２の１６進値を有するが、マスクフィ
ールドＭは８のマスク位置値を有する。
【００６１】分岐ユニット６１は潜在的な分岐アドレス
（０＋Ｒ７＋２０）の計算を開始し、同時に前のＣｏｍ
ｐａｒｅ命令から得られた条件コードを条件コードマス
クＭと比較する。もし条件コード値がマスクコード値と
同じのときは、必要な分岐条件が満足され、また分岐ユ
ニット６１により計算された分岐アドレスは、その際、
制御ユニット６０の命令カウンタにロードされる。この
命令カウンタは、複合命令キャッシュ１２からの命令の
取り出しを制御する。一方、条件が満足されない（即
ち、前回の命令によりセットされた条件コードが８の値
を持たない）ときは、如何なる分岐も取られず、また如
何なる分岐アドレスも制御ユニット６０の命令カウンタ
に供給されることはない。
【００６２】分岐ユニット６１がＢｒａｎｃｈ命令に対
するその処理動作を実行してビジーであると同時に、ア
ドレス発生ＡＬＵ６２はＳｔｏｒｅ命令に対するアドレ
ス計算（０＋Ｒ７＋０）を行ってビジーである。ＡＬＵ
６２により計算されたアドレスはデータキャッシュ６６
に供給される。もし、分岐ユニット６１による如何なる
分岐も取られないときは、Ｓｔｏｒｅ命令が動作してＲ
３汎用レジスタのオペランドをデータキャッシュ６６の
ＡＬＵ６２により計算されたアドレスに記憶する。一
方、分岐条件が満足され、分岐が取られるときは、Ｒ３
汎用レジスタの内容はデータキャッシュ６６に記憶され
ることはない。
【００６３】図８の命令シーケンスは単なる例示として
与えたものである。図７のコンピュータシステムの実施
例は、同様に各種の多くの命令シーケンスを処理するこ
とができる。しかし、図８の例は明らかに、どの対の命
令が互いに並列に処理されてよいかの決定に際しての複
合命令の有用性を示している。
【図面の簡単な説明】
【図１】本発明に従って構成されたディジタルコンピュ
ータシステムの要部の代表的な実施例を示すブロック図
である。
【図２】関係する複合化タグまたはタグフィールドを有
する長さの命令ストリームを示す説明図である。
【図３】図１のコンピュータシステムで使用できる命令
複合化ユニットの代表的な実施例の内部構成をさらに詳
細に説明するブロック図である。
【図４】図３の複合解析ユニットの各々に対する代表的
な内部構成を更に詳細に説明するブロック図である。
【図５】命令ストリームの始めの３つの命令に対して複
合化タグを発生する図３の複合解析ユニットおよびタグ
発生器要部の論理回路例の構成図である。
【図６】図５の論理回路例の動作を説明する際に使用さ
れる表である。
【図７】ディジタルコンピュータシステムの要部であ
り、複合命令が多重機能命令処理ユニットにより並列に
処理される方法を説明するために使用される代表的な実
施例を示すブロック図である。
【図８】図７のコンピュータシステムにより処理される
特定の命令シーケンスの例を示す説明図である。
【図９】図７のコンピュータシステムによる図８の命令
シーケンスの処理を説明するに際して使用される表であ
る。
【符号の説明】
１０ 上位記憶装置 １１ 命令複合化ユニット １２ 複合命令キャッシュ １３，１４，１５ 機能ユニット １６ 命令フェッチ・イシュ・ユニット ２２〜２５ 複合解析ユニット ２６ タグ発生器 ６０ フェッチ・イシュ制御ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スタマティス・バシリアディス アメリカ合衆国 ニューヨーク州 ベスタ ル ベスタルロード 717 (56)参考文献 特開 平２−130635（ＪＰ，Ａ) 特開 昭61−245239（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】２つ以上の命令を並列処理可能なディジタ
    ルコンピュータシステムにおいて、 処理されるべき命令を記憶するための大容量且つ低速度
    の記憶機構と、 関連するタグ情報を有する命令を記憶するための小容量
    且つ高速度のキャッシュ記憶機構と、 互いに並列に動作する複数の機能命令処理ユニットと、 前記大容量低速記憶機構と前記キャッシュ記憶機構の間
    に結合される命令複合化機構であって、 複数の連続する命令を前記大容量低速記憶機構から受信
    する複数命令レジスタと、 複数の規則ベース命令解析機構であって、各々が前記命
    令レジスタ内の個々の対の隣接命令を解析すると共に、
    前記機能命令処理ユニットにおいてどの種類の命令が並
    列実行に対してコンパティブルであるかを定める規則を
    実施し当該解析機構に対して前記対内の２つの命令が並
    列に処理されてよいか否かを示す複合可能信号を発生す
    る論理回路を有する複数の規則ベース命令解析機構と、 前記複合可能信号に応じて前記命令レジスタ内の個々の
    命令が互いに並列に処理されてよいかを示す前記命令の
    各々と関係づけられる複数の個別タグフィールドを発生
    するタグ情報発生機構と、 さらにこれらの命令および関係するタグ情報を前記キャ
    ッシュ記憶機構に供給してそれに記憶させる機構と を備えた命令複合化機構と、 前記キャッシュ記憶機構と前記機能命令処理ユニットの
    間に結合されて、前記タグフィールドが前記機能命令処
    理ユニットで前記命令が並列に処理されてよいことを示
    すとき、前記キャッシュ記憶機構に記憶された隣接する
    命令を個々の前記機能命令処理ユニットに供給する命令
    発生機構と、 を備えたディジタルコンピュータシステム。
JP3096094A 1990-05-10 1991-04-03 ディジタルコンピュータシステム Expired - Lifetime JPH0776924B2 (ja)

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