JPH0776945B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アドレス変換装置と緩衝記憶装置（以下、
キャッシュ装置と称する）を有する情報処理装置に関す
るものである。

〔従来の技術〕

第３図は、キャッシュ装置を有する従来の情報処理装置
を示すブロック図であり、図において、（１）はメモリ
アドレスレジスタ、（２）はメモリアドレスレジスタ
（１）保持された論理アドレスを実アドレスに変換する
アドレス変換装置、（３）はこのアドレス変換装置
（２）によって変換された実アドレスを保持するリアル
アドレスレジスタ、（４）は主記憶装置（図示せず）の
内容を保持するキャッシュ装置、（５）はキャッシュ装
置（４）内に含まれるインデックスアレイ、（６）はキ
ャッシュ装置（４）内に含まれるデータアレイ、（７）
にリアルアドレスレジスタ（３）とインデックスアレイ
（５）との内容を比較する第１の比較器、（８）は同じ
く第２の比較器、（９）は第１および第２の比較器
（７）および（８）の出力に基づいてデータアレイ
（６）からのデータの読出を制御する制御回路、（10）
は制御回路（９）の出力に基づいてデータアレイ（６）
の内容を選択的に読み出す選択器である。

次に、動作について説明する。なお、以下の説明では、
アドレス変換される前のアドレスを論理アドレスと呼
び、アドレス変換された後のアドレスを実アドレスと呼
ぶことにする。一般に、ｌ＋ｍビットの論理アドレスの
上位ｌビットがアドレス変換されてｎビットの値が得ら
れ、この値に論理アドレスの下位ｍビットを付加してｎ
＋ｍビットの実アドレスが得られる。すなわち、論理ア
ドレスの下位ｍビットの値と実アドレスの下位ｍビット
の値は同一である（ｌ、ｍ、ｎは自然数）。

第３図において、キャッシュ装置（４）はインデックス
アレイ（５）とデータアレイ（６）から構成されてお
り、インデックスアレイ（５）はデータアレイ（６）中
に必要なデータが存在するか否かを調べるのに使用され
る。インデックスアレイ（５）中に保持されるデータ
は、対応するデータアレイ（６）中のデータが主記憶装
置（図示せず）上で位置する実アドレスの値である。デ
ータアレイ（６）には、主記憶装置から取り出されたデ
ータを保持されている。

まず、メモリアドレスレジスタ（１）の下位ｍビットが
キャッシュ装置（４）のアドレス信号線CACADRへ送ら
れ、上位ｌビットがアドレス変換装置（２）の入力信号
線PGADRへ送られる。アドレス変換装置（２）は、論理
アドレスを実アドレスへ変換する機能を有する。すなわ
ち、論理アドレスである入力信号PGADRの値に基づい
て、テーブル検索等の処理を行い、その結果として実ア
ドレスである出力信号を生成する。アドレス変換装置
（２）の出力信号は、信号線RLADRを介してリアルアド
レスレジスタ（３）に設定される。キャッシュ装置
（４）内に必要なデータが存在するか否かの判定は、リ
アルアドレスレジスタ（３）の内容と信号線CACADRに出
力されたアドレスより読み出さたインデックスアレイ
（５）の出力データとを、第１の比較器（７）と第２の
比較器（８）とにより比較することが行われる。すなわ
ち、比較器（７）もしくは（８）のどちらか一方の出力
が一致を示せば、必要なデータはデータアレイ（６）中
に存在することになり、制御回路（９）の制御により選
択器（10）を介してデータが取り出される。一方、比較
器（７）および（８）両方の出力が不一致を示せば、必
要なデータはデータアレイ（６）中に存在しなことにな
り、メモリリクエストを出すことによりデータは主記憶
装置により取り出されることになる。

第３図に示すように構成された従来の情報処理装置の一
連の動作を第４図に示す。第４図のステップ（11）にお
いて、メモリアドレスレジスタ（１）に必要なデータの
アドレスが設定されると、ステップ（12）におけるアド
レス変換、およびステップ（13）におけるリアルアドレ
スレジスタ（３）の設定と、ステップ（14）におけるキ
ャッシュ装置（４）のアクセスとが同時に行われる。次
に、ステップ（15）において、インデックスアレイ
（５）の内容とリアルアドレスレジスタ（３）の内容と
の比較を行い、キャッシュ装置（４）内に必要なデータ
があるか否かを調べる。比較結果が不一致であれば、ス
テップ（16）で主記憶装置より必要なデータを取りだ
す。一方、比較結果が一致であれば、ステップ（17）で
キャッシュ装置（４）より必要なデータを取り出す。

〔発明が解決しようとする問題点〕

従来の情報処理装置は以上のように構成されているの
で、キャッシュ装置を複数ユニット有する場合にはキャ
ッシュ装置と同じ数だけアドレス変換装置を配設するこ
とが必要で、ハードウェア量が増えるという問題点があ
った。

この発明は上記のような問題点を解消するためになされ
たもので、複数のキャッシュ装置の全てにアドレス変換
機能を持たせる必要のない情報処理装置を得ることを目
的とする。

また、この発明の別の発明は、上記目的に加え、キャッ
シュ装置の幾つかにアドレス変換機能を持たせないよう
にした場合に生ずるであろう処理速度の低下を最小限に
抑えるようにした情報処理装置を得ることを目的とす
る。

〔問題点を解決するための手段〕

この発明に係る情報処理装置は、アドレス変換手段を保
有しないキャッシュ装置に外部のアドレス変換装置によ
りアドレス変換された結果を保持するリアルアドレスレ
ジスタとその有効指示フラグとを設けるようにしたもの
である。

また、この発明の別の発明に係る情報処理装置は、上記
のものに、現在データを取り出そうとしているデータア
ドレスのアドレス境界と前回データを取り出したデータ
アドレスのアドレス境界とが異なることを検出する検出
手段を加え、この検出手段によりアドレス境界が異なる
ことが検出されたときにメモリリクエストを出力するよ
うにしたものである。

〔作用〕

この発明におけるリアルアドレスレジスタと有効指示フ
ラグとは、キャッシュ装置からのデータの取出し時に、
必要なデータがキャッシュ装置内にあるか否かを調べる
ために、インデックスアレイから読み出されたリアルア
ドレスのデータと比較するのに使われる。

また、この発明の別の発明では、現在データを取り出そ
うとしているデータアドレスのアドレス境界と前回デー
タを取り出したデータアドレスのアドレス境界とを比較
し、この２つのアドレス境界が異なる場合には無条件に
メモリリクエストを出し、外部のアドレス変換装置によ
りアドレス変換が終わった後にキャッシュ装置内に必要
なデータがあるか否かを調べ、必要なデータがキャッシ
ュ装置内にあればメモリリクエストを無効にしてキャッ
シュ装置よりデータを取り出し、必要なデータがキャッ
シュ装置内になければメモリリクエストの処理を引き続
き行いデータを主記憶装置より取り出す。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（１）および（４）ないし（10）は第３図
に示した従来の情報処理装置におけるものと同様のもの
である。（18）は情報処理装置がメモリリクエストを発
したときに、その時点での論理アドレスの値を保持する
メモリアドレスレジスタ（１）の内容を信号線PGADRを
介して受け取り、テーブル検索等の処理によりアドレス
変換を行い、結果である実アドレスの値を信号線RLADR
上に出力するアドレス変換装置、（19）は、メモリアド
レスレジスタ（１）の状態を検出し、それのアドレス境
界（上位ｌビット）と前回データのアドレス境界とを比
較して、一致していればキャッシュ装置（４）へのアク
セスを行ない、一致していなければ、主記憶装置へのデ
ータ取出要求（要求手段）及びアドレス変換装置（18）
での信号線PGADRを介してのデータの受け取り要求を行
なうメモリリクエストを信号線MEMREQへ送出し、制御信
号線RABVを介して有効指示フラグ（20）の設定の制御を
行い、制御信号線RABSを介してリアルアドレスレジスタ
（21）の設定の制御を行い、そして、比較器（７）
（８）（検出手段）の比較結果に応じてメモリリクエス
ト送出継続無効の制御を行う検出制御回路、（20）はリ
アルアドレスレジスタ（21）の内容が有効であるか無効
であるかを示す有効指示フラグ、（21）はメモリアドレ
スレジスタ（１）の値に対応した実アドレスの値を保持
するリアルアドレスレジスタである。

上記アドレス変換装置（18）は、この情報処理装置内に
含まれる他の１つ以上のキャッシュ装置から送られてく
る論理アドレスに対してもアドレス変換を行い、実アド
レスを送り返すという機能を有する。

本発明による第１図のように構成された情報処理装置の
一連の動作を第２図に示す。第２図中、（11）および
（14）ないし（17）の各ステップは第４図中に示したも
のと同様のステップを示す。第２図では、ステップ（2
2）において、検出制御回路（19）が現在設定されたメ
モリアドレスの上位ｌビットと前回に設定されたメモリ
アドレスの上位ｌビットの比較を行う。比較結果が一致
であれば、現在メモリアドレスレジスタ（１）に設定さ
れている論理アドレスがアドレス変換装置（18）により
アドレス変換されて、実アドレスの値がすでにリアルア
ドレスレジスタ（21）中に存在することになるので、通
常のキャッシュアクセスを行うことになる。一方、比較
結果が不一致であれば、現在のメモリアドレスレジスタ
（１）中の論理アドレスが、アドレス変換装置（18）に
よりアドレス変換されて、実アドレスの値が未だリアル
アドレスレジスタ（21）中に存在しないことになるの
で、無条件に検出制御回路（19）からメモリリクエスト
を発する（要求手段）。以下、この場合の各ステップに
ついて説明する。

ステップ（23）では、無条件にメモリリクエストを発
し、さらに、このときはメモリアドレスレジスタ（１）
中の論理アドレスとリアルアドレスルレジスタ（21）中
の実アドレスの対応が正しくないので、有効指示フラグ
（20）を無効の状態に変える。

次に、ステップ（24）では、アドレス変換後、すなわち
メモリアドレスレジスタ（１）中の論理アドレスに対応
した実アドレスが信号線RLADR上に出力された後に、リ
アルアドレスレジスタ（21）に信号線RLADR上のデータ
を設定し、有効指示フラグ（20）を有効の状態に変え
る。

続いて、ステップ（25）では、新しくリアルアドレスレ
ジスタ（21）に設定された内容に基づいて、キャッシュ
装置（４）をアクセスする。

次に、ステップ（26）では、インデックスアレイ（５）
の内容とリアルアドレスレジスタ（21）の内容とを第１
の比較器（７）および第２の比較器（８）により比較す
る。どちら一方の比較器が一致するか否かを調べて、必
要なデータがすでにキャッシュアレイ（６）中に存在す
るか否かを検出する（検出手段）。存在すればステップ
（23）へ、存在しなければステップ（27）へ行く。

ステップ（27）では、ステップ（23）で発したメモリリ
クエストをそのまま継続して、主記憶装置より必要なデ
ータを取り出す。

また、ステップ（28）では、ステップ（22）で発したメ
モリリクエストを打ち切り、必要なデータをキャッシュ
装置（４）より取り出す。

以上述べてきたように、第１図の本発明による情報処理
装置と第３図の従来の情報処理装置とを比較した場合、
情報処理装置内に複数個のキャッシュ装置を設けたとき
に、各キャッシュ装置に対応したアドレス変換装置を保
持せずに構成できるので、本発明により情報処理装置の
方がハードフウェア量が少ないという利点がある。さら
に、処理速度の点についても、第２図と第４図とを比較
すると、第２図において、ステップ（22）、ステップ
（14）、ステップ（15）、ステップ（16）またはステッ
プ（17）と移っていく経路の処理時間は、第４図におけ
る同様の場合の同じである。しかし、第２図において、
ステップ（22）、ステップ（23）、ステップ（24）、ス
テップ（25）、ステップ（26）、ステップ（28）と移っ
ていく経路の処理時間は、第４図におけるこの場合と同
じ処理を行うステップ（12）、ステップ（13）、ステッ
プ（15）、ステップ（17）と移っていく経路の処理時間
よりも長いが、第４図におけるステップ（28）において
メモリリクエストを打ち切ることによりその差を縮める
ように工夫している。

なお、上記実施例では、キャッシュ装置として２カラム
の特定のものについて説明したが、他の構成のものであ
っても上記実施例と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば各キャッシュ装置毎に
対応したアドレス変換装置を保持することなくキャッシ
ュ装置を構成できるので、ハードウェア量が減少し装置
が安価にできるという効果がある。

さらに、本発明による構成を採用した際の処理速度の低
下も、メモリリクエストを発した後に、リアルアドレス
レジスタを有効な実アドレス値を設定したあとキャッシ
ュ装置内に必要なデータがあるか否かを検出することに
したので、最小限に押さえられる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による情報処理装置を示す
ブロック図、第２図は第１図に示した情報処理装置の一
連の動作を示す流れ図、第３図は従来の一実施例による
情報処理装置を示すブロック図、第４図は第３図に示し
た従来の情報処理装置の一連の動作を示す流れ図であ
る。 （１）はメモリアドレスレジスタ、（４）はキャッシュ
装置、（５）はインデックスアレイ、（６）はデータア
レイ、（７）および（８）は比較器、（９）は制御回
路、（10）選択器、（18）はアドレス変換装置、（19）
は検出制御回路、（20）は有効指示フラグ、（21）はリ
アルアドレスレジスタ。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】主記憶装置の内容の写しを保持することに
   より主記憶装置内のデータの取り出しを高速に行えるよ
   うにした複数の緩衝記憶装置を有する情報処理装置にお
   いて、上記複数の緩衝記憶装置の数より少ないあらかじ
   め定めた緩衝記憶装置に設けられた、上記主記憶装置内
   から取出されるべき必要なデータの論理アドレスを実ア
   ドレスに変換するアドレス変換手段と、このアドレス変
   換手段を保有しない緩衝記憶装置のアドレス制御部に設
   けられた、上記アドレス変換手段を有する緩衝記憶装置
   のアドレス変換手段によりアドレス変換された結果を保
   持するリアルアドレスレジスタと、このリアルアドレス
   レジスタの有効指示フラグとを備え、上記アドレス変換
   手段を保有しない緩衝記憶装置内に上記取出されるべき
   必要なデータが存在するか否かの判定を上記リアルアド
   レスレジスタおよび有効指示フラグを使って行うことを
   特徴とする情報処理装置。
2. 【請求項２】主記憶装置の内容の写しを保持することに
   より主記憶装置内のデータの取り出しを高速に行えるよ
   うにした複数の緩衝記憶装置を有する情報処理装置にお
   いて、上記複数の緩衝記憶装置の数より少ないあらかじ
   め定めた緩衝記憶装置に設けられた、論理アドレスを実
   アドレスに変換するアドレス変換手段と、このアドレス
   変換手段を保有しない緩衝記憶装置のアドレス制御部に
   設けられた、上記アドレス変換手段を有する緩衝記憶装
   置のアドレス変換手段によりアドレス変換された結果を
   保持するリアルアドレスレジスタと、このリアルアドレ
   スレジスタの有効指示フラグと、現在データを取り出し
   たアドレス境界と前回データを取り出したアドレス境界
   とが異なるときに上記主記憶装置へデータ取り出し要求
   を出す要求手段と、この必要なデータの存在する論理ア
   ドレスを上記アドレス変換手段によって実アドレスに変
   換した後にこの実アドレスを上記リアルアドレスレジス
   タに設定するとともに上記有効指示フラグを有効の状態
   にする手段と、上記緩衝記憶装置中に必要なデータが存
   在するか否かを検出する検出手段と、上記データが存在
   するときには上記データ取り出し要求を無効にして上記
   緩衝記憶装置からデータを取り出す手段とを備えること
   を特徴とする情報処理装置。