JPH0777005B2 - Cosine equalizer - Google Patents
Cosine equalizerInfo
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- JPH0777005B2 JPH0777005B2 JP62187420A JP18742087A JPH0777005B2 JP H0777005 B2 JPH0777005 B2 JP H0777005B2 JP 62187420 A JP62187420 A JP 62187420A JP 18742087 A JP18742087 A JP 18742087A JP H0777005 B2 JPH0777005 B2 JP H0777005B2
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Description
【発明の詳細な説明】 〔概要〕 磁気ディスク装置に使用するコサイン・イコライザに関
し， 出力波形の波形歪を抑えると共にノイズに対するマージ
ンを上げることを目的とし， 磁気ヘッドのリード信号の増幅して信号ａを出力する入
力段と，所定の遅延時間を有し，出力側終端を開放した
遅延回路をそなえ，信号ａを遅延回路に入力し，所定の
遅延時間だけ遅延させた信号ｂを出力すると共に，遅延
回路の出力側終端が開放されていることにより，信号ａ
が所定の遅延時間の２倍だけ遅延して入力側に反射され
た信号ｃと信号ａとの和からなる信号ａ＋ｃを出力する
遅延信号生成段と，遅延信号生成段から出力される信号
ｂおよび信号ａ＋ｃを入力とし，それらの差信号ｂ−ｋ
（ａ＋ｃ）（k:定数）を出力する合成出力段とからなる
コサイン・イコライザにおいて，遅延回路（３）の入力
側終端抵抗は，その抵抗値が抵抗値調整手段により調整
可能に構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] A cosine equalizer used in a magnetic disk device is designed to suppress a waveform distortion of an output waveform and to increase a margin against noise. And an input stage for outputting a delay circuit having a predetermined delay time and an output-side termination opened, a signal a is input to the delay circuit, and a signal b delayed by a predetermined delay time is output. Since the output end of the delay circuit is open, the signal a
Is delayed by twice the predetermined delay time and outputs a signal a + c composed of the sum of the signal c and the signal a reflected to the input side, and a signal b output from the delay signal generation stage. The signal a + c is input, and their difference signal b−k
In the cosine equalizer including a combined output stage that outputs (a + c) (k: constant), the input side terminating resistor of the delay circuit (3) is configured such that its resistance value can be adjusted by the resistance value adjusting means.
また，遅延回路の入力側終端抵抗は，前記抵抗調整手段
により前記抵抗値が信号ａの振幅と遅延信号生成段の遅
延回路の入力側に反射された信号ｃの振幅とが一致する
ように調整されてなるように構成する。Further, the input side terminating resistance of the delay circuit is adjusted by the resistance adjusting means so that the resistance value of the signal a matches the amplitude of the signal c reflected to the input side of the delay circuit of the delay signal generating stage. It is configured to be.
本発明は，磁気ディスク装置に使用するコサイン・イコ
ライザに関する。The present invention relates to a cosine equalizer used in a magnetic disk device.
コンピュータの外部記憶装置として，磁気ディスク装置
が盛んに用いられている。Magnetic disk devices are widely used as external storage devices for computers.
磁気ディスクに連続したデジタル磁気記録信号を書き込
む場合，隣合ったデジタル磁気記録信号が互いに干渉し
合ってピークの部分が，書き込まれた位置に対してズレ
を生じる。これが，パターンピークシフトと呼ばれてい
るものである。When continuous digital magnetic recording signals are written on a magnetic disk, adjacent digital magnetic recording signals interfere with each other, and the peak portion deviates from the written position. This is called pattern peak shift.
パターンピークシフトは，読み取りエラーの原因になる
ので，できるだけ低減させる必要がある。Since the pattern peak shift causes a read error, it is necessary to reduce it as much as possible.
このパターンピークシフトを低減させるためにコサイン
・イコライザが用いられる。A cosine equalizer is used to reduce this pattern peak shift.
第３図は従来例を示す図，第４図は出力波形合成図であ
る。FIG. 3 is a diagram showing a conventional example, and FIG. 4 is an output waveform synthesis diagram.
従来のコサイン・イコライザは，第３図に示すように，
入力段31,遅延信号生成段32および合成出力段34からな
る。The conventional cosine equalizer is, as shown in FIG.
It comprises an input stage 31, a delayed signal generation stage 32 and a combined output stage 34.
入力段31は，リード信号１と反転リード信号１とからな
る平衡信号を入力とし，不平衡信号ａを出力する。The input stage 31 inputs the balanced signal composed of the read signal 1 and the inverted read signal 1 and outputs the unbalanced signal a.
入力段の出力信号ａは，遅延信号生成段へ入力され，遅
延回路33により，入力段の出力信号ａのピークレベルの
1/2のレベルにおける時間幅の1/2の時間幅（第４図
（イ）のΔｔ）だけ遅延させられた信号ｂが生成され
る。さらに，遅延回路33の終端を開放とし，反射により
信号ｂが入力段の出力信号ａのピークレベルの1/2のレ
ベルにおける時間幅の1/2の時間幅（第４図（イ）のΔ
ｔ）だけ遅延させられた信号ｃが生成される。遅延信号
生成段32からは，信号ｂおよび信号ａ＋ｃが出力され
る。The output signal a of the input stage is input to the delay signal generation stage, and the delay circuit 33 delays the peak level of the output signal a of the input stage.
A signal b delayed by a half time width (Δt in FIG. 4A) at the half level is generated. Furthermore, the end of the delay circuit 33 is opened, and the reflection causes the signal b to be half the time width at half the peak level of the output signal a at the input stage (Δ in FIG. 4 (a)).
A signal c delayed by t) is generated. The delay signal generation stage 32 outputs the signal b and the signal a + c.
遅延信号生成段32から出力された信号ｂおよび信号ａ＋
ｃは，合成出力段34に入力され，信号ｂ−ｋ（ａ＋ｃ）
（k:定数）がリード信号２として出力される。The signal b and the signal a + output from the delay signal generation stage 32
c is input to the synthesis output stage 34, and the signal b−k (a + c)
(K: constant) is output as the read signal 2.
上記の波形合成の手順を第４図（イ），（ロ）および
（ハ）に示す。The above waveform synthesizing procedure is shown in FIGS. 4 (a), (b) and (c).
従来のコサイン・イコライザでは，遅延信号生成段の遅
延回路の終端抵抗として作用する入力段の出力抵抗が固
定抵抗であるため，これが遅延回路のインピーダンスと
マッチングしていない場合，出力のリード信号２の出力
波形が，第５図（ａ）および（ｂ）に示す従来例の出力
波形図のように，（イ）および（ロ）の部分において0V
に対してオフセットをもち，波形歪を生じる。In the conventional cosine equalizer, the output resistance of the input stage, which acts as the terminating resistance of the delay circuit of the delay signal generation stage, is a fixed resistance, so if this does not match the impedance of the delay circuit, the output read signal 2 The output waveform is 0 V at the parts (a) and (b) as shown in the output waveform diagram of the conventional example shown in FIGS. 5 (a) and 5 (b).
It has an offset with respect to and causes waveform distortion.
このため，上記（イ）および（ロ）の部分にノイズ成分
がのった場合，そのノイズ成分をピークと認識する場合
が生じ，回路全体のノイズに対するマージンがなくなる
という問題が生じていた。本発明は，出力波形の波形歪
を抑えると共にノイズに対するマージンを上げたコサイ
ン・イコライザを提供することを目的とする。Therefore, when a noise component is present in the portions (a) and (b), the noise component may be recognized as a peak, which causes a problem that there is no margin for the noise of the entire circuit. It is an object of the present invention to provide a cosine equalizer that suppresses waveform distortion of an output waveform and increases a margin against noise.
第１図は，本発明の原理説明図である。 FIG. 1 is an explanatory view of the principle of the present invention.
第１図に示すように，本発明のコサイン・イコライザ
は，リード信号１と反転リード信号１とからなる平衡信
号を入力とし，不平衡信号ａを出力する入力段１と，こ
の入力段の出力信号ａを入力とし，遅延回路３により所
定の時間だけ遅延させた信号ｂおよび入力段の出力信号
ａと信号ｂを遅延回路の終端を開放とすることにより反
射させて所定の時間だけ遅延させた信号ｃとの和信号ａ
＋ｃを出力する遅延信号生成段２と，この遅延信号生成
段２の出力ｂおよびａ＋ｃを入力とし，入力段１の出力
信号ａを所定の時間だけ遅延させた信号ｂから入力段の
出力信号ａと入力段１の入力信号ａを所定の時間だけ遅
延させた信号ｂをさらに所定時間だけ遅延させた信号ｃ
との和信号ａ＋ｃを差し引いた信号ｂ−ｋ（ａ＋ｃ）
（k:定数）をリード信号２として出力する合成出力段４
からなり，遅延回路３の終端抵抗として作用する入力段
１の出力抵抗の抵抗値を調整可能にしたものである。As shown in FIG. 1, the cosine equalizer of the present invention has an input stage 1 which inputs a balanced signal composed of a read signal 1 and an inverted read signal 1 and outputs an unbalanced signal a, and an output of this input stage. The signal a is input, and the signal b delayed by a predetermined time by the delay circuit 3 and the output signals a and b of the input stage are reflected by opening the end of the delay circuit and delayed by a predetermined time. Sum signal a with signal c
+ C for outputting the delay signal generating stage 2 and the outputs b and a + c of the delay signal generating stage 2 for inputting the output signal a of the input stage 1 delayed by a predetermined time from the output signal a of the input stage a And a signal c obtained by delaying the input signal a of the input stage 1 by a predetermined time and a signal c further delayed by a predetermined time.
Signal b−k (a + c) from which the sum signal a + c of
Composite output stage 4 that outputs (k: constant) as read signal 2
The resistance value of the output resistance of the input stage 1 acting as the termination resistance of the delay circuit 3 can be adjusted.
リード信号１と反転リード信号１とからなる平衡信号が
入力段１に入力され，入力段１から不平衡信号ａが出力
される。The balanced signal composed of the read signal 1 and the inverted read signal 1 is input to the input stage 1, and the unbalanced signal a is output from the input stage 1.
入力段１の出力信号ａのピークレベルの1/2のレベルに
おける時間幅の1/2の時間幅（第４図（イ）のΔｔ）だ
け遅延させられた信号ｂが生成される。さらに，遅延回
路３の終端を開放にすることによる反射により，信号ｂ
が入力段１の出力信号ａのピークレベルの1/2のレベル
における時間幅の1/2の時間幅（第４図（イ）のΔｔ）
だけ遅延させられた信号ｃが生成される。A signal b delayed by a half time width ([Delta] t in FIG. 4 (a)) at half the peak level of the output signal a of the input stage 1 is generated. Furthermore, the signal b is reflected by reflection caused by opening the end of the delay circuit 3.
Is a half of the time width at half the peak level of the output signal a of the input stage 1 (Δt in FIG. 4 (a))
A signal c delayed by only is generated.
この時，遅延回路３の終端抵抗として作用する入力段の
出力抵抗R4の抵抗値を調整して，信号ａの振幅と信号ｃ
の振幅とを等しくさせる。At this time, the resistance value of the output resistance R 4 of the input stage, which acts as the termination resistance of the delay circuit 3, is adjusted to adjust the amplitude of the signal a and the signal c.
Equal to the amplitude of.
遅延信号生成段２からは，信号ｂおよび信号ａ＋ｃが出
力される。The delay signal generation stage 2 outputs the signal b and the signal a + c.
遅延信号生成段２から出力された信号ｂおよび信号ａ＋
ｃは，合成出力段４に入力され，合成出力段４からはリ
ード信号２として信号ｂ−ｋ（ａ＋ｃ）（k:定数）が出
力される。The signal b and the signal a + output from the delay signal generation stage 2
c is input to the combined output stage 4, and the combined output stage 4 outputs the signal b−k (a + c) (k: constant) as the read signal 2.
以上のように，本発明では，遅延回路３の入力側終端抵
抗R4の抵抗値を抵抗値調整手段により調整可能にしてい
る。これにより，遅延回路の入力側終端抵抗R4は，抵抗
調整手段によりその抵抗値が入力段１が出力する信号ａ
の振幅と遅延信号生成段２の遅延回路３の入力側に反射
された信号ｃの振幅とが一致するように調整することが
可能になる。As described above, in the present invention, the resistance value of the input side terminating resistor R 4 of the delay circuit 3 can be adjusted by the resistance value adjusting means. As a result, the input side terminating resistor R 4 of the delay circuit has a resistance value of the signal a output from the input stage 1 by the resistance adjusting means.
Can be adjusted so that the amplitude of the signal c and the amplitude of the signal c reflected to the input side of the delay circuit 3 of the delay signal generation stage 2 match.
その結果，コサイン・イコライザにおいて，遅延回路の
インピーダンス・マッチングと，伝達ロスによる全反射
波形の振幅ロスとを同時に補正することが可能になる。As a result, in the cosine equalizer, it is possible to simultaneously correct the impedance matching of the delay circuit and the amplitude loss of the total reflection waveform due to the transmission loss.
さらに，コサイン・イコライザの出力波形歪を抑えると
共にノイズに対するマージンを上げることができる。Furthermore, the output waveform distortion of the cosine equalizer can be suppressed and the margin for noise can be increased.
第２図は，本発明の１実施例構成図である。 FIG. 2 is a block diagram of an embodiment of the present invention.
本実施例のコサイン・イコライザは，リード信号１と反
転リード信号１とからなる平衡信号を入力とし，不平衡
信号ａに出力する入力段21と，この入力段の出力信号ａ
を入力とし，遅延回路23により所定の時間だけ遅延させ
た信号ｂおよびこの信号ｂを遅延回路23の終端を開放す
ることにより反射させて所定の時間だけ遅延させた信号
ｃを出力する遅延信号生成段22と，この遅延信号生成段
22の出力ｂおよびａ＋ｃを入力とし，入力段21の出力信
号ａを所定の時間だけ遅延させた信号ｂから，入力段21
の出力信号ａと，入力段21の出力信号ａを所定の時間だ
け遅延させた信号ｂをさらに所定時間だけ遅延させた信
号ｃとの和ａ＋ｃを差し引いたリード信号２（ｂ−ｋ
（ａ＋ｃ））（k:定数）を出力する合成出力段24からな
り，遅延回路23の終端抵抗として作用する入力段21の出
力抵抗を固定抵抗R4とスイッチsw1〜sw4の組み合わせに
より抵抗R11〜R14を選択して並列接続することにより調
節可能にしたものである。The cosine equalizer according to the present embodiment has an input stage 21 that receives a balanced signal composed of a read signal 1 and an inverted read signal 1 and outputs an unbalanced signal a, and an output signal a of this input stage.
A signal b delayed by a predetermined time by the delay circuit 23 and a signal c delayed by the delay circuit 23 by opening the end of the delay circuit 23 to output a signal c delayed by the predetermined time. Stage 22 and this delayed signal generation stage
The output b of a 22 and a + c are input, and the output b of the input stage 21 is delayed by a predetermined time,
Of the output signal a of the input stage 21 and a signal c of the output signal a of the input stage 21 delayed by a predetermined time and a signal c of the output signal a further delayed by a predetermined time
(A + c)) (k : a synthetic output stage 24 for outputting a constant), the resistance by a combination of fixed resistor R 4 and a switch sw1~sw4 the output resistance of the input stage 21 which acts as a terminating resistor of the delay circuit 23 R 11 It is adjustable by selecting ~ R 14 and connecting them in parallel.
リード信号１と反転リード信号１とからなる平衡信号が
入力段21に入力され，入力段から不平衡信号ａが出力さ
れる。The balanced signal composed of the read signal 1 and the inverted read signal 1 is input to the input stage 21, and the unbalanced signal a is output from the input stage.
入力段21の出力信号ａは，遅延信号生成段22に入力さ
れ，遅延回路23により，入力段21の出力信号ａのピーク
レベルの1/2のレベルにおける時間幅の1/2の時間幅（第
４図（イ）のΔｔ）だけ遅延させられた信号ｂが生成さ
れる。さらに，遅延回路23の終端を開放にすることによ
る反射により，信号ｂが入力段21の出力信号ａのピーク
レベルの1/2のレベルにおける時間幅の1/2の時間幅（第
４図（イ）のΔｔ）だけ遅延させられた信号ｃが生成さ
れる。The output signal a of the input stage 21 is input to the delay signal generation stage 22, and the delay circuit 23 causes the time width (1/2 of the time width at the half level of the peak level of the output signal a of the input stage 21 ( A signal b delayed by Δt in FIG. 4 (a) is generated. Further, due to the reflection caused by opening the end of the delay circuit 23, the signal b is half the time width at half the peak level of the output signal a of the input stage 21 (see FIG. 4 ( The signal c delayed by Δt) in b) is generated.
この時，遅延回路23の終端抵抗として作用する入力段21
の出力抵抗を固定抵抗R4とスイッチsw1〜sw4の組み合わ
せにより抵抗R11〜R14を選択して並列接続することによ
り抵抗値を調整して，信号ａの振幅と信号ｃの振幅とを
等しくさせる。At this time, the input stage 21 acting as a termination resistor of the delay circuit 23
The output resistance by adjusting the resistance value by the combination of the fixed resistor R 4 and a switch sw1~sw4 parallel connection by selecting a resistor R 11 to R 14, and equal to the amplitude of the amplitude and the signal c of the signal a Let
遅延信号生成段22からは，信号ｂおよび信号ａ＋ｃが出
力される。The delay signal generation stage 22 outputs the signal b and the signal a + c.
遅延信号生成段22から出力された信号ｂおよび信号ａ＋
ｃは，合成出力段24に入力され，合成出力段24からはリ
ード信号２として信号ｂ−ｋ（ａ＋ｃ）（k:定数）が出
力される。The signal b and the signal a + output from the delay signal generation stage 22
c is input to the combined output stage 24, and the combined output stage 24 outputs the signal b−k (a + c) (k: constant) as the read signal 2.
本発明では，遅延回路の入力側終端抵抗の抵抗値を抵抗
値調整手段により調整可能にしている。これにより，遅
延回路の入力側終端抵抗は，抵抗調整手段によりその抵
抗値が入力段が出力する信号ａの振幅と遅延信号生成段
の遅延回路の入力側に反射された信号ｃの振幅とが一致
するように調整することが可能になる。In the present invention, the resistance value of the input side terminating resistance of the delay circuit can be adjusted by the resistance value adjusting means. As a result, the input-side terminating resistance of the delay circuit has a resistance value between the amplitude of the signal a output from the input stage and the amplitude of the signal c reflected on the input side of the delay circuit of the delay signal generation stage by the resistance adjusting means. It will be possible to adjust to match.
その結果，コサイン・イコライザにおいて，遅延回路の
インピーダンス・マッチングと，伝達ロスによる全反射
波形の振幅ロスとを同時に補正することが可能になる。As a result, in the cosine equalizer, it is possible to simultaneously correct the impedance matching of the delay circuit and the amplitude loss of the total reflection waveform due to the transmission loss.
さらに，コサイン・イコライザの出力波形歪を抑えると
共にノイズに対するマージンを上げることができる。Furthermore, the output waveform distortion of the cosine equalizer can be suppressed and the margin for noise can be increased.
第１図は本発明の原理説明図，第２図は本発明の１実施
例構成図，第３図は従来例を示す図，第４図は出力波形
合成図，第５図は従来例の出力波形図である。 第１図において， 1:入力段 2:遅延信号生成段 3:遅延回路 4:合成出力段FIG. 1 is a diagram for explaining the principle of the present invention, FIG. 2 is a configuration diagram of an embodiment of the present invention, FIG. 3 is a diagram showing a conventional example, FIG. 4 is an output waveform synthesis diagram, and FIG. 5 is a conventional example. It is an output waveform diagram. In Fig. 1, 1: input stage 2: delayed signal generation stage 3: delay circuit 4: combined output stage
Claims (2)
を出力する入力段（１）と， 所定の遅延時間を有し，出力側終端を開放した遅延回路
（３）をそなえ，信号ａを遅延回路（３）に入力し，所
定の遅延時間だけ遅延させた信号ｂを出力すると共に，
遅延回路（３）の出力側終端が開放されていることによ
り，信号ａが所定の遅延回路の２倍だけ遅延して入力側
に反射された信号ｃと信号ａとの和からなる信号ａ＋ｃ
を出力する遅延信号生成段（２）と， 遅延信号生成段（２）から出力される信号ｂおよび信号
ａ＋ｃを入力とし，それらの差信号ｂ−ｋ（ａ＋ｃ）
（k:定数）を出力する合成出力段（４）とからなるコサ
イン・イコライザにおいて， 遅延回路（３）の入力側終端抵抗は，その抵抗値が抵抗
値調整手段により調整可能に構成されている ことを特徴とするコサイン・イコライザ。1. A signal a obtained by amplifying a read signal from a magnetic head.
It is equipped with an input stage (1) that outputs a signal and a delay circuit (3) having a predetermined delay time and an output side end opened, and the signal a is input to the delay circuit (3) and delayed by a predetermined delay time. And outputs the signal b
Since the output side end of the delay circuit (3) is opened, the signal a is delayed by twice the predetermined delay circuit, and the signal a + c is the sum of the signal c and the signal a reflected on the input side.
And a signal b and a + c output from the delay signal generation stage (2) as inputs, and a difference signal b−k (a + c) between them.
In the cosine equalizer consisting of the composite output stage (4) that outputs (k: constant), the resistance value of the input side terminating resistor of the delay circuit (3) is adjustable by the resistance value adjusting means. A cosine equalizer characterized by that.
イコライザにおいて， 遅延回路（３）の入力側終端抵抗は，前記抵抗調整手段
により前記抵抗値が信号ａの振幅と遅延信号生成段
（２）の遅延回路（３）の入力側に反射された信号ｃの
振幅とが一致するように調整されてなる ことを特徴とするコサイン・イコライザ。2. The cosine according to claim 1
In the equalizer, the input side terminating resistor of the delay circuit (3) is a signal whose resistance value is reflected by the resistance adjusting means to the amplitude of the signal a and the input side of the delay circuit (3) of the delay signal generation stage (2). A cosine equalizer characterized in that the amplitude is adjusted so as to match the amplitude of c.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187420A JPH0777005B2 (en) | 1987-07-27 | 1987-07-27 | Cosine equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187420A JPH0777005B2 (en) | 1987-07-27 | 1987-07-27 | Cosine equalizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432407A JPS6432407A (en) | 1989-02-02 |
| JPH0777005B2 true JPH0777005B2 (en) | 1995-08-16 |
Family
ID=16205734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62187420A Expired - Lifetime JPH0777005B2 (en) | 1987-07-27 | 1987-07-27 | Cosine equalizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777005B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091708A (en) * | 1983-10-25 | 1985-05-23 | Hitachi Ltd | Waveform equalizing circuit |
-
1987
- 1987-07-27 JP JP62187420A patent/JPH0777005B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6432407A (en) | 1989-02-02 |
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