JPH0777230B2 - 集積回路のドライバ禁止制御試験法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、試験に関し、特に、複
数の異なる試験用操作の際にデバイスの試験を効率的に
行なえるようにする超大規模集積(ＶＬＳＩ)回路デバイ
スの設計に関するものである。

【０００２】

【従来の技術】単一の半導体チップ上に何千もの機能回
路素子を含むＶＬＳＩ回路デバイスにあっては、デバイ
ス自体やこれらデバイス間の相互接続の製作上の良否を
確認するために、この種のデバイスからデータ処理シス
テムを製造するまでの種々の段階で、それらデバイスの
試験を行なう必要がある。その最初の試験用操作は、半
導体ウェハー上の個々のデバイスを初めに製作したとき
に、そのデバイスに対して行うものである。このデバイ
スとその試験装置との間の接続及び通信は、ウェハース
テッパと呼ばれる機構によって行うようになっており、
このウェハーステッパは、そのウェハーの上面で一組の
電気プローブを動かし、そしてある個別デバイスの全て
の入出力端子にそれらプローブを物理的に同時に接触さ
せるようにする。この処理は、そのウェハー上の全ての
デバイスに対し接触を行いそして検査を完了するまで、
続ける。この最初の試験用操作は、ウェハーテスト(チ
ップ試験)と呼ばれるものである。

【０００３】このウェハー試験の完了後、個々の半導体
チップは、ダイジング処理によりウェハーから分離す
る。上記のウェハー試験により機能良好であるとされた
デバイスは、次に、保護パッケージ(モジュールと呼ば
れる)内に組立てる。既存の種々タイプのモジュール・
パッケージがあり、それらは、種々のボンディングやカ
プセル化処理によって組立てることができる。モジュー
ルには、１つあるいは複数の半導体チップを含めるよう
にすることができる。１つのチップを含むモジュールは
シングルチップ・モジュール(ＳＣＭ)と呼び、複数のチ
ップを含むモジュールはマルチチップ・モジュール(Ｍ
ＣＭ)と呼ぶ。

【０００４】これらモジュールは、２つの異なったタイ
プの試験用操作を受けさせる。その第１の操作は、個々
のモジュール・パッケージに対して行うものであり、そ
の個別モジュールは、このモジュールの電気接触ピンを
固定するプラグ機構(モジュール・ソケットと呼ぶ)によ
り、試験装置に接続する。この操作は、モジュール試験
と呼び、その目的は、モジュール組立て処理の良否を確
認することと、そのモジュール内のチップ(１つ又は複
数)の機能性を再確認することである。

【０００５】第２のモジュール試験処理は、出荷モジュ
ールの動作上の信頼性を高める必要がある場合に行なう
ものであり、これは、正しくしかしきわどく製作したデ
バイスやモジュール(この処理をしない場合には、それ
らの想定した寿命の初期の段階で(例えば、最初の４電
源オン時間以内に)故障してしまう)について、その故障
を早めてすぐに故障させることにより行う。これは、そ
れらモジュールを高温で高電源電圧のストレス条件下に
おき、そしてこの条件下で長い時間(例えば数時間)にわ
たって繰り返しそれらモジュールを試験することによっ
て行うようにする。この第２のモジュール試験用操作
は、バーンインと呼ぶ。このバーンイン操作は、特別の
熱的、電気的条件を要する長時間処理であるので、機能
的に同一の諸グループのモジュールに対し同時に行うの
が普通である。これらモジュールは、このバーイン操作
専用の特別設計の印刷回路ボードの表面に恒久的に設け
たモジュール・ソケット内へ固定する各バーンイン・ボ
ード上の諸モジュールの入出力端子に対する電気的なア
クセスは、そのボードの表面及び裏面に設けた金属配線
によって通常行うようになっており、そしてこの種の配
線は各モジュール・ソケットの入出力端子からそのボー
ドのエッジのコネクタへの導電経路を与え、またそのボ
ードのコネクタは、この熱チャンバの壁を通って試験装
置に接続している。

【０００６】このバーンイン処理は、所要の高温で高電
源電圧の条件を与え、その後モジュール試験刺激をバー
ンイン・ボードに装着した諸モジュールの入力端子に繰
り返し加えることにより実施する。この繰り返しの各サ
イクルにおいて、試験刺激を全てのモジュールに同時に
加え、そして１つのモジュールのみについて期待した試
験応答があるかどうかモニタする。これらモジュールの
応答は、バーンイン処理の間順繰りにモニタする。ある
モジュールがその入力に試験刺激を受けているが、その
出力を期待した応答についてモニタしていない時、その
モジュールはバーンイン・ストレスを受けている、と言
う。また、あるモジュールがその入力に試験刺激を受け
ており、かつ同時にその出力に期待した出力応答がある
かどうかについてモニタしている時、そのモジュールは
バーンイン試験を受けている、と言う。このようなやり
方の代わりに、変形バーンイン処理を用いることもで
き、この場合、バーンイン・ストレス操作のみ(バーン
イン試験は省略)を行い、その後で、モジュールに周囲
温度と公称の電源電圧という条件の下で上記のモジュー
ル試験操作を加えるようにする。

【０００７】このモジュール試験操作とバーンイン操作
の両方に合格したモジュールは、次に印刷回路カード
(又はボード)上に恒久的に取り付け、そしてこのカード
の電気配線パターンは、所望のデータ処理システム(又
はサブシステム)を実現するためにそれらモジュール間
の相互接続部を含んでいる。再び、この組立て処理につ
いても、配線相互接続の良否や、構成要素であるモジュ
ールや半導体チップの機能継続性等について、確認を行
なう必要がある。このカード(又はボード)試験用操作
は、以下の方法の１方又は両方で行う。即ち、第１の方
法は、カード(又はボード)を１機能単位とみて、試験装
置をそのカード(又はボード)の入出力端子エッジ接続部
に接続して試験する方法であり、第２の方法は、カード
(又はボード)アセンブリに個々の構成用モジュールを恒
久的に搭載した後再試験する方法(この場合、各モジュ
ールの入出力端子に対する物理的なアクセスは、適当な
固定装置によって順次行ない、そしてその後でそのモジ
ュールについてモジュール・テストを行なう)である。
以上の操作の第１のものは、スルーザピン・カード試験
(throulh−the−pins card testing)と呼び、第２の
ものは、インサーキット・カード試験(in−circuit ca
rd testing)又はモジュールインプレイス・カード試験
(module−in−place card testing)と呼ぶものであ
る。

【０００８】上述したようなウェハー試験、モジュール
試験、カード(又はボード)試験はそれぞれ、半導体デバ
イスの出力端子を直接ドライブするそのデバイス上の回
路の動作に対し、同じではないが似たような要件を課す
ものである。このような回路(オフチップ・ドライバと
呼ばれる)は各々、それらの出力端子に、その半導体チ
ップの内部機能回路が演算した論理データ値を供給す
る。このようなデータ値は、あるドライバ回路への制御
入力が、この回路がアクティブであるべき(又は、イネ
ーブルされるべき)ことを指示する場合にのみ、そのド
ライバ回路の対応の出力端子に供給する。あるいはこの
代わりとして、その制御入力の値は、そのドライバ回路
を禁止(又はディスエーブル)すべきことを指示するよう
にでき、この場合そのドライバ回路は高インピーダンス
状態となり従っての対応の出力端子から電気的に分離し
ている、と言うことができる。

【０００９】ウェハー及びモジュール試験の間、特にこ
の種の試験をレベル・センシティブ・スキャン・デザイ
ン(ＬＳＳＤ)試験法のようなスキャン式の試験法によっ
て行う場合には、デバイスの入力端子に試験信号を加え
た結果、特にスキャン・クロックや機能システム・クロ
ックのパルス性作動の結果として、多数のドライバがほ
ぼ同時にスイッチングすることがある。この結果生ずる
スイッチング活動により、オンチップの同一の局部電源
回路網によって電力供給を受ける多数のドライバが同じ
論理方向(例えば論理０から論理１)にほぼ同時にスイッ
チングすると、そのオンチップ電源配電回路網の局部的
な能力が飽和してしまう。この同時出力スイッチング現
象は、この同じ局部電源回路網を共有する他の回路素
子、例えばこの半導体チップの入力端子から論理値を受
ける回路(オンチップ・レシーバ、又は単にレシーバと
呼ぶ)に悪影響を与える。このようなレシーバ回路は、
入力端子に置いた論理値を解釈し、そしてこれら値を本
チップの、その作動機能を実現するのに必要な内部回路
に分配する。

【００１０】ある同時出力スイッチング現象の間、それ
らスイッチングするドライバのほぼ瞬時的な電力需要の
ために、局部電源回路網の電圧基準値やグランド基準値
がシフトすることがあり、そのため１つまたはそれ以上
のレシーバがそれらの入力端子に置かれた論理試験刺激
値を不正確に解釈することがある。この不正確な刺激値
が内部回路素子に分配されると、正しく製作したチップ
であっても期待したのとは異なるデバイス応答出力とな
ってしまう。したがって、同時出力スイッチング現象の
発生を防止して、正しく製作したデバイスを欠陥デバイ
スとして不適切を分類をしないようにするため、オフチ
ップ・ドライバのイネーブルと禁止とを制御する手段を
提供することが望ましい。

【００１１】マルチチップ・モジュールのモジュール試
験やバーンインの間、特にこの種の試験をＬＳＳＤ試験
法のようなスキャン式試験法によって行う時、２あるい
はそれ以上のチップの出力ドライバが共通配線によって
相互接続されている場合には、試験刺激がこのような共
通接続したドライバを同時に作動する可能性があり、そ
の結果、そのようなドライバがそれぞれの出力端子に同
時に相反するデータ値を出力することがある。このよう
な状態は、ドライバ競合現象(driver−contention eve
nt)と呼ぶもので、この現象が起きると、それら競合す
るドライバ回路を通して過大の電源電流が流れ、そのた
め即座にあるいはドライバ競合現象を繰り返すうちにそ
れらドライバ回路の破壊が生じてしまう。したがって、
ドライバ競合現象の発生を防止して、正しく製作したデ
バイスやモジュールが破壊されないようにするため、オ
フチップ・ドライバのイネーブルと禁止とを制御する手
段を提供することが望ましい。

【００１２】シングルチップ・モジュール又はマルチチ
ップ・モジュールのバーンインでは、熱チャンバに同時
におさめて処理を行なう同一のモジュール・パーツの数
をできるだけ多くするのが望ましい。このため、モジュ
ール・バーンイン・ボードは、その設計により、そのよ
うなボード上に搭載できるモジュール・ソケット数をで
きるだけ多くし、かつこのようなソケットと試験装置へ
のボード・エッジ接続部との間の相互接続配線を極力単
純化するようにしてある。又、そのようなボードの配線
パターンは、モジュールの入出力端子の使用形態が異な
る(例えば、端子Ｉ／Ｏは、モジュール設計Ａでは入力
として使用し、モジュール設計Ｂでは出力として使用す
る)、種々の異なるモジュール機能設計体のバーンイン
に適用できるのが望ましい。これらの目的は、バーンイ
ン・ボード上に、そのエッジ接続部と各ソケット位置の
対応する諸モジュール入力(又は出力)端子との間で共通
配線を施すことによって達成できる。したがって、全て
のソケット位置のモジュール入力端子は、共通に接続さ
れることになり、これによりバーンイン・ストレス操作
中、全てのモジュールに同時に試験入力刺激を加えるこ
とができる。しかしながら、各ソケット位置の全てのモ
ジュール出力端子も同様に共通接続されるために、バー
ンイン試験操作で必要な個々のモジュールを選択してモ
ニタすることは、できなくなる。さらに、共通のモジュ
ール入力刺激に対して、正しく製作したモジュールから
は等しいモジュール出力応答が出るはずであるが、欠陥
モジュール(又は欠陥バーンイン・ボード)が存在する
と、これによって前述のようなドライバ競合現象が発生
することがある(この場合は、異なるモジュールの対応
したドライバ回路間で競合が生ずる)。バーンイン操作
は長期にわたり、その間、そのような現象発生によって
同一ボード上の全てのモジュールが次々と破壊されてし
まう。したがって、各モジュール上に、モジュール端子
に接続する全てのドライバ回路を同時に禁止する手段を
設け、その手段をモジュール入力端子から制御し、また
各バーンイン・ボード・ソケット位置のそのような端子
を、バーンイン試験装置が別々にアクセスできるように
するため、そのバーンイン・ボードのエッジ・コネクタ
と各ソケット位置の制御端子との間に別々の配線接続を
行う、ということが望ましい。

【００１３】カード(又はボード)試験操作でも、半導体
デバイスのドライバ制御のために、マルチチップ・モジ
ュール試験操作やモジュール・バーンイン操作の場合と
同様に、ドライバ競合現象を防止する手段を設けるのが
好ましい。ドライバ競合のリスクがない状態でスルーザ
ピン・カード試験を行なうには、他のモジュールの出力
端子に機能上共通結線した出力端子をもつオフモジュー
ル・ドライバを禁止する手段を、それぞれのモジュール
に設け、そしてそれらの手段を独立に制御可能なものと
して、試験刺激を加える際に２以上のドライバの間のど
の共通結線部に対しても２以上のドライバが同時にイネ
ーブルされないようにする。インサーキット・カード試
験をドライバ競合のリスクなしで行うには、他のモジュ
ールの入力端子あるいは出力端子に機能上共通結線した
出力端子をもつオフモジュール・ドライバを禁止する手
段を、各モジュールに設け、そしてこれらの手段をイン
サーキット試験中独立に制御可能なものとする。したが
って、スルーザピン・カード試験の要件は、マルチチッ
プ・モジュール試験の要件と似ており、インサーキット
試験要件はモジュール・バーンイン要件と似ている。

【００１４】図１は、ここで説明するようなＶＬＳＩ回
路試験でしばしば使用するレベル・センシティブ・スキ
ャン・デザイン(ＬＳＳＤ)論理デバイスの回路図を示し
たものである。このＬＳＳＤ論理デバイスは、組合せ状
論理素子と順序論理素子とから成っている。ＬＳＳＤデ
バイスでは、全ての順序論理素子は、図１にシフトレジ
スタ・ラッチ・セット１,２で示すように、シフトレジ
スタ・ラッチ(ＳＲＬ)として実現している。組合せ状論
理素子は、組合せ回路網３,４,５とＡＮＤゲート６,７
で例示してある。

【００１５】一般に、ＬＳＳＤ論理デバイス試験は、次
のようにして行なう。即ち、シフトレジスタ・ラッチ・
セット１及び２にテスト入力刺激値をロードし、データ
入力端子Ｓにテスト入力刺激を与え、システム・クロッ
クＣ１かシステム・クロックＣ２のいずれか(ただし両
方同時には行なわない)のパルス性作動によりシフトレ
ジスタ・ラッチ・セット１か２のいずれかに新しいデー
タ値をロードし、データ出力端子Ｒ上の出力応答値を測
定し、そしてシフトレジスタ・ラッチ・セット１及び２
から出力応答値をアンロードする。試験入力刺激データ
値をシフトレジスタ・ラッチ・セット１及び２にロード
するには、まずスキャン入力端子ＩＮにデータ値を置
き、続いてスキャン・クロックＡをパルス作動し、つい
でスキャン・クロックＢをパルス作動する。シフトレジ
スタ・ラッチ・セット１,２内の全てのＳＲＬへのデー
タのロードを完了するには、このスキャン・クロックＡ
及びＢによるパルス・シーケンスを、スキャン入力端子
ＩＮに新たなデータ値を逐次置きながら、シフトレジス
タ・ラッチ・セット１及び２内ＳＲＬの総数分のサイク
ルだけ繰り返さなければならない。これと同様にして、
シフトレジスタ・ラッチ・セット１及び２からの試験出
力応答のアンロードは、スキャン・クロックＡ及びＢの
パルス対を繰り返し印加し、そして各パルス対の印加後
にスキャン出力端子ＯＵＴ上の出力応答を測定すること
により行う。

【００１６】本発明の好ましい実施例を説明する上で、
試験時に使用する入力信号及び出力信号を４つのカテゴ
リに分類するのが好都合である。例えば図１のＬＳＳＤ
デバイスにおいて、シフトレジスタ・ラッチ・セット１
及び２に論理値をロードするため試験中に操作しなけれ
ばならない入力は全て、試験機能入力と呼び、これらの
例は図１においては力端子Ａ,Ｂ,ＩＮ,Ｃ１及びＣ２で
ある。一方、試験中にシフトレジスタ・ラッチ・セット
１及び２から論理値をアンロードする際に操作する出力
は全て、試験機能出力と呼び、例えば図１における出力
端子ＯＵＴがそうである。さらに、試験機能入力値を組
合せ状論理手段を介して、本デバイスの出力端子に選択
的に転送するのに機能上必要となり得る出力端子(例え
ば図１において、試験機能入力端子Ｃ１の値をＡＮＤゲ
ート６によって転送する出力端子Ｔ)も、試験機能出力
と呼ぶことにする。以上述べたもの以外の全てのＬＳＳ
Ｄデバイス入力(例えば図１における入力端子Ｓ)は、デ
ータ入力と呼ぶことにする。以上に述べたもの以外のＬ
ＳＳＤデバイス出力(例えば図１における出力端子Ｒ１
とＲ２)は、データ出力と呼ぶことにする。

【００１７】同時出力スイッチング現象を防止する従来
のアプローチを、図２(Ａ)と図２(Ｂ)に示す。図２(Ａ)
において、単一のレシーバ回路１１は、２つの抵抗性ポ
リシリコン遅延線１２,１４を駆動するようになってお
り、そしてそれらの各遅延線は、その入力波形を図示し
ないある半導体デバイスの周囲に伝播させる。各遅延線
は、そのデバイスの２つの隣り合うエッジを通る。オフ
チップ・ドライバ(ＯＣＤ)回路１６は全て、そのチップ
の周辺に設けており、そしてその各回路は、遅延線１２
と１４の一方に最も近いポイントでその遅延線構造に自
動的に取り付けてある。

【００１８】図２(Ｂ)は１つのオフチップ・ドライバ１
６を示したものであり、これはドライバ素子１８とＡＮ
Ｄゲート素子２０とから成っている。ドライバ素子１８
は、オフチップ・ドライバ１６のシステム・データ入力
端子に与えられる論理値を、ＡＮＤゲート素子２０によ
り作動された時にのみ、チップ・データ出力端子に出力
する。ここで、ＡＮＤゲート素子２０による作動のため
には、オフチップ・ドライバ１６のシステム・イネーブ
ル入力端子と試験イネーブル入力端子の両方に同時に論
理１の信号値が与えられることが必要である。システム
・イネーブルがイネーブルのいずれかに論理０値がある
時には、ドライバ素子１８は、ディスエーブルとなり従
って高インピーダンス状態にあると言い、オフチップ・
ドライバ１６のチップ出力端子から電気的に切り離され
る。この構造により、シングルチップ・モジュールのバ
ーンイン中やインサーキット・カード試験中におけるド
ライバ競合現象が防止できるが、ただし、インサーキッ
ト・カード試験の場合には、試験装置から各モジュール
のそのドライバ禁止制御入力端子に対して別々に独立し
てアクセスできる、ということが条件である。しかしな
がら、遅延線１２，１４による遅延が問題で、特にチッ
プサイズが大きく(著しく長いポリシリコン・ラインと
なる)、またそのチップ上のＯＣＤの数が少ない場合
に、遅延時間が望ましい長さより著しく長くなってしま
う。

【００１９】図３は、図２の方式を比較的大きなチップ
で使用する場合に必要となる、１つのＬＳＳＤテスタ・
サイクルのタイミング図を示したものである。特に注目
されたい点は、テスタ・サイクル時間の大部分が、ドラ
イバ禁止制御入力のターンオン時間とターンオフ時間の
ために費やされることである。ＶＬＳＩ回路デバイスで
は、この時管は、上記の抵抗性遅延線の大きな時定数の
ために極めて長いものとなる。

【００２０】図４は、図２の方式を改良したものであ
り、インバータ３０、トランジスタ３２、及び低抵抗の
金属相互配線３４を追加することにより、非対称なスイ
ッチング動作を実現して、ドライバ禁止制御のターンオ
フ時間の方がターンオン時間よりずっと短くなるように
している。この構成は、論理的には図２のものと同じで
あり、単にターンオフ遷移に対しより速いスイッチング
応答を呈するようにしただけであるので、これもまた、
バーンイン中やインサーキット・カード試験中において
シングルチップ・モジュールでのドライバ競合現象を防
止するのに必要な要件を満足するが、ただし前と同様
に、後者のインサーキット・カード試験では、機能カー
ド設計により試験装置が各モジュールのドライバ禁止制
御入力端子を別々に独立してアクセスできる、というこ
とが条件である。しかしながら、この構成では、ドライ
バ禁止ターンオン・スイッチング遅れは改善していな
い。

【００２１】図５は、図４の方式を使用する場合に必要
なＬＳＳＤテスタ・サイクルのタイミング図である。判
るように、図３のサイクル時間に比べかなりの改善を実
現しているが、依然としてドライバ禁止制御入力のサイ
クル動作に要する時間がテスタ・サイクルの全時間の大
部分を占めている。

【００２２】図６は、ＯＣＤ１６の同時出力スイッチン
グ現象を回避するのに使用している、ドライバ制御の別
のアプローチを示したものである。この方式では、遅延
の機能は、(図２や図４の方法で用いた抵抗性遅延線１
２,１４ではなく)機能を果たすシステム・ロジックに使
用できたはずの内部回路素子(図示せず)で構成した能動
回路素子４０によって実現している。素子４０のスイッ
チング応答は、対称でありしかも上述した遅延線の素子
よりも速いので、そのテスタ・サイクルは図２のものと
本質的に同じようになるが、ドライバ禁止制御のための
ターンオン時間とターンオフ時間は短くなり従って、サ
イクル時間が短縮される。しかしながら、この遅延線
は、機能実施チップ設計部に使用できたはずの回路素子
を犠牲にして実現するものであるため、この方式では、
１つの遅延段から複数のオフチップ・ドライバを作動す
るような構成をとる傾向がある。同一の遅延段ぴ接続す
る複数のドライバが全て同時に作動される可能性がある
ので、図６の構成では同時出力スイッチング現象全ての
防止は保証できず、従って、接続するドライバ素子の数
や、オンチップの電源回路網に対するそれらドライバ素
子の配置に左右される。

【００２３】

【発明が解決しようとする課題】以上の従来の設計及び
試験法は、それぞれ、ドライバ制御のある特定の問題を
ねらいとし、上述した試験操作に関連する１,２の問題
の解決をはかろうとしたものであるが、いずれの従来法
も、上述した試験操作のそれぞれに対するドライバ制御
設計要件を満足するような包括的に利用できるドライバ
制御設計法を提供するものではない。

【００２４】したがって、本発明の目的は、複数の異な
る試験操作に関して、特に半導体チップ、シングルチッ
プ・モジュール、及びマルチチップ・モジュールに対し
て行う必要のある試験操作のために、オフチップ・ドラ
イバの禁止とイネーブルを制御する方法を提供すること
である。

【００２５】さらに、本発明の目的は、簡単な装置、す
なわち少数の半導体デバイス入力端子と、これらの端子
からの入力信号を回路網を介して分配してオフチップ・
ドライバの禁止とイネーブルのための分布遅延制御を行
う簡単な手段と、から成る簡単な装置で、上記の方法を
実現することである。

【００２６】さらに、本発明の目的は、上述した方法を
スキャン式の試験特にレベル・センシティブ・スキャン
・デザイン(ＬＳＳＤ)試験において効率良く実現するこ
とであり、それによって試験全体に要する時間が使用す
る装置や方法によってほとんど増加しないようにし、こ
れにより試験操作中に同時出力スイッチング現象やドラ
イバ競合現象が発生しないようにすることである。

【００２７】

【実施例】本発明の好ましい実施例を図７の(Ａ),(Ｂ)
に示す。図７(Ｂ)に示すオフチップ・ドライバ１０２
は、ドライバ回路１０８と、ＡＮＤゲート１０６と、遅
延素子１０４とから成っている。ドライバ回路１０８
は、そのイネーブル入力１０９にアクティブ論理値(論
理１)が与えられている時にのみ、システム・データ入
力線の値をチップ出力端子に送る。そのイネーブル入力
１０９の値は、ＡＮＤゲート１０６で演算するものであ
り、システム・イネーブル入力と、入力１０７の両方に
論理１の値がある時に、イネーブル入力１０９がアクテ
ィブ値となる。ＡＮＤゲート１０６の入力１０７は、遅
延素子１０４の出力として演算されるものであり、その
演算は、遅延素子１０４が試験イネーブル入力１０５に
与えられる各論理値を、この遅延素子１０４の動作特性
によって定まる時間だけ遅れた時点で入力１０７に送る
という効果を有している。ＡＮＤゲート１０６の入力１
０７に置いたこの値は、オフチップ・ドライバ素子１０
２の遅延試験イネーブル出力にもなる。本発明にしたが
い、１つの遅延素子１０４の出力に２つ以上のＡＮＤゲ
ート１０７／ドライバ１０９の組を接続しても良い。

【００２８】図７(Ａ)は、例としてオフチップ・ドライ
バ制御に使う遅延線の２つの例を示したものである。各
遅延線１１０,１１２は、多数のオフチップ・ドライバ
１０２,１０２′を相互接続することによって構成して
あり、ここで、各ライバ１０２′は図７(Ｂ)に示したオ
フチップ・ドライバ１０２と同一のものである。各遅延
線１１０,１１２は、半導体デバイス入力端子９９,９
９′に与えられた論理信号値を、対応のレシーバ(ＲＣ
Ｖ)回路１００,１００′を介して伝える。レシーバ１０
０は、入力端子９９に置かれたその信号値を相互接続線
１０１を介して各値円線の最初のオフチップ・ドライバ
１０２に伝え、ここで図７(Ｂ)で上述したようにそのド
ライバの試験イネーブル入力１０５に接続する。続くオ
フチップ・ドライバ１０２に対し相互接続線１０３によ
って遅延線の後続の全ての接続を行う。各相互接続線１
０３はポイント間接続であり、その各々は、図７(Ｂ)の
オフチップ・ドライバ１０２の遅延試験イネーブル出力
と後続のドライバ１０２の試験イネーブル入力との間に
ある。本発明にしたがい、１つのレシーバ１００の出力
に２つ以上のドライバ１０２を並列接続することもでき
る。

【００２９】このようにして半導体デバイス上のオフチ
ップ・ドライバ回路１０２,１０２′のそれぞれを、複
数の遅延線(そのうち、２つの例を図７Ａに１１０,１１
２で示す)の内いずれか１つに接続する。したがって、
試験の際に、試験装置から適宜対応するドライバ禁止制
御入力端子９９,９９′に禁止値(論理０)を与られるよ
うにすることにより、特定の遅延線に接続した全てのド
ライバ回路１０２,１０２′をディスエーブルにして、
ドライバ競合を回避することができる。さらに重要なこ
とに、制御入力端子９９,９９′にイネーブル値(即ち、
論理１)を加えた場合には、各オフチップ・ドライバ回
路１０２,１０２′に組み込だ遅延素子１０４，１０
４′によって各オフチップ・ドライバ回路のイネーブル
のタイミングをずらして、同時出力スイッチング現象を
回避することができる。遅延素子１０４,１０４′によ
るこの時間遅延は、最悪の場合、すなわち全てのオフチ
ップ・ドライバ１０２,１０２′が同一遅延線１１０,１
１２に接続され、同一局部オンチップ電源配電回路網
(図示せず)から電力の供給を受ける場合に、その全ての
オフチップ・ドライバ１０２,１０２′の同時スイッチ
ングが生じない範囲で最小に設計することができる。各
遅延線１１０,１１２の全スイッチング時間は、その遅
延線に接続したオフチップ・ドライバ回路１０２,１０
２′の数に正比例する。したがって、より少ない数のド
ライバ制御する遅延線は、より多くのドライバを制御す
る遅延線よりも速いサイクル動作を受ける能力がある。

【００３０】各オフチップ・ドライバをどの遅延線に割
当てるかについての好ましいルール・セットを、図８に
示す。この図８のテーブル１２０は、２つの情報カテゴ
リ、すなわち遅延線タイプ１２２と、制御するオフチッ
プ・ドライバのタイプ１２４と、を関連づけるものであ
る。遅延線のこの割当て基準は、チップをシングルチッ
プ・モジュール(ＳＣＭ)で実装するかマルチチップ・モ
ジュール(ＭＣＭ)で実装するかによって若干異なるの
で、制御するオフチップ・ドライバのタイプ１２４は、
ＳＣＭ用のものとＭＣＭ用のものの２つにさらに細分化
してある。

【００３１】この好ましい割当てルール・セットは、遅
延線タイプ１２２を４つのカテゴリ(ＤＩ１,ＤＩ２,Ｄ
Ｉ３,ＤＩ４)に分けている。この各遅延線のカテゴリ
は、後述するようにチップ／モジュール試験操作の全体
に渡ってある特有の形態で実施するものである。

【００３２】ＳＣＭ上のチップに対しては、そのルール
では、２つの遅延線カテゴリのみを使用する。ＬＳＳＤ
データ出力信号に関連するオフチップ・ドライバは全
て、ＤＩ１遅延線タイプに割当てている。ＬＳＳＤ試験
機能出力に関連するオフチップ・ドライバは、ＤＩ２遅
延線タイプに割当てている。

【００３３】ＭＣＭ上のチップに対しては、対応するオ
フチップ・ドライバが、モジュール出力端子に接続して
いるか、マルチチップ・モジュール内の他のチップの１
以上のチップ入力端子に接続しているか又はモジュール
出力とチップ入力の両方に接続しているか、によって２
つの遅延線カテゴリを追加してある。ＬＳＳＤデータ出
力信号は、モジュール出力とチップ入力の両方に同時に
接続するようにすることができる。ＭＣＭデータ出力端
子に接続しかつ他のチップ入力にも接続可能なＬＳＳＤ
データ出力信号、に関連したオフチップ・ドライバは全
て、ＤＩ１遅延線タイプに割当てている。これに対し、
他のチップ入力に接続しかつ他のチップ・データ出力信
号にも接続可能なＬＳＳＤデータ出力信号、に関連した
オフチップ・ドライバは、ＤＩ４遅延線タイプに割当て
る。

【００３４】以上の分類法は、次のことを想定しかつ要
求するものである。即ち、第１は、チップからのある特
定のＬＳＳＤ試験機能出力信号をモジュール出力とチッ
プ入力との両方に接続することは許されない、というこ
とである。第２は、チップからのあるＬＳＳＤ試験機能
出力信号を共通モジュール配線によって他のどのチップ
出力信号(この信号もまたＬＳＳＤ試験機能出力信号で
ある場合を除く)にも接続してはならない、ということ
である。他のチップの入力端子にのみ接続するＭＣＭ出
力信号にのみ接続するＬＳＳＤ試験機能出力信号、と関
連したオフチップ・ドライバは全て、ＤＩ３遅延線タイ
プに割当てている。

【００３５】図９は、図８の遅延線割合てルールを適用
したマルチチップ・モジュール１３０の設計例である。
このマルチチップ・モジュール１３０は、４つのチップ
１４０,１５０,１６０,１７０を含んでいる。各チップ
１４０,１５０,１６０,１７０について、オフチップ・
ドライバ制御に必要なチップ入力端子は、各ブロックの
上部に示してあり、記号１,２,３,４をそれぞれ遅延線
タイプＤＩ１,ＤＩ２,ＤＩ３,ＤＩ４に対応して付して
ある。チップ１６０に関しては、２と３で示した遅延線
入力は、チップ１４０の遅延線入力２,３に入るモジュ
ール配線の延長であると理解されたい。同様に、チップ
１７０の遅延線入力１と２は、チップ１５０の遅延線入
力１と２に入るモジュール配線の延長であると解釈すべ
きである。各チップ１４０,１５０,１６０,１７０の左
端に接続する線は全てチップの入力端子に付けた信号線
であり、各チップの右端に接続する線は全てチップの出
力端子に付いた信号線である、と理解されたい。

【００３６】この図９は、図８のルールが許容する相互
接続の例である。例えば、各チップ１４０,１５０,１６
０,１７０から出る試験機能出力信号１７２は、本マル
チチップ・モジュール１３０の出力端子にのみ接続して
あり、そしてその各々の場合、当該チップの内部の関連
するオフチップ・ドライバ(図示せず)は、本カルチチッ
プ・モジュール１３０のＤＩ２入力端子に接続したオン
チップ遅延線(図示せず)によって制御するようになって
いる。

【００３７】チップ１４０と１６０の試験機能出力端子
１７４は、チップ１５０と１７０の入力端子にのみ接続
するように示してあり、従って、これらのチップ内部の
対応するオフチップ・ドライバ(図示せず)は、タイプＤ
Ｉ３のオンチップ遅延線(図示せず)によって制御する。
チップ１４０と１６０のＤＩ３制御入力端子は、タイア
ップ・ブロック１７６の出力によって駆動するように示
してある。このタイアップ・ブロック１７６は、常時論
理１の値をそのＤＩ３入力に供給するよう機能し、対応
するチップ・ドライバのイネーブルを常時イネーブルす
ることができるようにする(これは、モジュール試験や
バーンインでのＬＳＳＤスキャン操作及びクロック制御
に必要となる)。チップ１５０又は１７０の試験機能出
力信号のどれも他のチップの入力に接続するようには示
しておらず、従ってこれらのチップにはＤＩ３制御入力
は接続していない。

【００３８】チップ１５０のデータ出力信号１７８は、
チップ内部のオフチップ・ドライバ(図示せず)がモジュ
ール出力端子１８０に接続し従ってＤＩ１のオンチップ
遅延線(図示せず)による制御を受ける、という簡単な例
を示したものである。チップ１７０のデータ出力信号１
８２は第２の例であって、これでは、そのオフチップ・
ドライバ(図示せず)は、マルチチップ・モジュール１３
０の出力端子１８６だけでなく、チップ１０６の入力端
子１８４にも接続しているが、しかし図８の規制にした
がい、このオフチップ・ドライバもタイプＤＩ１のオン
チップ遅延線による制御を受ける。

【００３９】データ出力信号１８８は複雑な場合を例示
したものであり、これでは、信号１８８は、チップ１４
０と１６０のオフチップ・ドライバ(図示せず)に接続
し、またマルチチップ・モジュール１３０の出力端子１
９０にも接続し、さらにチップ１５０と１７０の入力端
子１９２と１９４に接続している。再び図８の規制にし
たがい、タイプＤＩ１のドライバ制御遅延線を使用す
る。しかしながら、信号１８８をアクティブにするよう
などの試験操作中においてもそれらのタイプＤＩ１遅延
線をドライバ競合制御入力として使用するためには、こ
れらＤＩ１入力とマルチチップ・モジュール１３０の入
力端子とは独立して制御可能なものとする必要がある。
したがって、チップ１４０のＤＩ１入力はマルチチップ
・モジュール１３０の入力端子ＤＩ１−１に接続し、一
方チップ１６０のタイプＤＩ１入力は別の入力端子ＤＩ
１−２に接続してある。

【００４０】チップ１５０のデータ出力信号１９６は、
オフチップ・ドライバ(図示せず)が他のチップ１４０と
１６０のチップ入力端子にのみ接続する簡単な場合のも
のであり、したがってその遅延線のタイプは図８にした
がいＤＩ４となる。データ出力信号１９８は再びより複
雑な場合であり、この信号１９８はチップ１４０と１６
０のオフチップ・ドライバ(図示せず)に接続するととも
に、チップ１５０と１７０の入力端子にも接続してい
る。信号１９８は、モジュール出力端子には接続しない
データ信号であるので、チップ１４０と１６０のオフチ
ップ・ドライバ(図示せず)は、タイプＤＩ４の遅延線
(図示せず)によって制御する。しかし、信号１９８をア
クティブにするようなどの試験期間中においてもこれら
のタイプＤＩ４の遅延線をドライバ競合制御入力として
使用するためには、これらのＤＩ４入力を、マルチチッ
プ・モジュール１３０の入力端子とは独立して制御可能
なものとする必要がある。このため、チップ１４０のタ
イプＤＩ４入力はマルチチップ・モジュール１３０の入
力端子ＤＩ４−１に接続し、一方チップ１６０のタイプ
ＤＩ４入力は別の入力端子ＤＩ４−２に接続する。

【００４１】各オフチップ・ドライバをどの遅延線に割
当てるかを定めるため、変形したルール・セットを用い
る第２の代替の実施方法もある。この代替のルール・セ
ットを図１０にまとめてある。この図１０のテーブル２
００は、２つの情報カテゴリ、すなわち、遅延線タイプ
２０２と制御するオフチップ・ドライバ２０４のタイプ
とを関連づけるものである。この遅延線割当て基準は、
チップをシングルチップ・モジュール(ＳＣＭ)で実装し
たかマルチチップ・モジュール(ＭＣＭ)で実装したかに
よって若干異なるので、制御するオフチップ・ドライバ
のタイプ２０４は再分類して、ＳＣＭ上のチップに適用
するルールと、ＭＣＭ上のチップに適用するルールとに
分けてある。ＳＣＭ上のチップに対する要件は図８のも
のと同じであるので、説明は省略する。

【００４２】この変形割当てルール・セットでは、ＭＣ
Ｍ上のチップに対して３つのカテゴリ(ＤＩ１,ＤＩ２,
ＤＩ３)の遅延線タイプを定めている。図８の場合と同
様に、それらルールは、チップのオフチップ・ドライバ
がモジュール出力端子に接続するか、マルチチップ・モ
ジュール内の他のチップの１以上のチップ入力端子に接
続するか、又はモジュール出力とチップ入力の両方に接
続するかに基づいて、このマルチチップ・モジュールに
実装するチップのオフチップ・ドライバにして異なるド
ライバ制御カテゴリを使用している。

【００４３】図８の方式と同様に、ＬＳＳＤデータ出力
信号は、モジュール出力とチップ入力の両方を同時に接
続するようにすることができる。ＭＣＭデータ出力端子
に接続しかつ他のチップ入力端子にも接続できるＬＳＳ
Ｄデータ出力信号、に関連したオフチップ・ドライバ
は、ＤＩ１遅延線タイプに割当てている。しかし、図８
の分類方式と異なり、ＭＣＭ上のチップに対する図１０
の分類方式では、ＭＣＭデータ入力信号には接続せず、
代わりに他のチップ入力に接続し、かつ他のチップ・デ
ータ出力信号にも接続できるＬＳＳＤデータ出力信号、
に関連するオフチップ・ドライバは、ＤＩ１遅延線タイ
プに割当てている。実際問題として、これは、そのよう
なデータ出力信号に対する好ましい接続法であり、これ
は、後述するものを除いてすべてのそのような信号に対
し使用するよう意図したものである。

【００４４】また、図８の場合と同様に、図１０のＭＣ
Ｍ上のチップに対する分類方式は、チップからのＬＳＳ
Ｄ試験機能出力信号と、マルチチップ・モジュール出力
端子及び他のチップの入力端子への接続部と、の間の相
互接続に関して、同様の制約を想定しかつ要求するもの
である。したがって、ＭＣＭ出力端子にのみ接続するＬ
ＳＳＤ試験機能出力信号に関連したオフチップ・ドライ
バを制御するのに、ＤＩ２遅延線タイプを使用すること
になり、この点は図８と同じである。

【００４５】さらに、ＭＣＭ上のチップに対するＤＩ３
遅延線タイプの使用も同様であり、このタイプの遅延線
は、他のチップ入力端子にのみ接続するＬＳＳＤ試験機
能出力端子に関連したオフチップ・ドライバ全部を制御
するのに使用する。図８の場合とは異なり、図１０のＭ
ＣＭ上のチップに対するＤＩ３の遅延線タイプの定義
は、ＤＩ３遅延線タイプは、特別な場合(すなわち他の
チップのデータ入力端子のみ接続し、どのマルチチップ
・モジュール出力端子にもまたどの他のオフチップ・ド
ライバの出力信号にも接続しないＬＳＳＤデータ出力信
号に関連したオフチップ・ドライバを制御する特別の場
合)において、オプションとして使用することを許可す
る。上述した制約を課した場合は、ドライバ競合の可能
性を排除できるが、上記の許可された使用の場合には注
意が必要であり、そのような使用は、少数のデータ出力
信号のみに制限すべきである。その注意は、マルチチッ
プ・モジュール試験の際にタイプＤＩ３の遅延線の動作
に対する一般的な要件に基づくものであり、何故なら、
ＤＩ３の遅延線は、ＬＳＳＤ試験機能信号をチップから
チップへと通すために常時アクティブに保持しておく必
要があり、アクティブとインアクティブとの間でサイク
ル動作させてはならないからである(同時出力スイッチ
ング現象を避けるため)。

【００４６】図１１は、図１０の遅延線割当てルールを
適用したマルチチップ・モジュール２３０の設計例を示
したものである。このマルチチップ・モジュール２３０
は、４つのチップ２４０,２５０,２６０,２７０を含ん
でいる。各チップに対する入出力の記号のつけ方は図９
の場合と同じであるので、その説明は繰り返さない。図
９と同様の素子には下２桁に同じ番号をつけてある。例
えば、タイアップ・ブロック２７６は、図９のタイアッ
プ・ブロック１７６と同じ機能／目的をもつものであ
る。

【００４７】チップ２４０,２５０,２６０は、図９の半
導体論理チップ１４０,１５０,１６０,と同一である。
ただし、本例のチップ２７０はランダムアクセスメモリ
(ＲＡＭ)であり、このチップの試験のための相互接続に
ついては後述する。

【００４８】図１１は、図１０のルールが許容する相互
接続の種々の例を示している。図９で説明したものと形
態／機能において実質上同一の場合がある。これには、
(１)チップ２４０,２５０,２６０の各データ出力信号２
８８,２７８,２８８′をマルチチップ・モジュール２３
０のモジュール出力端子に供給するために、ＤＩ１のタ
イプの遅延線でオフチップ・ドライバ(図示せず)を制御
する場合と、(２)チップ２４０,２５０,２６０の各試験
機能出力信号２７７,２７２′,２７２″をマルチチップ
・モジュール２３０のモジュール出力信号に供給するオ
フチップ・ドライバ(図示せず)の制御に、タイプＤＩ２
の遅延線を使用する場合と、及び(３)チップ２４０と２
６０の各試験機能入力信号２７４,２７４′をチップ２
５０と２７０の入力端子にそれぞれ供給するオフチップ
ドライバの制御に、ＤＩ３のタイプの遅延線を使用する
場合と、がある。

【００４９】チップ２４０と２５０の各出力信号２８
８′,２９６は、図８のものと比べ図１０のルールに固
有のデータ接続例である。それら信号２８８′と２９６
は、それぞれチップ２４０と２５０へ、チップ２５０か
ら２６０へデータ信号接続を示すものであり、その各々
の場合に、信号はマルチチップ・モジュール２３０のど
の出力端子にも接続していない。しかし、信号２８８′
と２９６を供給するチップ２４０と２５０のオフチップ
・ドライバは、依然としてタイプＤＩ１の遅延線(図示
せず)による制御を受ける。

【００５０】チップ２６０の出力信号２９８′は、それ
に取付けたオフチップ・ドライバ(図示せず)が図１０の
分類法にしたがってタイプＤＩ３(図示せず)の遅延線に
よる制御を受けるデータ信号の例である。信号２９８′
は、ＲＡチップ２７０のアドレス又はデータの入力端子
に接続し、バーンイン・ストレス操作中は特に必要なチ
ップ２６０から２７０へのデータ入力値の連続した流れ
を供給するという目的になっている。この相互接続法を
使用する場合、チップ２７０は、チップ２６０に物理的
に付属しているものとして実効上扱う。この方式は、信
号２９８′が例示した接続の総数が充分小さい場合や、
あるいは、チップ２６０上のそれらの関連するオフチッ
プ・ドライバ回路の配置により、モジュール試験やバー
ンイン操作中のそれらドライバ回路全てのスイッチング
が同時出力スイッチング現象を発生しないようになって
いる場合に、特に有望かる有効なものである。

【００５１】最後に、ＲＡＭチップ２７０の出力信号２
９７と２９９はデータ信号と考えているのでその出力禁
止制御は、タイプＤＩ１になっている。しかし、チップ
２７０の出力信号の総数はかなり少ないので、このチッ
プの出力回路が同時出力スイッチング現象を引き起こす
可能性は少ない。したがって、チップ２７０のタイプＤ
Ｉ１の禁止には、図７で述べた分布式遅延機能を設ける
必要はない。この禁止は単にドライバ競合回避機能を与
えるだけであるので、この線はマルチチップ・モジュー
ル２３０の入力端子ＤＩ１−２に接続し、これに対し
て、モジュール２３０の別の入力端子ＤＩ１−１は、マ
ルチチップ・モジュール試験操作中における同時出力ス
イッチング現象を回避するため、サイクル動作の能力が
ある。

【００５２】図７と図９で説明したように構成した遅延
線の動作を、種々のチップ／モジュール試験操作につい
てまとめたものを図１２に示す。図１２は、複数のそれ
ら遅延線の作動方法を示しており、これは、図８で述べ
た４タイプの遅延線にずれかにオフチップ・ドライバを
割当てる方法、あるいは図１０で述べたタイプの遅延線
のいずれかにオフチップ・ドライバを割当てる方法のい
ずれかと一致するものである。図１２のテーブル３００
は、３つの情報カテゴリ、すなわち操作のタイプ、被験
回路、及び遅延線タイプから成っている。

【００５３】操作のタイプの欄は、試験の操作を示す５
つのエントリを含んでおり、これに対しては異なる制御
シーケンスを遅延ライン・タイプに適用する。最初のエ
ントリは、半導体チップのウェハー試験に対するもので
ある。第２エントリは、シングルチップ・モジュール試
験(モジュールの出力端子を期待した応答値があるかど
うかについてモニタするバーンイン試験操作を含むと解
釈されるべきものである)に対するものである。第３エ
ントリは、シングルチップ・モジュール・バーンイン・
ストレス操作(試験刺激をモジュールの入力端子に加え
るが出力応答はモニタしない)用である。第４エントリ
は、マルチチップ・モジュール試験(モジュールの出力
端子を期待した応答値があるかどうかについてモニタす
るバーンイン試験を含むと解釈すべきもの)用である。
第５エントリは、試験刺激はモジュールの入力端子に加
えるが出力応答はモニタしない、マルチチップ・モジュ
ール・バーンイン・ストレス操作である。

【００５４】以上の操作のタイプの欄における諸エント
リは、被験回路の欄において、更に２つの試験活動のサ
ブカテゴリに区分している。この区別は、スキャン式試
験法、特にレベル・センシティブ・スキャン・デザイン
(ＬＳＳＤ)法では、大部分の試験をアクティブなチップ
のＬＳＳＤ試験機能出力端子に接続したオフチップ・ド
ライバだけで行うことによるものである。このような試
験中、チップの通常のデータ出力端子に接続した他の全
てのオフチップ・ドライバは、簡単にディスエーブルす
るようにでき、それによって同時出力スイッチングやド
ライバ競合の問題が生じにくいようにしている。

【００５５】被験回路の欄において、記号“Ｉ／ＳＲＬ
→ＳＲＬ”は、試験刺激値をまず(シフトレジスタ・ロ
ード操作により)諸ＳＲＬに加え、ついでデータ入力端
子に加える、という機能回路素子の試験を表わしてい
る。試験の応答値は、諸ＳＲＬのみを使用して(シフト
レジスタ・アンロード操作により)モニタし、デバイス
のデータ出力端子は使用しない。

【００５６】“→ＤＯ／ＤＯ→”の記号は、データ出力
オフチップ・ドライバをイネーブルしておいて、その対
応する出力端子に期待試験値があるかどうかモニタする
か、あるいは信号値を他のチップのデータ入力端子に送
る、という機能回路素子の試験を表わしている。

【００５７】遅延線タイプの欄は、各操作タイプ及び被
験回路の各サブカテゴリ別に必要な遅延線のタイプＤＩ
１,ＤＩ２,ＤＩ３,ＤＩ４の操作を表わしたものであ
る。この欄には、試験している回路の各試験操作及びカ
テゴリに対する操作機能を示すエントリを行っている。
この欄の中で、記号“０”は、該当する遅延線タイプの
入力端子に、そのような遅延線に接続したオフチップ・
ドライバをディスエーブルするのに必要な信号値を与え
ること、を表わしている。記号“１”は、該当する遅延
線の入力端子に対し、そのような遅延線に接続したオフ
チップ・ドライバを(そのオフチップ・ドライバのシス
テム・イネーブル入力の試験入力刺激に基づいて)選択
的にイネーブルする信号値を供給すること、を表わして
いる。記号“Ｓ”は、“スイッチされた”の意味であ
り、そしてドライバ競合現象を回避するのに必要となる
ようなオフチップ・ドライバの選択的なディスエーブル
あるいはイネーブルを行うために、ある所要の試験操作
の実行中に適宜、該当の遅延線タイプの入力端子論理０
か又は論理１の信号値にスイッチされていること、を表
わしている。記号“Ｐ”は、“パルス作動された”の意
味であり、そして同時出力スイッチング現象の発生を回
避するという目的のために、関連のオフチップ・ドライ
バのイネーブルとディスエーブルをタイミングをずらし
て行えるようにするため、図２に示したドライバ禁止入
力について説明した形式で、各テスタ・サイクル中に該
当の遅延線タイプの入力端子をアクティブにしそしてそ
の後アクティブでない状態に戻すこと、を表わしてい
る。

【００５８】ウェハー試験中は、ＳＲＬ手段により試験
可能な回路を試験している時、タイプＤＩ１の遅延線の
入力端子を論理０に保持し、そしてこれに対応するオフ
チップ・ドライバをディスエーブルする。データ信号値
の転送を許容するのにオフチップ・ドライバの作動を必
要とするような試験を行う時、タイプＤＩ１の遅延線の
入力端子を、同時出力スイッチングの制御のためにパル
ス作動する。ウェハー試験中においては、タイプＤＩ２
の遅延線の入力端子を、所要の試験操作を行うのに必要
な通りにスイッチさせるか、あるいはこの代わりに、同
時出力スイッチング現象を回避するためにパルス作動す
る。ＬＳＳＤの試験機能出力信号に関連するオフチップ
・ドライバの総数は通常かなり少ないので、これらのオ
フチップ・ドライバ自体が同時出力スイッチング現象の
リスクを招くことはない。ウェハー試験中では、試験し
ているチップは、このチップがマルチチップ・モジュー
ルにおいて使用するように設計されている場合にのみ、
タイプＤＩ３かＤＩ４の遅延線用の入力端子をもつこと
になる。そのような場合、タイプＤＩ３の入力端子はタ
イプＤＩ２の入力端子と同様に扱い、タイプＤＩ４の入
力端子はタイプＤＩ１の入力端子と同様に扱う。

【００５９】シングルチップ・モジュール試験中におい
ては、タイプＤＩ１とＤＩ２の遅延線用の入力端子は、
ウェハー試験で述べたのと同様の形式で扱う。タイプＤ
Ｉ３とＤＩ４の遅延線はマルチチップ・モジュールにの
み連うので、シングルチップ・モジュール試験にはそれ
らのエントリは該当しない。

【００６０】シングルチップ・モジュール・ストレス操
作中では、モジュールの出力値はモニタしないので、タ
イプＤＩ１とＤＩ２の遅延線の入力端子は、論理０に保
持して、すべてのオフチップ・ドライバ回路をディスエ
ーブルにしてそれら回路をモジュール出力端子から分離
し、それによって、同一バーンイン・ボード上で共通配
線した他のモジュールとの間でのドライバ競合現象のリ
スクを回避すると共に、その同じバーンイン・ボード上
のいくつかの他のモジュールの出力端子をその共通配線
を介して同時に試験できるようにする。タイプＤＩ３と
ＤＩ４の遅延線は、マルチチップ・モジュールでしか使
用しないので、それらのエントリは、シングルチップ・
モジュール・ストレス操作は該当しない。

【００６１】マルチチップ・モジュール試験では、タイ
プＤＩ１とＤＩ２の遅延線のチップ入力端子は、モジュ
ール入力端子に結線し、ウェハー試験の場合と同様に扱
う。タイプＤＩ３の遅延線のチップ入力端子は、モジュ
ール入力端子に結線する必要はないが、図９と図１１の
マルチチップ・モジュール例に示したように論理１に固
定するようにすることができる。あるいは、この代わり
に、タイプＤＩ３の遅延線のチップ入力端子はモジュー
ル入力端子に結線してもよく、その場合には、所要の全
ての試験操作を行うのに必要な通りにこれらの入力端子
を適宜スイッチングさせる。マルチチップ・モジュール
を図８の方法にしたがって設計した場合には、タイプＤ
Ｉ４の遅延線の入力端子が在ることになる。このＤＩ４
の遅延線は、モジュール入力端子に結線しなければなら
ず、従って所要の全ての試験操作を行うのに必要な通
り、特にドライバの競合現象を避けるのに必要な通り
に、それらの端子をスイッチさせる。

【００６２】マルチチップ・モジュール・ストレス操作
では、タイプＤＩ１とＤＩ２の遅延線のためのモジュー
ル入力端子は、シングルチップ・モジュール・ストレス
操作の場合と同様の形式で扱う。タイプＤＩ３とＤＩ４
の遅延線のモジュール入力端子は、上記のマルチチップ
・モジュール試験の場合と同様に扱う。

【００６３】シフトレジスタ・ラッチ(ＳＲＬ)をデバイ
スの入出力端子に関連づける論理設計法は、知られてお
り、バウンダリ・スキャン法と呼ばれている。スキャン
・バウンダリは、それによらない場合にはＳＲＬで制限
されないようなすべてのチップ論理回路を実質上囲むの
で、図１に述べたＬＳＳＤのロード、アンロード及びク
ロックの操作によりすべての組合せ状論理回路を試験で
きるようになり、しかも試験入力刺激を、そのような関
連のＳＲＬを有する入力端子に供給する必要がなく、ま
た試験出力応答をそのような関連のＳＲＬを有するデバ
イス出力端子でモニタする必要もない。

【００６４】図１３と図１４は、通常のＬＳＳＤデバイ
ス設計に比較される上記バウンダリ・スキャンの原理を
示したものである。

【００６５】図１３は、図１のＬＳＳＤデバイスを包含
したブロック５００について、その入出力端子のみを示
したものである。図１４は、ＬＳＳＤデバイス５００
に、バウンダリ・スキャンＳＲＬ５０２,５０４,５０
６,ドライバ禁止端子ＤＩ１,ＤＩ２,レシーバ５１４,ド
ライバ５１６,５１８,５２０を組み合せたものである。
ＳＲＬ５０２は、データ入力信号Ｓ′用のバウンダリＳ
ＲＬであり、ＳＲＬ５０４と５０６は、データ出力信号
Ｒ′用のバウンダイＳＲＬである。ＳＲＬ５０２,５０
４,５０６は、５００に対する論理バウンダリを構成
し、５００に対する刺激点と観察点を与えるものであ
る。ＤＩ１はそのデータ・オフチップ・ドライバ５１６
を制御し、ＤＩ２は試験機能オフチップ・ドライバ５１
８と５２０を制御する。それら５１６,５１８,５２０
は、図７(Ｂ)に示すブロック１０２の例である。通常の
応用では、多数のブロック５１６,５１８,５２０は、図
７(Ａ)に示すように互いに接続し、そしてその５１５が
１つのブロック１０２に相当し、ブロック５１８と５２
０がそれぞれブロック１０２′に相当する。通常の応用
では、データ入力とデータ出力の数は、試験機能入力と
試験機能出力の数よりもずっと多くなる。ＭＣＭ上に実
装するチップに対しては、ＤＩ３及びＤＩ４はそれぞれ
ＤＩ２及びＤＩ１と同様に扱う。

【００６６】バウンダリ・スキャンでは、ＳＲＬ→ＳＲ
Ｌのカテゴリ(これは図１２で述べたカテゴリＩ／ＳＲ
Ｌ→ＳＲＬのサブセットであり、このカテゴリが許容す
るデータ入力端子への刺激値の印加を除いたものであ
る)に、最大数の回路素子を置く。このような回路素子
は全て、ＤＩ１を論理に保持し、オフチップ・ドライバ
に関する出力端子ＯＵＴ′とＴ′のみ(これの関連のオ
フチップ・ドライバ禁止は、タイプＤＩ２の遅延線で制
御する)をモニタすることによって試験できる。図１４
において、５００,５０２,５０４,５０６,５１８,５２
０は、ＳＲＬ→ＳＲＬのカテゴリに属している。同様
に、バウンダリ・スキャンでは、→ＤＯ／ＤＯ→のカテ
ゴリに、関連のオフチップ・ドライバがタイプＤＩ１の
遅延線で制御されるようになった機能回路素子を最小数
だけ割当てている。図１４において、５１６のみが、こ
のカテゴリに属する回路である。

【００６７】バウンダリ・スキャン設計法を用いた実施
例のもう一つの利点は、図３で示したようなテスタ・サ
イクル時間が、ほとんどのテスタ・サイクルについて図
１５に示すように短縮される点である。図３は、図２に
示す遅延線を図１の回路に適用した場合のテスタ・サイ
クル時間を示している。図１５は、図７に示す本発明に
したがい、図１４に示すＬＳＳＤバウンダリ・スキャン
・デバイスの試験において実現できるサイクル時間のそ
の改良点を示している。図１５(Ａ)のサイクル時間を図
３のものと比較してみると明らかなように、顕著な改善
が実現できており、ドライバ禁止制御入力２６のサイク
ル動作がテスタ・サイクル時間全体における支配的な要
素ではなくなっている。図１５(Ｂ)では、ＤＩ２入力は
そのサイクル全体に渡ってアクティブに保持し、従って
ＤＩ２のスイッチング遅れなしに出力をサンプルできる
ので、さらにテスタ・サイクル時間を改善できている。

【００６８】データ出力端子を期待した信号応答につい
てモニタするには、図３と同様なテスタ・サイクル時間
を要するが、そのテスタ・サイクル時間への影響の度合
いは、全てのドライバをＤＩ１で制御するわけではなく
またその遅れは出力数に比例するものであるので、低減
する。

【００６９】ＭＣＭの試験においては、バウンダリ・ス
キャン設計法を使用すると、本発明の適用によりさらに
利点が生じる。チップ間の相互接続試験では、ＤＩ４が
サイクル動作するテスタ・サイクルの数は、チップ間の
データ相互接続に関する論理回路を大巾に簡略化できる
ので、最小にすることができしたがって必要な試験パタ
ーンの数を最小化できる。

【００７０】本発明による別の利点は、電子データ処理
のシステム又はサブシステムのレベルでも存在する。あ
るシステム内の構成素子がＳＲＬを含んでいる場合、図
１で述べたようなＬＳＳＤのロード、アンロードの操作
は、通常のシステム動作中でも重要な動作である。種々
の試験モードの場合と同様に、ＬＳＳＤロード及びアン
ロード操作中において、同時出力スイッチング現象やド
ライバ競合現象や長いスキャン・サイクル時間は、シス
テムに潜在的な悪影響を及ぼすものである。本発明の原
理による複数のドライバ禁止制御遅延線を設ければ、Ｌ
ＳＳＤのロード及びアンロード操作中に、データ・ドラ
イバは禁止され、試験機能出力はイネーブルされる。こ
れにより、チップの場合と同様にそのような潜在的な悪
影響を最小限に抑えることができる。

【００７１】以上で好ましい実施例による詳細な説明を
終えるが、当業者には判るように、本発明の精神及び範
囲内で種々の変形をなすことができる。

【図面の簡単な説明】

【図１】図１は、レベル・センシティブ・スキャン・デ
ザイン(ＬＳＳＤ)デバイスの構成図。

【図２】図２は、分布式抵抗性ポリシリコン遅延線１
２,１４と、オフチップ・ドライバ・セル１６の制御入
力への相互接続とを示す図。

【図３】図３は、同時出力スイッチング現象の発生を避
けるため、図２の遅延構造の使用を例示したスキャン試
験用サイクルのタイミング図。

【図４】図４は、ターンオン(論理０から論理１)遅延線
１２,１４が図２のものと同一であるが、ターンオフ(論
理１から論理０へ)遅延は追加回路３０,３２,３４によ
って与えるようにした、変形抵抗性遅延線の図。

【図５】図５は、同時出力スイッチング現象の発生を防
止するため、図４の遅延構造の使用を例示したスキャン
試験用サイクルのタイミング図。

【図６】図６は、半導体デバイスの内部機能回路素子４
０の相互接続によって分布遅延線を形成し、各遅延素子
４０によって複数のドライバ回路１６を同時に制御する
ようにした構成を示すブロック図。

【図７】図７は、オフチップ・ドライバ回路１０２,１
０２′の相互接続のブロック図であり、オフチップ・ド
ライバと一体の遅延素子１０４,１４０′によって分布
遅延線を形成し、またその遅延素子により、ドライバ素
子と後続するオフチップ・ドライバ回路との間に増分式
のタイミング・オフセットをつけてドライバ禁止試験制
御信号を供給するようにしている。

【図８】図８は、ある特定のドライバの相互接続／制御
を、そのドライバのスキャン試験時の使用形態に基づい
て図７に示したタイプの４つの遅延線内の１つに割り振
るための分類方式を示すテーブル。

【図９】図９は、図８の相互接続／制御方式を例示する
ため、４つの半導体チップで構成したマルチチップ・モ
ジュールを示すブロック図。

【図１０】図１０は、ある特定のドライバの相互接続／
制御を、そのドライバの試験時の使用形態に基づいて図
７に示したタイプの３つの遅延線内の１つに割り振るた
めの分類方式を示すテーブル。

【図１１】図１１は、図１０の相互接続／制御を例示す
るため、４つの半導体チップで構成したマルチチップ・
モジュールを示すブロック図。

【図１２】図１２は、図８の４線制御方式か図１０の３
線制御方式を用いて、図７に示したタイプの分布遅延線
を制御する半導体デバイス入力端子に対し、チップ及び
モジュールスキャン式試験中に適用する制御機能のタイ
プを示すテーブル。

【図１３】図１３は、図１の詳細な素子部分を単一のブ
ロック５００とし、図１のデバイスの入出力端子のみを
残した、図１のＬＳＳＤデバイスの簡略化ブロック図。

【図１４】図１４は、バウンダリ・スキャン・デバイス
設計の例を示したものであり、ＬＳＳＤデバイス・ブロ
ック５００の入出力端子接続部を大きくして、それら入
出力端子に関係したレシーバとドライバの回路を示し、
またデータ入力端子Ｓ′とデータ出力端子Ｒ′の近くに
バウンダリ・スキャンＳＲＬを追加してある。

【図１５】図１５は、試験するＬＳＳＤデバイスが図１
４に例示したようなバウンダリ・スキャン・デバイスで
ある場合、このとき得ることができる試験用サイクル時
間に関する効果を示す、スキャン試験用サイクルのタイ
ミング図。

【符号の説明】

９９,９９′:半導体デバイス入力端子，１００,１０
０′:レシーバ、 １０２,１０２′:オフチップ・ドライバ・セル，１０
１,１０３:相互接続線， １０４,１０４′:遅延素子，１１０,１１２:遅延線，１
０６:ＡＮＤゲート， １０８:ドライバ，１２０,２００,３００:テーブル， ５００:レベル，センシティブ・スキャン・デザイン(Ｌ
ＳＳＤ)デバイス， Ｓ:データ入力、Ｃ１,Ｃ２:システム・クロック，ＩＮ:
スキャン入力， Ａ,Ｂ:スキャン・クロック，Ｒ１,Ｒ２:データ出力，Ｏ
ＵＴ:スキャン出力， Ｔ:出力， ５０２,５０４,５０６:シフトレジスタ・ラッチ(ＳＲ
Ｌ)，５１４:レシーバ， ５１６,５１８,５２０:ドライバ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ａ 6866−5Ｌ Ｈ０１Ｌ 25/04 25/18 (72)発明者 パメラ・スー・ギリス アメリカ合衆国バーモント州05465，ジェ リコ，アールアール ３，ボックス 452 (72)発明者 ジャニー・ゼアーズ・ハリガン・パナー アメリカ合衆国バーモント州05489，アン ダーヒル，アールエフディー １，ボック ス 1310 (72)発明者 ダグラス・ウィラード・ストート アメリカ合衆国バーモント州05468，ミル トン，シェルドン・ロード 38 (72)発明者 マーク・エリオット・ターナー アメリカ合衆国バーモント州05446，コル チェスター，ウエストブルック 23

Claims (14)

【特許請求の範囲】
1. 【請求項１】第１の複数のオフチップ・ドライバ回路素
   子と第２の複数のオフチップ・ドライバ回路素子とを含
   む集積回路デバイスを設計する方法であって、 前記オフチップ・ドライバ回路素子の各々に関連して、
   禁止信号に応答して前記オフチップ・ドライバ回路素子
   を禁止する個別の禁止手段を設ける禁止手段付与工程
   と、 前記禁止手段のそれぞれに関連して、禁止信号を受け取
   ってこれを遅延させ、関連する前記禁止手段に前記禁止
   信号を与える個別の遅延手段を設ける遅延手段付与工程
   と、 前記第１の複数のオフチップ・ドライバ回路素子に関連
   する前記遅延手段を第１の遅延線内で直列に相互接続す
   る工程と、 前記第２の複数のオフチップ・ドライバ回路素子に関連
   する前記遅延手段を第２の遅延線内で直列に相互接続す
   る工程と、 を含み、それによって、前記集積回路デバイスの試験操
   作又はその他の操作中に、禁止信号を選択的に前記第１
   と第２の遅延線に加えるようにして、同時ドライバ・ス
   イッチングの発生を最小限におさえると共に前記遅延線
   に関連するスイッチングの遅れに最小にする、方法。
2. 【請求項２】請求項１記載の方法であって、 所望の回路設計との相互接続のために回路素子をセル形
   式で供する設計方式にしたがって回路素子を設け、 前記禁止手段付与工程は、関連するオフチップ・ドライ
   バを設けたセル内に前記禁止手段を設けることによって
   行い、 前記遅延手段付与工程は、関連する禁止手段を設けたセ
   ル内に前記遅延手段を設けることによって行うこと、 を特徴とする方法。
3. 【請求項３】請求項１又は２記載の方法であって、 前記遅延手段付与工程は、直列に相互接続した複数のイ
   ンバータを設けることによって行うこと、 を特徴とする方法。
4. 【請求項４】請求項１記載の方法であって、 前記回路デバイスの出力として試験信号とデータ信号を
   直列にスキャンするためのシフトレジスタ・ラッチを、
   前記回路デバイスに設けるシフトレジスタ・ラッチ付与
   工程をさらに含み、 前記第１の複数のオフチップ・ドライバ回路素子を設け
   る工程は、前記シフトレジスタ・ラッチの出力に関連さ
   せて前記第１の複数のオフチップ・ドライバ回路素子を
   設けることによって行うこと、 を特徴とする方法。
5. 【請求項５】第１の複数のオフチップ・ドライバ回路素
   子と第２の複数のオフチップ・ドライバ回路素子とを含
   む集積回路デバイスであって、 前記オフチップ・ドライバ回路素子の各々に関連させて
   設けた、禁止信号に応答してオフチップ・ドライバ回路
   素子を禁止する個別の禁止手段と、 前記禁止手段の各々に関連させて設けた、禁止信号を受
   け取ってそれを遅延させ、また関連する禁止手段に前記
   禁止信号を与える個別の遅延手段と、 を含み、 前記第１の複数のオフチップ・ドライバ回路素子に関連
   した前記遅延手段は、第１の遅延線内に直列に相互接続
   し、 前記第２の複数のオフチップ・ドライバ回路素子に関連
   した前記遅延手段は、第２の遅延線内に直列に相互接続
   し、 それによって、前記集積回路デバイスの試験操作又はそ
   の他の操作中に、禁止信号を選択的に前記第１と第２の
   遅延線に供給して、ドライバ同時スイッチングの発生を
   最小限におさえると共に前記遅延線に関連するスイッチ
   ングの遅れを最小にするようにしたこと、 を特徴とする集積回路デバイス。
6. 【請求項６】請求項５記載の集積回路デバイスであっ
   て、 回路素子を、所望の回路設計にしたがって相互接続する
   セル形式で設け、 前記個別禁止手段の各々を、関連するオフチップ・ドラ
   イバを設けたセル内に設け、 前記個別遅延手段の各々を関連する禁止手段を設けたセ
   ル内に設けたこと、 を特徴とする集積回路デバイス。
7. 【請求項７】請求項５又は６記載の集積回路デバイスで
   あって、 前記遅延手段は、直列に相互接続した複数のインバータ
   であること、 を特徴とする集積回路デバイス。
8. 【請求項８】請求項５記載の集積回路デバイスであっ
   て、 前記回路デバイスの出力として試験信号とデータ信号を
   直列にスキャンする複数のシフトレジスタ・ラッチをさ
   らに含み、 前記第１の複数のオフチップ・ドライバ回路素子を、前
   記シフトレジスタ・ラッチの出力に関連させて設けたこ
   と、 を特徴とする集積回路デバイス。
9. 【請求項９】入力端子と、出力端子と、及び入力に加え
   られた信号に論理的な操作を行う機能論理回路素子と、
   を含む集積回路デバイスを試験する方法であって、 第１の複数のオフチップ・ドライバ回路素子を設ける工
   程と、 第２の複数のオフチップ・ドライバ回路素子を設ける工
   程と、 前記オフチップ・ドライバ回路素子の各々に関連させ
   て、禁止信号に応答してオフチップ・ドライバ回路素子
   を禁止する個別の禁止手段を設ける工程と、 前記禁止手段の各々に関連して、禁止信号を受け取って
   これを遅延させ、また関連する禁止手段に前記禁止信号
   を与える個別の遅延手段を設ける工程と、 前記第１の複数のオフチップ・ドライバ回路素子に関連
   した前記遅延手段を、第１の遅延線内に直列に相互接続
   する工程と、 前記第２の複数のオフチップ・ドライバ回路素子に関連
   した前記遅延手段を第２の遅延線内に直列に相互接続す
   る工程と、 データ信号とクロック信号を含む試験入力信号を前記入
   力端子に加える工程と、 ドライバ同時スイッチングの発生を最小限におさえつつ
   かつ前記遅延線に関連した遅延が最小になるようにする
   ため、前記第１と第２の遅延線に選択的に禁止信号を供
   給しながら前記集積回路デバイスの選択した出力端子を
   モニタする工程と、 を含む方法。
10. 【請求項１０】請求項９記載の方法において、 前記集積回路デバイスの出力として試験信号とデータ信
    号を直列にスキャンするシフトレジスタ・ラッチを、前
    記集積回路デバイスに設ける工程をさらに含み、このシ
    フトレジスタ・ラッチに関連させて前記第１の複数のオ
    フチップ・ドライバ回路素子を設けること、 を特徴とする方法。
11. 【請求項１１】請求項９記載の方法であって、 前記試験は、単一のモジュール上に設けた１以上の集積
    回路デバイスに対して行い、前記第１のオフチップ・ド
    ライバ回路素子を設ける工程は、前記モジュールの出力
    として意図した出力に対してのみ前記ドライバ回路素子
    を設けることによって行うこと、 を特徴とする方法。
12. 【請求項１２】請求項９記載の方法であって、 前記試験は、単一のモジュール上に設けた１以上の集積
    回路デバイスに対して行い、 さらに前記集積回路デバイスの出力として試験信号とデ
    ータ信号を直列的にスキャンするシフトレジスタ・ラッ
    チを前記集積回路デバイス上に設ける工程を含み、 前記第１の複数のオフチップ・ドライバ回路素子を設け
    る工程は、前記モジュールの出力として意図しておりか
    つ前記シフトレジスタ・ラッチの出力を得るのに必要な
    出力に対してのみ前記ドライバ回路素子を設ける第１の
    工程によって行うこと、 を特徴とする方法。
13. 【請求項１３】請求項１２記載の方法において、 前記第２の複数のオフチップ・ドライバ回路素子を設け
    る工程は、前記第１の工程によって設けたドライバ回路
    素子を有さない前記モジュールの出力に対してのみ、前
    記ドライバ回路素子を設ける第２工程によって行うこ
    と、 を特徴とする方法。
14. 【請求項１４】請求項１３記載の方法において、 前記モジュールは複数の集積回路デバイスを含み、 さらに、前記モジュール上の１以上のデバイスへの入力
    としてのみ意図した出力に対してのみ、第３の複数のオ
    フチップ・ドライバ回路素子を設ける工程を含み、 前記個別禁止手段を設ける工程はさらに、前記第３の複
    数のオフチップ・ドライバ回路素子を関連させて個別の
    禁止手段を設ける工程を含むこと、 を特徴とする方法。