JPH06249919A - 半導体集積回路装置の端子間接続試験方法 - Google Patents
半導体集積回路装置の端子間接続試験方法Info
- Publication number
- JPH06249919A JPH06249919A JP5040032A JP4003293A JPH06249919A JP H06249919 A JPH06249919 A JP H06249919A JP 5040032 A JP5040032 A JP 5040032A JP 4003293 A JP4003293 A JP 4003293A JP H06249919 A JPH06249919 A JP H06249919A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- test
- circuit device
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
- G01R31/70—Testing of connections between components and printed circuit boards
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【目的】 プリント板に実装された複数の半導体集積回
路装置の端子間における接続試験を行う半導体集積回路
装置の端子間接続試験方法に関し、回路の交流特性を含
めた半導体集積回路装置の接続試験を簡単に行うことを
目的とする。 【構成】 第１の半導体集積回路装置に、接続試験用の
テストデータを生成するテストデータ生成手段12,13,14
と、接続試験を行う場合に前記テストデータ生成手段の
出力を選択する選択手段15と、該選択手段から供給され
るテストデータを外部に出力するテストデータ出力手段
16とを設け、第２の半導体集積回路装置に、前記第１の
半導体集積回路装置から出力されるテストデータを取り
込んで保持するテストデータ取込保持手段21を設け、該
テストデータ取込保持手段の出力が所定の値になってい
るかどうかを確認するように構成する。
路装置の端子間における接続試験を行う半導体集積回路
装置の端子間接続試験方法に関し、回路の交流特性を含
めた半導体集積回路装置の接続試験を簡単に行うことを
目的とする。 【構成】 第１の半導体集積回路装置に、接続試験用の
テストデータを生成するテストデータ生成手段12,13,14
と、接続試験を行う場合に前記テストデータ生成手段の
出力を選択する選択手段15と、該選択手段から供給され
るテストデータを外部に出力するテストデータ出力手段
16とを設け、第２の半導体集積回路装置に、前記第１の
半導体集積回路装置から出力されるテストデータを取り
込んで保持するテストデータ取込保持手段21を設け、該
テストデータ取込保持手段の出力が所定の値になってい
るかどうかを確認するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の端
子間接続試験方法に関し、特に、プリント板に実装され
た複数の半導体集積回路装置の端子間における接続試験
を行う半導体集積回路装置の端子間接続試験方法に関す
る。近年、大規模な半導体集積回路装置（ＬＳＩ）の実
現と共に、ＬＳＩにおける端子の数およびＬＳＩ同士の
接続端子の数が急激に増加する傾向にある。そして、Ｌ
ＳＩの接続端子数が増加するのに伴って、ＬＳＩが本当
に接続されているかどうかを試験することが困難になっ
て来ている。そこで、複数のＬＳＩの端子間における接
続試験を簡単に行うことのできる半導体集積回路装置の
提供が要望されている。
子間接続試験方法に関し、特に、プリント板に実装され
た複数の半導体集積回路装置の端子間における接続試験
を行う半導体集積回路装置の端子間接続試験方法に関す
る。近年、大規模な半導体集積回路装置（ＬＳＩ）の実
現と共に、ＬＳＩにおける端子の数およびＬＳＩ同士の
接続端子の数が急激に増加する傾向にある。そして、Ｌ
ＳＩの接続端子数が増加するのに伴って、ＬＳＩが本当
に接続されているかどうかを試験することが困難になっ
て来ている。そこで、複数のＬＳＩの端子間における接
続試験を簡単に行うことのできる半導体集積回路装置の
提供が要望されている。
【０００２】
【従来の技術】ＬＳＩが大規模化して該ＬＳＩの端子数
が増加すると、複数のＬＳＩの端子間における接続試験
を行うことが困難となって来ている。特に、テレビのデ
ィジタル信号処理回路（例えば、ハイビジョン用のＭＵ
ＳＥデコーダ）において、各デジタル信号処理回路を搭
載するＬＳＩ同士の端子接続の接続は、例えば、１０ビ
ットのデジタル映像情報の内、下位の１〜２ビットが狂
っている場合等は、画像に顕著な悪影響がないため、テ
レビ受像機のモニタの目視検査等では確認することが困
難である。
が増加すると、複数のＬＳＩの端子間における接続試験
を行うことが困難となって来ている。特に、テレビのデ
ィジタル信号処理回路（例えば、ハイビジョン用のＭＵ
ＳＥデコーダ）において、各デジタル信号処理回路を搭
載するＬＳＩ同士の端子接続の接続は、例えば、１０ビ
ットのデジタル映像情報の内、下位の１〜２ビットが狂
っている場合等は、画像に顕著な悪影響がないため、テ
レビ受像機のモニタの目視検査等では確認することが困
難である。
【０００３】そこで、ボードテスタ等でＬＳＩを実装し
たプリント板（ＬＳＩ実装ボード）に外部から試験信号
を供給できるようにし、試験信号に駆動されたＬＳＩの
出力をボード外部の信号パターン比較器で比較してＬＳ
Ｉの端子間における接続試験を行う方法が考えられる。
また、上述したボードテスタ以外にも、ＬＳＩ内部に試
験回路を設け、テスト期間中に高レベル“Ｈ”或いは低
レベル“Ｌ”を固定的に出力するように構成し、この高
レベル“Ｈ”或いは低レベル“Ｌ”の信号を受ける側の
ＬＳＩで正しく受信することができるかどうかにより、
ＬＳＩの端子間の接続を確認する方法も考えられる。
たプリント板（ＬＳＩ実装ボード）に外部から試験信号
を供給できるようにし、試験信号に駆動されたＬＳＩの
出力をボード外部の信号パターン比較器で比較してＬＳ
Ｉの端子間における接続試験を行う方法が考えられる。
また、上述したボードテスタ以外にも、ＬＳＩ内部に試
験回路を設け、テスト期間中に高レベル“Ｈ”或いは低
レベル“Ｌ”を固定的に出力するように構成し、この高
レベル“Ｈ”或いは低レベル“Ｌ”の信号を受ける側の
ＬＳＩで正しく受信することができるかどうかにより、
ＬＳＩの端子間の接続を確認する方法も考えられる。
【０００４】
【発明が解決しようとする課題】まず、上述したボード
テスタ等を使用する方法は、試験信号を被試験ＬＳＩに
供給する回路、ＬＳＩの出力信号をプリント板の外のボ
ードテスタに供給する回路等、被試験プリント板に本来
の回路以外の様々な試験用回路を追加する必要がある。
また、試験用回路を入れると、ＬＳＩ端子間の接続条件
（負荷容量等）が劣化する場合もあり、特に、高速のデ
ジタル信号を遣り取りする回路の場合では問題がある。
テスタ等を使用する方法は、試験信号を被試験ＬＳＩに
供給する回路、ＬＳＩの出力信号をプリント板の外のボ
ードテスタに供給する回路等、被試験プリント板に本来
の回路以外の様々な試験用回路を追加する必要がある。
また、試験用回路を入れると、ＬＳＩ端子間の接続条件
（負荷容量等）が劣化する場合もあり、特に、高速のデ
ジタル信号を遣り取りする回路の場合では問題がある。
【０００５】また、ＬＳＩ内部に試験回路を設け、テス
ト期間中に高レベル“Ｈ”或いは低レベル“Ｌ”を固定
的に出力する方法は、通常の動作時における高レベル／
低レベルとダイナミックに変化する実際の回路の交流特
性を含めた試験にはなっていないという問題がある。本
発明は、上述した複数の半導体集積回路装置の端子間に
おける接続試験が有する課題に鑑み、回路の交流特性を
含めた半導体集積回路装置の接続試験を簡単に行うこと
のできる半導体集積回路装置の端子間接続試験方法の提
供を目的とする。
ト期間中に高レベル“Ｈ”或いは低レベル“Ｌ”を固定
的に出力する方法は、通常の動作時における高レベル／
低レベルとダイナミックに変化する実際の回路の交流特
性を含めた試験にはなっていないという問題がある。本
発明は、上述した複数の半導体集積回路装置の端子間に
おける接続試験が有する課題に鑑み、回路の交流特性を
含めた半導体集積回路装置の接続試験を簡単に行うこと
のできる半導体集積回路装置の端子間接続試験方法の提
供を目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、プリン
ト板３に実装された第１の半導体集積回路装置１の端子
105〜10n と、第２の半導体集積回路装置２の端子 205
〜20n との間の接続試験を行う半導体集積回路装置の端
子間接続試験方法であって、前記第１の半導体集積回路
装置１は、接続試験用のテストデータを生成するテスト
データ生成手段12,13,14と、接続試験を行う場合に前記
テストデータ生成手段12,13,14(14)の出力を選択する選
択手段15と、該選択手段15から供給されるテストデータ
を外部に出力するテストデータ出力手段16とを具備し、
前記第２の半導体集積回路装置２は、前記第１の半導体
集積回路装置１から出力されるテストデータを取り込ん
で保持するテストデータ取込保持手段21を具備し、該テ
ストデータ取込保持手段21の出力が所定の値になってい
るかどうかを確認して該第１および第２の半導体集積回
路装置１,2の端子間の接続試験を行うようにしたことを
特徴とする半導体集積回路装置の端子間接続試験方法が
提供される。
ト板３に実装された第１の半導体集積回路装置１の端子
105〜10n と、第２の半導体集積回路装置２の端子 205
〜20n との間の接続試験を行う半導体集積回路装置の端
子間接続試験方法であって、前記第１の半導体集積回路
装置１は、接続試験用のテストデータを生成するテスト
データ生成手段12,13,14と、接続試験を行う場合に前記
テストデータ生成手段12,13,14(14)の出力を選択する選
択手段15と、該選択手段15から供給されるテストデータ
を外部に出力するテストデータ出力手段16とを具備し、
前記第２の半導体集積回路装置２は、前記第１の半導体
集積回路装置１から出力されるテストデータを取り込ん
で保持するテストデータ取込保持手段21を具備し、該テ
ストデータ取込保持手段21の出力が所定の値になってい
るかどうかを確認して該第１および第２の半導体集積回
路装置１,2の端子間の接続試験を行うようにしたことを
特徴とする半導体集積回路装置の端子間接続試験方法が
提供される。
【０００７】
【作用】本発明の半導体集積回路装置の端子間接続試験
方法によれば、第１の半導体集積回路装置１は、テスト
データ生成手段12,13,14, 選択手段15, および, テスト
データ出力手段16を具備し、また、第２の半導体集積回
路装置２はテストデータ取込保持手段21を具備してい
る。テストデータ生成手段12,13,14は接続試験用のテス
トデータを生成し、選択手段15は接続試験を行う場合に
テストデータ生成手段12,13,14(14)の出力を選択し、さ
らに、テストデータ出力手段16は選択手段15から供給さ
れるテストデータを外部に出力する。また、第２の半導
体集積回路装置２に設けられたテストデータ取込保持手
段21は、第１の半導体集積回路装置１から出力されるテ
ストデータを取り込んで保持する。そして、テストデー
タ取込保持手段21の出力が所定の値になっているかどう
かを確認して第１および第２の半導体集積回路装置１,2
の端子間の接続試験が実行されるようになっている。
方法によれば、第１の半導体集積回路装置１は、テスト
データ生成手段12,13,14, 選択手段15, および, テスト
データ出力手段16を具備し、また、第２の半導体集積回
路装置２はテストデータ取込保持手段21を具備してい
る。テストデータ生成手段12,13,14は接続試験用のテス
トデータを生成し、選択手段15は接続試験を行う場合に
テストデータ生成手段12,13,14(14)の出力を選択し、さ
らに、テストデータ出力手段16は選択手段15から供給さ
れるテストデータを外部に出力する。また、第２の半導
体集積回路装置２に設けられたテストデータ取込保持手
段21は、第１の半導体集積回路装置１から出力されるテ
ストデータを取り込んで保持する。そして、テストデー
タ取込保持手段21の出力が所定の値になっているかどう
かを確認して第１および第２の半導体集積回路装置１,2
の端子間の接続試験が実行されるようになっている。
【０００８】このように、本発明の半導体集積回路装置
の端子間接続試験方法によれば、回路の交流特性を含め
た半導体集積回路装置の接続試験を簡単に行うことがで
きる。
の端子間接続試験方法によれば、回路の交流特性を含め
た半導体集積回路装置の接続試験を簡単に行うことがで
きる。
【０００９】
【実施例】以下、図面を参照して本発明に係る半導体集
積回路装置の端子間接続試験方法の実施例を図面を参照
して説明する。図１は本発明に係る半導体集積回路装置
の第１実施例および該第１実施例を使用して端子間の接
続試験を行う様子を示す図であり、プリント板３に実装
した第１の半導体集積回路装置（ＬＳＩ）１および第２
の半導体集積回路装置２の２つのＬＳＩ間の接続（端子
105〜10n および 205〜20n 間の接続）を交流特性を含
めてダイナミックに試験する方法を提供するものであ
る。同図において、参照符号11はロード信号(LD)発生
部, 12はトグルデータ発生部, 13は EORゲート, 14はテ
ストデータ供給部, 15は切替器, そして, 16はレジスタ
を示している。
積回路装置の端子間接続試験方法の実施例を図面を参照
して説明する。図１は本発明に係る半導体集積回路装置
の第１実施例および該第１実施例を使用して端子間の接
続試験を行う様子を示す図であり、プリント板３に実装
した第１の半導体集積回路装置（ＬＳＩ）１および第２
の半導体集積回路装置２の２つのＬＳＩ間の接続（端子
105〜10n および 205〜20n 間の接続）を交流特性を含
めてダイナミックに試験する方法を提供するものであ
る。同図において、参照符号11はロード信号(LD)発生
部, 12はトグルデータ発生部, 13は EORゲート, 14はテ
ストデータ供給部, 15は切替器, そして, 16はレジスタ
を示している。
【００１０】ＬＳＩ間接続をテストする場合、テストモ
ード端子102 にテストモード信号が入力され、切替器15
からレジスタ16へ供給されるデータを『通常データ』か
ら『テストデータ』へ切り替える。このテストデータ
は、例えば、クロックサイクル毎に『１→０→１→０』
の反転を繰り返すトグルデータ（トグルデータ発生部12
の出力）およびロード信号ＬＤ（ロード信号発生部11の
出力）で構成され、該テストデータは切替器15, レジス
タ16, 第１のＬＳＩ１の端子 104〜10n,プリント板上の
パターン配線ＬＬ, および, 第２のＬＳＩ２の端子 204
〜20n を介して、該第２のＬＳＩ２に設けたレジスタ21
へ伝達される。ここで、レジスタ21は、ロード信号付レ
ジスタとして構成されており、端子104 および204 を介
して供給されるロード信号ＬＤが入力（例えば、高レベ
ル“Ｈ”に変化）する瞬間において、端子 105〜10n お
よび 205〜20n を介して供給されるトグルデータ（テス
ト用データ）を取り込むようになっている。そして、レ
ジスタ21のデータを読み出し、該レジスタ21の出力が所
定の値になっているかどうかを確認することによって、
第１のＬＳＩ１の端子 105〜10n と第２のＬＳＩ２の端
子 205〜20n との間の接続試験を行うことができる。
ード端子102 にテストモード信号が入力され、切替器15
からレジスタ16へ供給されるデータを『通常データ』か
ら『テストデータ』へ切り替える。このテストデータ
は、例えば、クロックサイクル毎に『１→０→１→０』
の反転を繰り返すトグルデータ（トグルデータ発生部12
の出力）およびロード信号ＬＤ（ロード信号発生部11の
出力）で構成され、該テストデータは切替器15, レジス
タ16, 第１のＬＳＩ１の端子 104〜10n,プリント板上の
パターン配線ＬＬ, および, 第２のＬＳＩ２の端子 204
〜20n を介して、該第２のＬＳＩ２に設けたレジスタ21
へ伝達される。ここで、レジスタ21は、ロード信号付レ
ジスタとして構成されており、端子104 および204 を介
して供給されるロード信号ＬＤが入力（例えば、高レベ
ル“Ｈ”に変化）する瞬間において、端子 105〜10n お
よび 205〜20n を介して供給されるトグルデータ（テス
ト用データ）を取り込むようになっている。そして、レ
ジスタ21のデータを読み出し、該レジスタ21の出力が所
定の値になっているかどうかを確認することによって、
第１のＬＳＩ１の端子 105〜10n と第２のＬＳＩ２の端
子 205〜20n との間の接続試験を行うことができる。
【００１１】また、検証をより一層確実にするために
は、レジスタ21に取り込まれるデータを逆のレベルとな
るようにして、再度、該レジスタ21のデータを読み出し
て試験すればよい。すなわち、テスト用端子101 に供給
されているテスト１信号を切り替え、ＥＯＲゲート13に
よりテスト１信号とトグルデータとのＥＯＲを取ること
で、トグルデータを反転させてレジスタ21に前のデータ
と逆のデータを取り込ませることができる。ここで、テ
ストデータとしては、トグルデータでなく、例えば『１
→１→０→１→１』或いは『０→０→１→０→０』のよ
うに一瞬だけ『０』或いは『１』のデータを入れてロー
ドするようにしてもよい。
は、レジスタ21に取り込まれるデータを逆のレベルとな
るようにして、再度、該レジスタ21のデータを読み出し
て試験すればよい。すなわち、テスト用端子101 に供給
されているテスト１信号を切り替え、ＥＯＲゲート13に
よりテスト１信号とトグルデータとのＥＯＲを取ること
で、トグルデータを反転させてレジスタ21に前のデータ
と逆のデータを取り込ませることができる。ここで、テ
ストデータとしては、トグルデータでなく、例えば『１
→１→０→１→１』或いは『０→０→１→０→０』のよ
うに一瞬だけ『０』或いは『１』のデータを入れてロー
ドするようにしてもよい。
【００１２】図２は図１に示す半導体集積回路装置の端
子間における接続試験の一例を説明するためのタイミン
グ図である。同図において、参照符号『５』は１６進数
で『０１０１』となるデータ、『Ａ』は１６進数で『１
０１０』となるデータ、そして、『Ｘ』は不定を示して
いる。ここで、データ『５』とデータ『Ａ』とでは、４
ビット分のデータのレベルが反転しており、また、各デ
ータ『５』および『Ａ』は、隣接するビットでのレベル
が異なるようになっている。
子間における接続試験の一例を説明するためのタイミン
グ図である。同図において、参照符号『５』は１６進数
で『０１０１』となるデータ、『Ａ』は１６進数で『１
０１０』となるデータ、そして、『Ｘ』は不定を示して
いる。ここで、データ『５』とデータ『Ａ』とでは、４
ビット分のデータのレベルが反転しており、また、各デ
ータ『５』および『Ａ』は、隣接するビットでのレベル
が異なるようになっている。
【００１３】図２に示されるように、第１のＬＳＩ１の
テストモード端子101 に供給されるテストモード信号が
低レベル“Ｌ”から高レベル“Ｈ”へ立ち上がると、切
替器15によりテストデータがレジスタ16へ供給され、例
えば、『Ａ→５→Ａ→５→Ａ』と変化するデータが第１
のＬＳＩ１の端子 105〜10n,プリント板のパターン配線
ＬＬ, および, 第２のＬＳＩ２の端子 205〜20n を介し
てロード信号付レジスタ21へ供給される。そして、ロー
ド信号付レジスタ21は、例えば、第１のＬＳＩ１の端子
104,プリント板のパターン配線ＬＬ, および, 第２のＬ
ＳＩ２の端子204 を介して供給されるロード信号ＬＤの
立ち上がりにより供給されたデータを取り込み、このレ
ジスタ21に取り込まれたデータ『Ａ』を読み出して確認
する。
テストモード端子101 に供給されるテストモード信号が
低レベル“Ｌ”から高レベル“Ｈ”へ立ち上がると、切
替器15によりテストデータがレジスタ16へ供給され、例
えば、『Ａ→５→Ａ→５→Ａ』と変化するデータが第１
のＬＳＩ１の端子 105〜10n,プリント板のパターン配線
ＬＬ, および, 第２のＬＳＩ２の端子 205〜20n を介し
てロード信号付レジスタ21へ供給される。そして、ロー
ド信号付レジスタ21は、例えば、第１のＬＳＩ１の端子
104,プリント板のパターン配線ＬＬ, および, 第２のＬ
ＳＩ２の端子204 を介して供給されるロード信号ＬＤの
立ち上がりにより供給されたデータを取り込み、このレ
ジスタ21に取り込まれたデータ『Ａ』を読み出して確認
する。
【００１４】さらに、テスト１信号(TEST 1)を低レベル
“Ｌ”から高レベル“Ｈ”に立ち上げることにより、Ｅ
ＯＲゲート13を介して切替器15に供給されるテストデー
タを『Ａ→５→Ａ→５→Ａ』から『５→Ａ→５→Ａ→
５』へ反転する。この変転されたテストデータは、上述
したのと同様にして、ロード信号ＬＤの立ち上がりによ
りロード信号付レジスタ21に取り込まれる。すなわち、
前のデータ『Ａ』とは４ビット分のデータが反転してい
るデータ『５』がレジスタ21に取り込まれ、このレジス
タ21に取り込まれたデータ『５』を読み出して確認する
ことにより、接続試験の対象となった端子 105〜10n お
よび 205〜20n を高レベル“Ｈ”および低レベル“Ｌ”
の両方のレベルによりテストすることができる。尚、テ
ストデータとして、例えば、１６進数のデータ『５』お
よび『Ａ』を使用するのは、これらのデータは隣接する
ビットでのレベルが異なるようになっているため、例
え、隣接する端子が短絡しているような不良に対しても
端子の接続不良を正しく認識することができるからであ
る。
“Ｌ”から高レベル“Ｈ”に立ち上げることにより、Ｅ
ＯＲゲート13を介して切替器15に供給されるテストデー
タを『Ａ→５→Ａ→５→Ａ』から『５→Ａ→５→Ａ→
５』へ反転する。この変転されたテストデータは、上述
したのと同様にして、ロード信号ＬＤの立ち上がりによ
りロード信号付レジスタ21に取り込まれる。すなわち、
前のデータ『Ａ』とは４ビット分のデータが反転してい
るデータ『５』がレジスタ21に取り込まれ、このレジス
タ21に取り込まれたデータ『５』を読み出して確認する
ことにより、接続試験の対象となった端子 105〜10n お
よび 205〜20n を高レベル“Ｈ”および低レベル“Ｌ”
の両方のレベルによりテストすることができる。尚、テ
ストデータとして、例えば、１６進数のデータ『５』お
よび『Ａ』を使用するのは、これらのデータは隣接する
ビットでのレベルが異なるようになっているため、例
え、隣接する端子が短絡しているような不良に対しても
端子の接続不良を正しく認識することができるからであ
る。
【００１５】図３は図２に示すタイミング図の一部を拡
大して示す図である。図３に示されるように、図２にお
けるＬＤ信号（ロード信号）が高レベル“Ｈ”となる部
分の付近のデータが『データ１』→『データ２』→『デ
ータ１』と切り替わっている。これは、回路全体として
はクロック信号に同期して動作しており、クロック周期
以上のデータ入力はあり得ないからである。すなわち、
ＬＤ信号が高レベル“Ｈ”となるロード期間中の『デー
タ１』と、その前後の『データ２』とを違えることで、
データ入力としては最大の周期で動作していることにな
り、これは回路としては考えられる最高速度時のダイナ
ミック動作（交流特性）を確認することに相当する。こ
れにより、クロック信号と端子 105〜10n (205〜20n)の
データ信号との時間関係を規定するセットアップタイム
とホールドタイム（両方共交流特性）の試験を行うこと
ができる。
大して示す図である。図３に示されるように、図２にお
けるＬＤ信号（ロード信号）が高レベル“Ｈ”となる部
分の付近のデータが『データ１』→『データ２』→『デ
ータ１』と切り替わっている。これは、回路全体として
はクロック信号に同期して動作しており、クロック周期
以上のデータ入力はあり得ないからである。すなわち、
ＬＤ信号が高レベル“Ｈ”となるロード期間中の『デー
タ１』と、その前後の『データ２』とを違えることで、
データ入力としては最大の周期で動作していることにな
り、これは回路としては考えられる最高速度時のダイナ
ミック動作（交流特性）を確認することに相当する。こ
れにより、クロック信号と端子 105〜10n (205〜20n)の
データ信号との時間関係を規定するセットアップタイム
とホールドタイム（両方共交流特性）の試験を行うこと
ができる。
【００１６】図４は本発明に係る半導体集積回路装置の
第２実施例を使用して端子間の接続試験を行う様子を示
す図である。本第２実施例においては、第１のＬＳＩ１
に対して切替器17を設けると共に、第２のＬＳＩ２に対
して切替器22を設けるように構成し、図１に示す実施例
におけるロード信号用の端子 104および204 を任意の端
子に切り替えることによって、ロード信号用の端子 104
および204 の接続試験も行えるようにしたものである。
すなわち、最初に、上述した第１実施例と同様に、端子
104および204 をロード信号用の端子として端子の接続
試験を行い、その後、切替器17および切替器22によっ
て、例えば、端子 105および205 をロード信号用の端子
として端子の接続試験を行う。これによって、最初にロ
ード信号用の端子として使用した端子 104および204 の
接続試験も行えるようになっている。
第２実施例を使用して端子間の接続試験を行う様子を示
す図である。本第２実施例においては、第１のＬＳＩ１
に対して切替器17を設けると共に、第２のＬＳＩ２に対
して切替器22を設けるように構成し、図１に示す実施例
におけるロード信号用の端子 104および204 を任意の端
子に切り替えることによって、ロード信号用の端子 104
および204 の接続試験も行えるようにしたものである。
すなわち、最初に、上述した第１実施例と同様に、端子
104および204 をロード信号用の端子として端子の接続
試験を行い、その後、切替器17および切替器22によっ
て、例えば、端子 105および205 をロード信号用の端子
として端子の接続試験を行う。これによって、最初にロ
ード信号用の端子として使用した端子 104および204 の
接続試験も行えるようになっている。
【００１７】図５は本発明に係る半導体集積回路装置の
第３実施例を使用して端子間の接続試験を行う様子を示
す図である。本第３実施例においては、第１のＬＳＩ１
に対して立上検出器18およびカウンタ19を設け、同様
に、第２のＬＳＩ２に対して立上検出器23およびカウン
タ24を設けるようになっている。立上検出器18および23
はテストモード信号の立ち上がりを検出し、また、カウ
ンタ19および24は立上検出回路18および23がテストモー
ド信号の立ち上がりを検出してから所定時間だけ経過後
にロード信号ＬＤを出力するようになっている。このロ
ード信号ＬＤにより、例えば、第１のＬＳＩ１において
は、トグルデータを制御して予め定められた期間に所定
の試験データを出力するようになっている。また、第２
のＬＳＩ２においては、カウンタ24から出力されるロー
ド信号ＬＤにより、ロード信号付レジスタ21がテストデ
ータを取り込むタイミングが規定されるようになってい
る。これにより、ロード信号ＬＤを特に外部から供給し
なくても、テストモード信号により所定のタイミングで
所定のテストデータをレジスタ21に取り込むことができ
るようになっている。
第３実施例を使用して端子間の接続試験を行う様子を示
す図である。本第３実施例においては、第１のＬＳＩ１
に対して立上検出器18およびカウンタ19を設け、同様
に、第２のＬＳＩ２に対して立上検出器23およびカウン
タ24を設けるようになっている。立上検出器18および23
はテストモード信号の立ち上がりを検出し、また、カウ
ンタ19および24は立上検出回路18および23がテストモー
ド信号の立ち上がりを検出してから所定時間だけ経過後
にロード信号ＬＤを出力するようになっている。このロ
ード信号ＬＤにより、例えば、第１のＬＳＩ１において
は、トグルデータを制御して予め定められた期間に所定
の試験データを出力するようになっている。また、第２
のＬＳＩ２においては、カウンタ24から出力されるロー
ド信号ＬＤにより、ロード信号付レジスタ21がテストデ
ータを取り込むタイミングが規定されるようになってい
る。これにより、ロード信号ＬＤを特に外部から供給し
なくても、テストモード信号により所定のタイミングで
所定のテストデータをレジスタ21に取り込むことができ
るようになっている。
【００１８】図６は本発明の半導体集積回路装置に使用
するロード付レジスタ21の一例を示すブロック図であ
り、図７は図６に示すロード付レジスタの動作を説明す
るためのタイミング図である。図６に示されるように、
第２のＬＳＩ２に設けるロード付レジスタ21は、マルチ
プレクサ211 およびレジスタ212 を備えている。マルチ
プレクサ211 は、ロード信号ＬＤによって、入力Ａ側に
供給されたレジスタ212 から戻される出力, 或いは, 入
力Ｂ側に供給されたデータ（第１のＬＳＩ１からのテス
トデータ）の一方を選択してレジスタ212 へ供給するよ
うになっている。
するロード付レジスタ21の一例を示すブロック図であ
り、図７は図６に示すロード付レジスタの動作を説明す
るためのタイミング図である。図６に示されるように、
第２のＬＳＩ２に設けるロード付レジスタ21は、マルチ
プレクサ211 およびレジスタ212 を備えている。マルチ
プレクサ211 は、ロード信号ＬＤによって、入力Ａ側に
供給されたレジスタ212 から戻される出力, 或いは, 入
力Ｂ側に供給されたデータ（第１のＬＳＩ１からのテス
トデータ）の一方を選択してレジスタ212 へ供給するよ
うになっている。
【００１９】すなわち、図７に示されるように、ロード
信号ＬＤが低レベル“Ｌ”の時、マルチプレクサ211 は
入力Ａ側のデータ（レジスタ212 の出力）を選択してレ
ジスタ212 へ供給するため、該レジスタ212 には前のデ
ータがそのまま入力されてデータの保持を行うようにな
っている。これに対して、ロード信号ＬＤが高レベル
“Ｈ”の時、マルチプレクサ211 は入力Ｂ側のデータ
（第１のＬＳＩ１からのテストデータ）を選択してレジ
スタ212 へ供給するため、該レジスタ212 には入力Ｂ側
のデータが入力されてデータの更新が行われることにな
る。これにより、レジスタ212 は、ロード信号ＬＤの立
ち上がりの度毎にデータ更新（データ『２』→データ
『５』）が行われ、それ以外では、以前のデータを保持
するようになっている。
信号ＬＤが低レベル“Ｌ”の時、マルチプレクサ211 は
入力Ａ側のデータ（レジスタ212 の出力）を選択してレ
ジスタ212 へ供給するため、該レジスタ212 には前のデ
ータがそのまま入力されてデータの保持を行うようにな
っている。これに対して、ロード信号ＬＤが高レベル
“Ｈ”の時、マルチプレクサ211 は入力Ｂ側のデータ
（第１のＬＳＩ１からのテストデータ）を選択してレジ
スタ212 へ供給するため、該レジスタ212 には入力Ｂ側
のデータが入力されてデータの更新が行われることにな
る。これにより、レジスタ212 は、ロード信号ＬＤの立
ち上がりの度毎にデータ更新（データ『２』→データ
『５』）が行われ、それ以外では、以前のデータを保持
するようになっている。
【００２０】図８は本発明に係る半導体集積回路装置の
端子間接続試験方法を説明するための複数の半導体集積
回路装置を実装したプリント板の一例を示す図である。
同図において、参照符号３はプリント板, 41〜44は端子
間の接続試験の対象となる半導体集積回路装置（ＬＳ
Ｉ),６は制御用マイコン（マイクロプロセッサ),そし
て, ７はパソコン（パーソナルコンピュータ）を示して
いる。
端子間接続試験方法を説明するための複数の半導体集積
回路装置を実装したプリント板の一例を示す図である。
同図において、参照符号３はプリント板, 41〜44は端子
間の接続試験の対象となる半導体集積回路装置（ＬＳ
Ｉ),６は制御用マイコン（マイクロプロセッサ),そし
て, ７はパソコン（パーソナルコンピュータ）を示して
いる。
【００２１】図８に示されるように、ＬＳＩ41〜44に
は、ＬＳＩ制御バスＢＳが接続されており、このＬＳＩ
制御バスＢＳを介して制御用マイコン６が各ＬＳＩ41〜
44の制御／状態情報の採取を行うようになっている。こ
こで、ＬＳＩ制御バスＢＳは、例えば、数本の情報線で
構成され、データはシリアルデータに変換されてＬＳＩ
制御バスＢＳを通過するようになっている。これは、パ
ラレル情報だと、情報線の数が増大して、各ＬＳＩ41〜
44のピン数に影響することになるためであり、シリアル
データとすることによって数分の１に削減することがで
きる。
は、ＬＳＩ制御バスＢＳが接続されており、このＬＳＩ
制御バスＢＳを介して制御用マイコン６が各ＬＳＩ41〜
44の制御／状態情報の採取を行うようになっている。こ
こで、ＬＳＩ制御バスＢＳは、例えば、数本の情報線で
構成され、データはシリアルデータに変換されてＬＳＩ
制御バスＢＳを通過するようになっている。これは、パ
ラレル情報だと、情報線の数が増大して、各ＬＳＩ41〜
44のピン数に影響することになるためであり、シリアル
データとすることによって数分の１に削減することがで
きる。
【００２２】制御用マイコン６は、外部のパソコン７等
に接続され、オペレータは該パソコン７のキーボードを
操作することによって、制御用マイコン６を介してプリ
ント板３全体に実装されたＬＳＩ41〜44に指示を出した
り、或いは、ＬＳＩ41〜44から情報を採取するようにな
っている。本例では、まず、パソコン７から制御用マイ
コン６に対して、プリント板３に実装された各ＬＳＩの
端子間の接続試験を実行するように指示を出す。制御用
マイコン６は、該指示を受け取り、ＬＳＩ制御バスＢＳ
を介して各ＬＳＩ41〜44に対し、端子間の接続試験を行
うように指示を伝える。この指示を受けた各ＬＳＩ41〜
44は、直ちにテストモードに入って、上述した半導体集
積回路装置の端子間接続試験方法に従って試験を行う。
さらに、各ＬＳＩに保持された試験結果（レジスタ21に
保持されたデータ）は、パソコン７→制御用マイコン６
→ＬＳＩ制御バスＢＳを介して伝えられる試験結果の出
力命令に従って、該保持された試験結果を、ＬＳＩ→Ｌ
ＳＩ制御バスＢＳ→制御用マイコン６→パソコン７の順
で情報を返す。そして、各ＬＳＩ41〜44における試験結
果は、最終的には、パソコン７のモニタ等に表示されて
オペレータが識別する。
に接続され、オペレータは該パソコン７のキーボードを
操作することによって、制御用マイコン６を介してプリ
ント板３全体に実装されたＬＳＩ41〜44に指示を出した
り、或いは、ＬＳＩ41〜44から情報を採取するようにな
っている。本例では、まず、パソコン７から制御用マイ
コン６に対して、プリント板３に実装された各ＬＳＩの
端子間の接続試験を実行するように指示を出す。制御用
マイコン６は、該指示を受け取り、ＬＳＩ制御バスＢＳ
を介して各ＬＳＩ41〜44に対し、端子間の接続試験を行
うように指示を伝える。この指示を受けた各ＬＳＩ41〜
44は、直ちにテストモードに入って、上述した半導体集
積回路装置の端子間接続試験方法に従って試験を行う。
さらに、各ＬＳＩに保持された試験結果（レジスタ21に
保持されたデータ）は、パソコン７→制御用マイコン６
→ＬＳＩ制御バスＢＳを介して伝えられる試験結果の出
力命令に従って、該保持された試験結果を、ＬＳＩ→Ｌ
ＳＩ制御バスＢＳ→制御用マイコン６→パソコン７の順
で情報を返す。そして、各ＬＳＩ41〜44における試験結
果は、最終的には、パソコン７のモニタ等に表示されて
オペレータが識別する。
【００２３】ここで、ＬＳＩ制御バスＢＳには、各ＬＳ
Ｉ毎に指示が出せるように、各ＬＳＩ41〜44に対してそ
れぞれ異なるアドレスが付され、各ＬＳＩ41〜44は自分
のアドレスが指定されない限り反応しないようになって
おり、各ＬＳＩ毎の試験結果の採取が可能なようになっ
ている。
Ｉ毎に指示が出せるように、各ＬＳＩ41〜44に対してそ
れぞれ異なるアドレスが付され、各ＬＳＩ41〜44は自分
のアドレスが指定されない限り反応しないようになって
おり、各ＬＳＩ毎の試験結果の採取が可能なようになっ
ている。
【００２４】
【発明の効果】以上、詳述したように、本発明の半導体
集積回路装置の端子間接続試験方法によれば、第１の半
導体集積回路装置には、接続試験用のテストデータを生
成するテストデータ生成手段, 接続試験を行う場合にテ
ストデータ生成手段の出力を選択する選択手段, およ
び, テストデータを外部に出力するテストデータ出力手
段を設け、また、第２の半導体集積回路装置２には、第
１の半導体集積回路装置から出力されるテストデータを
取り込んで保持するテストデータ取込保持手段を設け、
テストデータ取込保持手段の出力が所定の値になってい
るかどうかを確認することによって、回路の交流特性を
含めた半導体集積回路装置の接続試験を簡単に行うこと
ができる。
集積回路装置の端子間接続試験方法によれば、第１の半
導体集積回路装置には、接続試験用のテストデータを生
成するテストデータ生成手段, 接続試験を行う場合にテ
ストデータ生成手段の出力を選択する選択手段, およ
び, テストデータを外部に出力するテストデータ出力手
段を設け、また、第２の半導体集積回路装置２には、第
１の半導体集積回路装置から出力されるテストデータを
取り込んで保持するテストデータ取込保持手段を設け、
テストデータ取込保持手段の出力が所定の値になってい
るかどうかを確認することによって、回路の交流特性を
含めた半導体集積回路装置の接続試験を簡単に行うこと
ができる。
【図１】本発明に係る半導体集積回路装置の第１実施例
を使用して端子間の接続試験を行う様子を示す図であ
る。
を使用して端子間の接続試験を行う様子を示す図であ
る。
【図２】図１に示す半導体集積回路装置の端子間におけ
る接続試験の一例を説明するためのタイミング図であ
る。
る接続試験の一例を説明するためのタイミング図であ
る。
【図３】図２に示すタイミング図の一部を拡大して示す
図である。
図である。
【図４】本発明に係る半導体集積回路装置の第２実施例
を使用して端子間の接続試験を行う様子を示す図であ
る。
を使用して端子間の接続試験を行う様子を示す図であ
る。
【図５】本発明に係る半導体集積回路装置の第３実施例
を使用して端子間の接続試験を行う様子を示す図であ
る。
を使用して端子間の接続試験を行う様子を示す図であ
る。
【図６】本発明の半導体集積回路装置に使用するロード
付レジスタの一例を示すブロック図である。
付レジスタの一例を示すブロック図である。
【図７】図６に示すロード付レジスタの動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図８】本発明に係る半導体集積回路装置の端子間接続
試験方法を説明するための複数の半導体集積回路装置を
実装したプリント板の一例を示す図である。
試験方法を説明するための複数の半導体集積回路装置を
実装したプリント板の一例を示す図である。
１…第１の半導体集積回路装置 ２…第２の半導体集積回路装置 ３…プリント板 11…ロード信号発生部 12…トグルデータ発生部 13…ＥＯＲゲート 14…テストデータ供給部 15,17,22…切替器 16…レジスタ 18,23 …立上検出器 19,24 …カウンタ 21…ロード信号付レジスタ
Claims (5)
- 【請求項１】 プリント板（３）に実装された第１の半
導体集積回路装置（１）の端子(105〜10n)と、第２の半
導体集積回路装置（２）の端子(205〜20n)との間の接続
試験を行う半導体集積回路装置の端子間接続試験方法で
あって、 前記第１の半導体集積回路装置は、接続試験用のテスト
データを生成するテストデータ生成手段(12,13,14)と、
接続試験を行う場合に前記テストデータ生成手段の出力
を選択する選択手段(15)と、該選択手段から供給される
テストデータを外部に出力するテストデータ出力手段(1
6)とを具備し、 前記第２の半導体集積回路装置は、前記第１の半導体集
積回路装置から出力されるテストデータを取り込んで保
持するテストデータ取込保持手段(21)を具備し、該テス
トデータ取込保持手段の出力が所定の値になっているか
どうかを確認して該第１および第２の半導体集積回路装
置の端子間の接続試験を行うようにしたことを特徴とす
る半導体集積回路装置の端子間接続試験方法。 - 【請求項２】 前記第１の半導体集積回路装置（１）
は、接続試験を行う場合にロード信号を出力するロード
信号出力手段(11)をさらに具備し、且つ、前記第２の半
導体集積回路装置（２）におけるテストデータ取込保持
手段を該ロード信号を受け取って前記テストデータを取
り込むロード信号付レジスタ(21)として構成したことを
特徴とする請求項１の半導体集積回路装置の端子間接続
試験方法。 - 【請求項３】 前記第１の半導体集積回路装置からロー
ド信号を出力する端子(104) および該ロード信号を受け
取る前記第２の半導体集積回路装置の端子(204) を任意
に切り替えるように構成(17, 22)して、該ロード信号用
の端子(104,204)間の接続試験も行うようにしたことを
特徴とする請求項２の半導体集積回路装置の端子間接続
試験方法。 - 【請求項４】 前記第１および第２の半導体集積回路装
置(1, 2)は、接続試験を行う場合に、テストモード信号
に応じてロード信号を発生するロード信号発生手段(18,
19; 23,24)を具備し、且つ、該第２の半導体集積回路装
置におけるテストデータ取込保持手段を該ロード信号を
受け取って前記テストデータを取り込むロード信号付レ
ジスタ(21)として構成したことを特徴とする請求項１の
半導体集積回路装置の端子間接続試験方法。 - 【請求項５】 前記第１および第２の半導体集積回路装
置(1, 2)における各ロード信号発生手段は、テストモー
ド信号の立ち上がりを検出する立上検出回路(18, 23)
と、該立上検出回路が前記テストモード信号の立ち上が
りを検出してから所定時間だけ経過後にロード信号を出
力するカウンタ(19, 24)とを具備していることを特徴と
する請求項４の半導体集積回路装置の端子間接続試験方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040032A JPH06249919A (ja) | 1993-03-01 | 1993-03-01 | 半導体集積回路装置の端子間接続試験方法 |
| US08/115,138 US5621741A (en) | 1993-03-01 | 1993-09-01 | Method and apparatus for testing terminal connections of semiconductor integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040032A JPH06249919A (ja) | 1993-03-01 | 1993-03-01 | 半導体集積回路装置の端子間接続試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06249919A true JPH06249919A (ja) | 1994-09-09 |
Family
ID=12569576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040032A Withdrawn JPH06249919A (ja) | 1993-03-01 | 1993-03-01 | 半導体集積回路装置の端子間接続試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5621741A (ja) |
| JP (1) | JPH06249919A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007506160A (ja) * | 2003-09-15 | 2007-03-15 | ラムバス・インコーポレーテッド | 相互接続部のテストを実施するための方法および装置 |
| WO2007032184A1 (ja) * | 2005-08-23 | 2007-03-22 | Nec Corporation | 半導体装置、半導体チップ、チップ間配線のテスト方法、および、チップ間配線切り替え方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100277728B1 (ko) * | 1997-03-13 | 2001-01-15 | 윤종용 | 인쇄회로기판 검사장치 |
| DE19733113B4 (de) * | 1997-07-31 | 2008-01-31 | OCé PRINTING SYSTEMS GMBH | Verfahren zum Testen einer elektronischen Baugruppe und elektronische Baugruppe mit Testhilfe |
| DE19811576C1 (de) * | 1998-03-17 | 1999-09-09 | Siemens Ag | Verbindungstestvorrichtung zum Testen der elektrischen Verbindungen zwischen Chips oder Chip-Modulen |
| DE19813503C1 (de) * | 1998-03-26 | 2000-03-09 | Siemens Ag | Schaltungsanordnung zum Verhindern von bei Kontaktfehlern auftretenden falschen Ergebnissen beim Testen einer integrierten Schaltung |
| US6185708B1 (en) * | 1998-11-27 | 2001-02-06 | Advantest Corp. | Maintenance free test system |
| US6449742B1 (en) * | 1999-08-11 | 2002-09-10 | Intel Corporation | Test and characterization of source synchronous AC timing specifications by trace length modulation of accurately controlled interconnect topology of the test unit interface |
| US6505317B1 (en) * | 2000-03-24 | 2003-01-07 | Sun Microsystems, Inc. | System and method for testing signal interconnections using built-in self test |
| US6965648B1 (en) | 2000-05-04 | 2005-11-15 | Sun Microsystems, Inc. | Source synchronous link integrity validation |
| JP3955196B2 (ja) * | 2001-09-05 | 2007-08-08 | 富士通株式会社 | 試験回路および半導体集積回路装置 |
| JP3754638B2 (ja) * | 2001-09-14 | 2006-03-15 | 富士通株式会社 | 半導体装置 |
| US7278077B1 (en) * | 2003-10-20 | 2007-10-02 | Sun Microsystems, Inc. | IBIST test for synchronous lines at multiple frequencies |
| US7072788B2 (en) * | 2003-12-04 | 2006-07-04 | Hewlett-Packard Development Company | System and method for testing an interconnect in a computer system |
| US7478005B2 (en) | 2005-04-28 | 2009-01-13 | Rambus Inc. | Technique for testing interconnections between electronic components |
| US8026726B2 (en) * | 2009-01-23 | 2011-09-27 | Silicon Image, Inc. | Fault testing for interconnections |
| CN102081120B (zh) * | 2009-11-27 | 2013-10-09 | 鸿富锦精密工业（深圳）有限公司 | 测试系统 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4058767A (en) * | 1975-04-29 | 1977-11-15 | International Business Machines Corporation | Apparatus and process for testing AC performance of LSI components |
| US4509008A (en) * | 1982-04-20 | 1985-04-02 | International Business Machines Corporation | Method of concurrently testing each of a plurality of interconnected integrated circuit chips |
| KR900002770B1 (ko) * | 1986-08-04 | 1990-04-30 | 미쓰비시 뎅끼 가부시끼가이샤 | 반도체 집적회로장치 |
| JP2628154B2 (ja) * | 1986-12-17 | 1997-07-09 | 富士通株式会社 | 半導体集積回路 |
| US5228139A (en) * | 1988-04-19 | 1993-07-13 | Hitachi Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external signal |
| JPH0789144B2 (ja) * | 1988-06-01 | 1995-09-27 | 株式会社東芝 | 集積回路の検査方法 |
| JP2827229B2 (ja) * | 1988-10-14 | 1998-11-25 | 日本電気株式会社 | 半導体集積回路 |
| JPH0394183A (ja) * | 1989-05-19 | 1991-04-18 | Fujitsu Ltd | 半導体集積回路の試験方法及び回路 |
| US5150047A (en) * | 1989-07-21 | 1992-09-22 | Nippon Steel Corporation | Member for use in assembly of integrated circuit elements and a method of testing assembled integrated circuit elements |
| US5127008A (en) * | 1990-01-25 | 1992-06-30 | International Business Machines Corporation | Integrated circuit driver inhibit control test method |
| US5070296A (en) * | 1990-06-22 | 1991-12-03 | Honeywell Inc. | Integrated circuit interconnections testing |
| JPH05307619A (ja) * | 1991-05-16 | 1993-11-19 | Nec Corp | マイクロプロセッサのａｃ特性測定方法 |
| US5390191A (en) * | 1992-01-31 | 1995-02-14 | Sony Corporation | Apparatus and method for testing the interconnection between integrated circuits |
| US5216672A (en) * | 1992-04-24 | 1993-06-01 | Digital Equipment Corporation | Parallel diagnostic mode for testing computer memory |
-
1993
- 1993-03-01 JP JP5040032A patent/JPH06249919A/ja not_active Withdrawn
- 1993-09-01 US US08/115,138 patent/US5621741A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007506160A (ja) * | 2003-09-15 | 2007-03-15 | ラムバス・インコーポレーテッド | 相互接続部のテストを実施するための方法および装置 |
| WO2007032184A1 (ja) * | 2005-08-23 | 2007-03-22 | Nec Corporation | 半導体装置、半導体チップ、チップ間配線のテスト方法、および、チップ間配線切り替え方法 |
| JP5098644B2 (ja) * | 2005-08-23 | 2012-12-12 | 日本電気株式会社 | 半導体装置、および半導体チップ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5621741A (en) | 1997-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040176924A1 (en) | Apparatus and method for testing electronic systems | |
| US5621741A (en) | Method and apparatus for testing terminal connections of semiconductor integrated circuits | |
| US7251761B2 (en) | Assembly for LSI test and method for the test | |
| JPH10171677A (ja) | マイクロプロセッサおよびその検査方法 | |
| JPS61155874A (ja) | 大規模集積回路の故障検出方法およびそのための装置 | |
| US7970569B2 (en) | Apparatus and method for connection test on printed circuit board | |
| JP2004280426A (ja) | 論理集積回路の内部信号トレース装置 | |
| US20020069385A1 (en) | Arrangement and method of testing an integrated circuit | |
| JP3178190B2 (ja) | 半導体集積回路 | |
| JPH112664A (ja) | バウンダリスキャンレジスタ | |
| JP2003307543A (ja) | Ｌｓｉ検査装置及び検査手法 | |
| JP2605858B2 (ja) | 半導体集積回路装置のモニタダイナミックバーンインテスト装置 | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JPH0933611A (ja) | Ｉｃ試験装置 | |
| JP2838458B2 (ja) | 集積回路装置 | |
| JPS62280667A (ja) | 故障診断装置 | |
| JP2002311103A (ja) | 試験用コネクタを備えた電子回路ユニット | |
| JPH1090360A (ja) | Ｌｓｉ端子のショート／オープン検査装置 | |
| JPH04128666A (ja) | 半導体集積回路 | |
| EP0898282A2 (en) | Semiconductor integrated circuit and method for designing the same | |
| JP5347947B2 (ja) | 電子機器及びストレス試験装置 | |
| JPH06186302A (ja) | 半導体装置 | |
| JP2001083220A (ja) | 半導体動作速度保証装置 | |
| JPH0612279A (ja) | 画像表示メモリ検査装置 | |
| KR0120613Y1 (ko) | 불량구간추적이 용이한 디지탈 가입자 보드 시험장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |