JPH0777336B2 - 等化器におけるタツプ係数を調整する方法 - Google Patents

等化器におけるタツプ係数を調整する方法

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JPH0777336B2
JPH0777336B2 JP1255360A JP25536089A JPH0777336B2 JP H0777336 B2 JPH0777336 B2 JP H0777336B2 JP 1255360 A JP1255360 A JP 1255360A JP 25536089 A JP25536089 A JP 25536089A JP H0777336 B2 JPH0777336 B2 JP H0777336B2
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アンドレアス・ルユンゲラー
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、最尤逐次検出によるパーシャルレスポンス信
号化（PRML:Partial−response signaling with maximu
m−likelihood sequence detection）を利用する磁気デ
ィスク記憶システムまたは光ディスク記憶システムな
ど、パーシャルレスポンス信号化を利用する記録システ
ムに関する。より詳しくは、本発明は、このようなシス
テムにおける等化器のタップ係数を更新して、トラック
半径に応じたチャネル特性の変動の効果を補償できるよ
うにする方法、さらにこの方法を実行するための等化器
に関する。
B.従来技術及びその課題 パーシャルレスポンス（PR）信号化を利用しているディ
スク記憶装置では、再生装置の受信フィルタが記録チャ
ネルの出力信号をパーシャルレスポンス信号化に成形し
ないと、検出装置たとえば最尤逐次検出器が記録された
データ列を再構成できない。ただし、トラック上のデー
タの記録密度、したがって記録チャネルの特性はトラッ
ク半径に応じて変化するので、固定フィルタはチャネル
出力信号を所与のトラックで公称パーシャルレスポンス
信号に成形できるだけであり、その他の半径では、フィ
ルタ出力信号のスペクトルが公称パーシャルレスポンス
物性から外れていて、記録システムのエラー率性能の低
化をもたらす。このような性能の損失は、固定受信フィ
ルタのみに適応等化器を使用して、トラック半径に応じ
たチャネル特性の変動を補償すると、避けることができ
る。
種々の等化回路と、記録システムや通信システムの動作
可能性及び有効性を改善する種々の方法が、当技術分野
では知られている。
IEEE Transactions on Magnetics、Vol.MAG−12、No.6
（1976年11月）、pp.746〜748に所載のT.Kameyamaの論
文「余弦等化器による記録密度の改善（Improvement of
recording density by means of a cosine equalize
r）」には、パルス・スリミングによってピーク検出磁
気記録システムの記録密度を改善する等化器が開示され
ている。この等化器は、遅延線、振幅分割器、及び差動
増幅器から構成されている。しかし、この等化器は、デ
ータをディスクから読取り中、適応的に更新されず、し
たがって、チャネル特性の変動を補償することができな
い。
IEEE Transactions on Communications、Vol.COM−26、
No.10（1978年10月）、pp.1439〜1446に所載のD.D.ファ
ルコナー（Falconer）の論文「高速カルマン推定の適応
等化器への応用（Application of fast Kalman estimat
ion to adaptive equalization）」は、反復最小２乗ア
ルゴリズムを、データ通信システムの適応等化器におけ
るタップ係数の設定に使用することを提案している。こ
のアルゴリズムは、等化器タップ係数の急速な初期収束
をもたらす。しかし、このアルゴリズムは、多数の乗算
を必要とし、したがって高速実行には適していない。
「信号タイミングを利用する磁気記録チャネル用適応等
化回路（Adaptive equalization circuit for magnetic
recording channels utilizing signal timing）」と
題する米国特許第4580176号明細書、及びIBMテクニカル
・ディスクロージャ・ブルテンVol.28、No.11（1986年
４月）、pp.4857〜4858に所載の、R.C.シュナイダー（S
chneider）等の論文「適応的対称干渉等化（Adaptive s
ymmetrical interference equalization）」は、磁気記
録システム用適応等化器回路を開示している。しかし、
これらは、ピーク検出システム用に設計され、したがっ
てパーシャルレスポンス信号化を利用している記録シス
テムには適していない。
本発明は、等化器を高速に実行させることの可能な等化
器におけるタップ係数を調整する方法を提供することを
目的とする。
C.課題を解決するための手段及び作用 Ｃ−1.課題を解決するための手段 上記目的を達成するため請求項１記載の発明は、等化器
が２個の外側タップと１個の中央タップを備えた遅延線
を含み、外側タップ・サンプルにタップ係数Knを掛け、
掛け算した外側タップ・サンプルと中央タップ・サンプ
ルを組み合わせることによって等化器出力サンプルynが
生成されるようなパーシャルレスポンス信号化を使用す
る記録システムの等化器におけるタップ係数を調整する
方法において、上記等化器出力サンプルynから量子化動
作によって３個の異なる公称値のいずれかをとる再構成
サンプルnを導き出すステップと、外側タップ・サン
プルを加え、得られたサンプル和unを量子化して、３個
の異なる所定値のいずれかをとるように、再構成和n
を導き出すステップと、上記再構成和n、上記再構成
サンプルn、及び上記出力サンプルynを組み合わせ
て、上記タップ係数Knを更新するためのタップ係数勾配
ΔKnを生成するステップと、を有するようにしている。
請求項２記載の発明は、等化器が２個の外側タップと中
央タップを備えた遅延線を含み、２個の外側タップに現
れるサンプルにタップ係数Knを掛け、掛け算した外側タ
ップ・サンプルと中央タップ・サンプルを組み合わせる
ことによって等化器出力サンプルynが生成されるような
パーシャルレスポンス信号化を使用する記録システムの
等化器におけるタップ係数を調整する方法において、２
個の外側タップ上に現れるサンプルXnとXn-2を加えるこ
とによってサンプル和unを生成するステップと、上記サ
ンプル和unから、un＜０かどうかを示す第１の２進標識
信号B1及び｜un｜≧１かどうかを示す第２の２進標識信
号B2を導き出すステップと、上記出力サンプルynから、
｜yn｜≧１かどうかを示す第３の２進標識信号B3を導き
出すステップと、ADN演算及びEXOR演算を含む組合せ論
理演算により、 yn−２（un≧１かつyn≧１の場合） yn（un≧１かつ｜yn｜＜１の場合） yn＋２（un≧１かつyn≦−１の場合） An＝０（｜un｜＜１の場合） −yn＋２（un≦−１かつyn≧１の場合） −yn（un≦−１かつ｜yn｜＜１の場合） −yn−２（un≦−１かつyn≦−１の場合） の規則に従って上記出力サンプルynならびに第１、第
２、及び第３の２進標識を組み合わせて、量Anを生成す
るステップと、上記量Anと、前に生成され１サンプリン
グ時間だけ遅延された量An-1を加えて、タップ係数勾配
ΔKn/2を得るステップと、を有するようにしている。
Ｃ−2.作用 請求項１記載の発明では、等化器は、２個の外側タップ
と１個の中央タップを備えた遅延線を含んでいる。
該等化器は、外側タップ・サンプルにタップ係数Knを掛
け、掛け算した外側タップ・サンプルと中央タップ・サ
ンプルを組み合わせることによって等化器出力サンプル
ynが生成されるようなパーシャルレスポンス信号化を使
用する。
ここで、本発明は、このような記録システムの等化器に
おけるタップ係数を調整する際、上記等化器出力サンプ
ルynから量子化動作によって３個の異なる公称値のいず
れかをとる再構成サンプルnを導き出し、外側タップ
・サンプルを加え、得られたサンプル和unを量子化し
て、３個の異なる所定値のいずれかをとるように、再構
成和nを導き出し、上記再構成和n、上記再構成サン
プルn、及び上記出力サンプルynを組み合わせて、上
記タップ係数Knを更新するためのタップ係数勾配ΔKnを
生成する。
このように、３個の異なる公称値のいずれかからとられ
た再構成サンプルnと、３個の異なる所定値のいずれ
かからとられた再構成和n及び出力サンプルynを組み
合わせて、上記タップ係数Knを更新するためのタップ係
数勾配ΔKnを生成することから、タップ係数勾配ΔKnを
乗算せずに得ることができ、等化器を高速に実行するこ
とができる。
請求項２記載の発明では、等化器は、２個の外側タップ
と中央タップを備えた遅延線を含んでいる。
該等化器は、２個の外側タップに現れるサンプルにタッ
プ係数Knを掛け、掛け算した外側タップ・サンプルと中
央タップ・サンプルを組み合わせることによって等化器
出力サンプルynが生成されるようなパーシャルレスポン
ス信号化を使用する。
ここで、本発明は、このような記録システムの等化器に
おけるタップ係数を調整する際、２個の外側タップ上に
現れるサンプルXnとXn-2を加えることによってサンプル
和unを生成し、上記サンプル和unから、un＜０かどうか
を示す第１の２進標識信号B1及び｜un｜≧１かどうかを
示す第２の２進標識信号B2を導き出し、上記出力サンプ
ルynから、｜yn｜≧１かどうかを示す第３の２進標識信
号B3を導き出し、ADN演算及びEXOR演算を含む組合せ論
理演算により、 yn−２（un≧１かつyn≧１の場合） yn（un≧１かつ｜yn｜＜１の場合） yn＋２（un≧１かつyn≦−１の場合） An＝０（｜un｜＜１の場合） −yn＋２（un≦−１かつyn≧１の場合） −yn（un≦−１かつ｜yn｜＜１の場合） −yn−２（un≦−１かつyn≦−１の場合） の規則に従って上記出力サンプルynならびに第１、第
２、及び第３の２進標識を組み合わせて、量Anを生成す
るステップと、上記量Anと、前に生成され１サンプリン
グ時間だけ遅延された量An-1を加えて、タップ係数勾配
ΔKn/2を得るようにしている。
このように、サンプル和unの範囲を示す第１、第２の２
進標識信号、出力サンプルynの範囲を示す第３の２進標
識信号を組み合わせて生成された量Anと、１サンプリン
グ時間だけ遅延された量An-1とを加えて、タップ係数勾
配ΔKn/2を得ることから、タップ係数勾配ΔKn/2を乗算
せずに得ることができ、等化器を高速に実行することが
できる。
D.実施例 ア.ACEによるPRMLシステム 以下に、本発明の実施例を、次のような特性を有するデ
ィスク記憶システムの例について説明する。それは、最
尤逐次検出によるパーシャルレスポンス・クラスIV信号
化（PRML）を用いた磁気記録システムである。
適応余弦等化器（ACE）によるPRMLシステムを第４図に
示す。２進データ列｛an＝±１｝が、磁気ディスク記憶
システム11、帯域制限受信フィルタ13、利得γの可変利
得増幅器（VGA）15を介して信号化速度1/Tで送られる。
可変利得増幅器15の出力は、アナログ・ディジタル変換
器などのサンプリング手段17により、nT＋τ時にサンプ
リングし、線19上に現れる得られたサンプルxnを適応余
弦等化器21により処理する。適応余弦等化器21は、中央
タップ値が１にセットされた対称な３タップのディジタ
ル等化器である。他の２タップは、調整可能であり、同
じ値Ｋを有する。適応余弦等化器21については、後で、
詳しく説明する。可変利得増幅器15と適応余弦等化器21
があいまって、係数がτＫ、γ、γＫの３タップ・トラ
ンスバーサル・フィルタを構成する。適応余弦等化器21
の出力線23上に現れる出力サンプルynを、ビタビ復合器
25で処理して、記録データ列を再構成する。
パーシャルレスポンス・クラスIV信号化方式では、 yn＝zn＋wn （１） ただし、 zn＝an−an-2 （２） は信号部を表し、wnはろ波された雑音である。固定受信
フィルタは、所与のトラック半径でだけ磁気ディスク・
チャネルの出力を（１）及び（２）で記載される形に成
形することができる。利得γ及び適応余弦等化器係数Ｋ
を調整することにより、その他のトラック半径でもこの
形を精密に近似することができる。
トラック半径に応じた磁気ディスク・チャネル特性の変
動を補償するのに適応余弦等化器が有効なことを、測定
から導いたこれらの変動のモデルを用いて示すことにす
る。このモデルに従うと、磁気ディスク・チャネル及び
受信フィルタの全体的転送特性は、次式で与えられる。
Ｃ（ｆ）＝ηCo(f)eΔ/2e-2TΔ|f|， （３） ただし、 は、RP−IVシステムの転送特性である。式（３）で、利
得パラメータη及び変形パラメータΔは、トラック半径
に応じた磁気ディスク・チャネル特性の変動によって生
じるPR−IV転送からの逸脱をモデル化したものである。
式（３）の項ｅΔ/2は、ｆ＝1/4Tのとき、Ｃ（1/4T）＝
η2Tが歪みパラメータΔとは無関係になるように、転送
特性Ｃ（ｆ）を正規化する。
イ．適応余弦等化器21 適応余弦等化器21の構成図を、第５図に示す。適応余弦
等化器21は、２個の遅延素子27、29と３個のタップ31、
33、35を有する遅延線を含む。中央タップのサンプル
と、それぞれタップ係数Ｋで重みを付けた２個の外側タ
ップの修正サンプルが、加算器37で組み合わされて出力
サンプルynを形成する。出力サンプルynは次式で与えら
れる。
yn（Ｋ）＝n＋Kun （５） ただし、n＝xn-1 （６） は遅延線の中心にあるサンプルを指し、かつ un＝n+1＋n-1 （７）n を入力とする（５）及び（７）で記載されるフィル
タは位相シフトを持たず、その転送関数は、次式で表さ
れる。
Ｈ（ｆ）＝１＋2Kcos（２πfT） （８） 式（３）及び（４）で記載されるモデルで、チャネル特
性の変動を厳密に補償する基準等化器の転送関数は、次
式で表される。
Ho(f)＝ｅ−Δ/2e-2TΔ|f| （９） 第６図に、３個のひずみパラメータΔについて、余弦等
化器の振幅スペクトル|H（ｆ）｜をこの基準等化器の｜
Ho(f)｜と比較して示す。可変利得増幅器利得γの値
は、ηγ＝１となるように選択し、係数Ｋは、ビタビ復
合器の入力での平均２乗誤差が最小になるように選択す
る。PR−IV信号化は直流及びナイキスト周波数でスペク
トル・ゼロをもたらすので、これらの周波数での|H
（ｆ）｜と｜Ho(f)｜の違いが大きな平均２乗誤差をも
たらすことはない。
ウ．タップ調整手順 このタップ調整方式は、（上記のファルコナー等の論文
に記載されているような）最適タップ係数推定用の高速
反復最小２乗（RLS）アルゴリズムから導かれる。ｎ＋
１時に、RLS法によって得られるタップ係数▲ＫRLS n+1
▼は、累積２乗誤差 を最小にするタップ値Ｋである。ただし、 em(K)＝ym(K)−m （11） はタップ係数Ｋの余弦等化器の出力側での誤差信号を表
し、mは受信部によるzmの再構成（（２）参照）を指
す。タップ係数▲ＫRLS n+1▼を次のように反復して生成
することができる（RLSアルゴリズム）。
ただし、 は、時間的に変動するループ利得である。
信号サンプルzn（２）は値０、±２をとることだけが可
能であり、（１）から次のような３レベル・サンプルが
再構成されたことが示唆される。
式（12）の項enunは、タップ係数Knに関する平均２乗誤
差Ｅ［▲ｅ2 n▼（Kn）］の確率的勾配▲1/2de2 n▼
（Kn）／dKnであると認められる。この勾配の計算には
乗算が必要であるが、本発明によれば、unでなく、次の
ような３レベル再構成を用いることによってそれを避け
ることができる。
受信フィルタの出力側での信号が既にPR−IV形式を有
し、Ｋ＝０となるとき、次式が成立することに気付く
と、この近似が正しいことがわかる。
（（１）、（２）、（５）、（７）参照） これで近似的タップ勾配が、乗算なしに計算できる。分
散を減少させるために、２個の連続する勾配の和を計算
することが有利である。そうすると、次式が得られる。
ΔKn＝en（Kn）n＋en-1（Kn-1）n-1 （18） この勾配を用いて、次式により、タップ係数を更新す
る。
Kn+1＝Kn−ξΔKn （19） PLSアルゴリズム（12）では、式（14）によって計算し
たループ利得ξnが繰り返すごとに減少する。修正した
アルゴリズム（19）ではこの挙動を近似するより簡単な
方法を用いる。まず、ループ利得ξをタップ係数の高速
初期調整のために高い値ξHに設定し、次いで、タップ
調整中に雑音によって生じるゆらぎを減少させるために
値ξLに下げる。修正アルゴリズムはチャネル特性の変
動を追跡できるが、ｎ→∞のときξn→０となるRLSアル
ゴリズムではできない。式（14）に従ってループ利得を
変更するのではなく一度切り替えるより簡単な方法で
は、収束速度の損失がない。
タップ係数の初期調整は、長さ18ビットの繰返し数列、 …＋１＋１−１＋１＋１−１−１−１−１＋１＋１＋１
＋１−１−１＋１−１−１… （20） から構成される訓練数列を送信することにより、加速で
きる。この数列を送信すると、可変利得増幅器利得とタ
ップ係数の調整が充分に切り離される。正確なタイミン
グ位相の調整も維持される。
エ．本発明を用いる適応等化器の構造 第１図に、基本余弦等化器と、式（18）及び（19）で表
されるタップ係数更新法を実施したタップ係数調整手段
から構成される適応余弦等化器の構成図を示す。
適応余弦等化器は、次のものを含んでいる。
−２個の遅延素子27及び29から構成され、２個の外側タ
ップ31、35と中央タップ33を有し、第１の外側タップが
入力サンプルxnを受信するため線19に接続されている遅
延線。
−タップ31でのサンプルxnとタップ35でのサンプルxn-2
を結合してその和unを線41上に生成する加算器39。
−サンプル和unにタップ係数Knを掛ける乗算手段43。
−積Knunを遅延線の中央タップに現れるサンプルxn-1に
加えて、出力線23上に出力サンプルynを生成する加算器
37。
−yn及びunを受信するための線23及び41に接続させた２
つの入力と、線47上にタップ係数を供給する１つの出力
を有するタップ係数調整手段45。
−基本余弦等化器のディジタル実施態様は、第２図に関
して、次節で簡潔に述べることとする。
本発明の適応等化器の重要な一部であるタップ係数調整
手段45は、（タップ係数勾配ΔKnをもたらす）その第１
の部分45Aに、次の各要素を含んでいる。
−出力線23に接続され、出力サンプルynを受け取って、
式（15）に従って２、０、−２のいずれかである公称PR
−IVサンプルznの再構成サンプルnその出力側に供給
する、量子化器51。
−回線23から出力サンプルynを、量子化器51の出力から
再構成サンプルnをそれぞれ受け取って、それらの差
を誤差値en（Kn）としてその出力側に供給するように接
続された減算手段53。
−回線41に接続され、サンプルxnとxn-2のサンプル和un
を受け取って、公称PR−IVサンプルznとzn-2の和の再構
成であり、（16）に従って２、０、−２のいずれかであ
る再構成和nをその出力側に供給する、量子化器55。
−減算手段53及び量子化器55の出力に接続され、e
n（Kn）とnを受け取って、両者の積をその出力側59に
供給する、組合せ手段57。ただし、再構成和nが３成
分なので、明示的乗算を行なわず、３つの値−2e
n（Kn）、０、＋2en（Kn）から選択すればよい。
−組合せ手段57の出力に接続され、当該の出力値を１サ
ンプル期間Ｔだけ遅延させる、遅延素子61。
−組合せ手段57及び遅延素子61の出力に接続され、（1
8）に従ってタップ係数勾配ΔKnをその出力側に生成す
る、加算器63。
タップ係数調整手段45の第１の部分の45Aのディジタル
実現態様は、第３図に関して次節で簡単に述べることと
する。
タップ係数調整手段は、さらに（第１図の第２の部分45
Bに示すように）、次のものを含んでいる。
−線65上に供給されるタップ整数勾配ΔKnに、入力69に
印加されるループ利得ξを掛けるための乗算手段67。こ
のループ利得ξは、まず２個のあらかじめ選定した値の
高い方ξH（69A）をとり、次いで低い方ξL（69B）をと
り、これら２つの値の間の切換え（69C）は所定の時に
行なわれる。２つのループ利得因子及び切換え時間の良
い値は、回路のシミュレーションまたは試験動作によっ
て決定できる。ループ利得ξが２の累乗であるときは明
示的な乗算が不要なことに留意されたい。この場合、ル
ープ利得は、勾配ΔKnの全ビットの重みを変更する（シ
フトさせる）ことによって調整できる。
−新しい等化器タップ係数Knを前のタップ係数Kn-1と重
み付けした勾配ξΔKn-Mとから形成し、線47上に新たな
タップ係数を供給、減算手段71。
−線47に接続され、等化器タップ係数Knを１サンプル期
間だけ遅延させ、その出力Kn-1を減算手段71に供給す
る、遅延素子73。
第１図で75に示した、勾配ΔKnを計算し、等化器タップ
係数を更新するのに要する時間によって生じる固有信号
処理遅延を表すループ遅延が、タップ調整手段45に導入
されている。第１図には、Ｍ個のサンプリング時間Ｔの
ループ遅延を示してある。遅延素子は、もちろん、第１
図に示すように、１個所に集中しているのでなく、手段
45のディジタル実施態様中における適切な個所に単一パ
イプライン・レジスタとして分散されている。
オ．適応余弦等化器のディジタル実施態様 以下では、余弦等化器とタップ係数調整手段45の第１の
部分（45A）とのディジタル実施態様について説明す
る。第１図に示した第２の部分のディジタル実施態様は
簡単であり、ここでは考察しないこととする。
第２図は、基本余弦等化器の回路実施態様を示す。入力
サンプルxnが、６ビットで量子化され、２の補数（TC）
形式で表されている。その最下位ビット（LSB）の重み
は、0.125である。アナログ・ディジタル変換器の調整
によって意図的に導入された変位を補償するため、最下
位ビットの半分の量をサンプルxnに加えなければならな
いことに留意されたい。これは原理的に、常に“1"にセ
ットされた「第７」ビットを2-4の重みを付けて物理的
に導入することによって、ただちに実行できる。ただ
し、この表示を利用してハードウェア設計を著しく簡単
にするため、受け取ったビットに対して他の演算を行な
う前には、補正項を加えない。７ビットの全加算器を使
って、サンプルun＝xn＋xn-2を計算する。この段階で、
xn及びxn-2の2-4の重みを付けた「第７」ビットを考慮
に入れる。サンプルunに、タップ係数Knを掛ける。Knを
４ビットで量子化する。その絶対値は0.25に制限されて
いる。積を６ビットで量子化し、符号を拡張してから、
オフセット２進（OB）形式で表したサンプルxn-1に加え
る。素子81は、線33上に現れるサンプルxn-1をTC形式か
らOB表示に変換する。その結果得られた和は、TC数とOB
数が加えられるので、オフセット２進表示で与えられ
る。アンダーフローまたはオーバーフローの場合、出力
はその最小値または最大値までに飽和される。飽和回路
は、１つのEXORゲートとマルチプレクサから構成され
る。これは、加算器37の入力側におけるTCサンプルの最
上位ビット（MSB）が加算器の桁上げ出力Coと等しくな
いときに、活動化される。この場合、桁上げによって飽
和値が決まる。等化器の出力サンプルynは、受け取った
サンプルxnと同じ形式で表示される。
タップ係数調整手段45（第１図）の第１の部分45Aのデ
ィジタル実施態様の回路を、第３図に示す。入力サンプ
ルyn及びunは、共に２の補数形式で表され、余弦等化器
（第２図）により線23及び41上に生成される。関係式
（11）、（15）、（16）から、項en n/2は次のように
計算できる。
その絶対値は1.9375以下なので、５ビットで表すことが
できる。簡単なEXOR/AND回路の組合せを用いたその計算
を、第３図の部分83に示す。この部分は、５個のEXORゲ
ート83Aのグループ、もう１個のEXORゲート83B、及び５
個のANDゲート83Cのグループを含んでいる。その出力信
号は、un＜０の場合を示す２進制御信号B1、｜un｜≧１
の場合を示す２進制御信号B2、｜yn｜≧１の場合を示す
２進制御信号B3によって決定される。これらの２進制御
信号は、それぞれ、線85、87、89上に現れる。入力信号
からのその誘導を第３図の部分91及び93に示す。（線85
上の信号B1で表される）unの符号に応じて、５個のEXOR
ゲート83Aは、サンプルynの５個の最下位ビットを反転
し、あるいは変更なしに保つ。｜yn｜≧１（線89上の信
号B3によって示される）の場合、EXORゲート83Bによっ
て線83D上のビットを反転することにより、値＋２また
は−２をynに加える。｜un｜＜１（線87上の信号Ｂで示
される）の場合、ANDゲート83Cのグループを使ってEXOR
出力にゼロを重ね書きすることにより、出力は強制的に
ゼロになる。後続の２つの項en n/2（１つは遅延素子9
5によって遅延されている）が、６ビット加算器97中で
加算される。第３図で全加算器97の下方の99に示した２
個の追加ゲート及び１個の遅延素子は、加えるべき後続
の２つのサンプルの0.0625の重みを付けた「第７」ビッ
トを考慮する。線65′上で得られた和ΔKn/2が、第１図
に示すようなタップ係数アキュムレータに供給される。
E.発明の効果 以上説明したように請求項１記載の発明は、３個の異な
る公称値のいずれかからとら再構成和nと、３個の異
なる所定値のいずれかからとられた再構成和n及び出
力サンプルynを組み合わせて、上記タップ係数Knを更新
するためのタップ係数勾配ΔKnを生成することから、タ
ップ係数勾配ΔKnを乗算せずに得ることができ、これに
より、等化器の高速実行が可能となる、という効果を有
する。
請求項２記載の発明は、サンプル和unの範囲を示す第
１、第２の２進標識信号、出力サンプルynの範囲を示す
第３の２進標識信号を組み合わせて生成された量Anと、
１サンプリング時間だけ遅延された量An-1とを加えて、
タップ係数勾配ΔKn/2を得ることから、タップ係数勾配
ΔKn/2を乗算せずに得ることができ、これにより、等化
器の高速実行が可能となる、という効果を有する。
【図面の簡単な説明】
第１図は、本発明に基づくタップ係数調整回路を備え
た、適応余弦等化器の実施例を示す図である。 第２図は、ディジタル式基本的余弦等化器の実施例を示
す図である。 第３図は、ディジタル式タップ係数勾配（ΔKn/2）計算
の実施例を示す図である。 第４図は、適応余弦等化器（ACE）を備えた、PRML（最
尤逐次検出式パーシャルレスポンス信号化）記録システ
ムの実施例を示す図である。 第５図は、余弦等化器の実施例を示す図である。 第６図は、余弦等化器及び理想的基準等化器の振幅スペ
クトルを示す図である。 21……適応余弦等化器（ACE）、27、29……遅延素子、3
1、35……外側タップ、33……中央タップ、37、39……
加算器、43……乗算手段、45……タップ係数調整手段。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 21/00 8842−5Ｊ Ｈ０４Ｂ 3/04 Ａ 4229−5Ｋ Ｈ０４Ｌ 25/03 Ｃ 9199−5Ｋ 27/01 (72)発明者 アンドレアス・ルユンゲラー ドイツ連邦共和国デー7141ベニンゲン／ネ ツカー、マルスシユトラーセ25番地 (72)発明者 ヴオルフガンク・ハンス・シヨツト スイス国シイー・エイチ8803リユシユリコ ン、ズンテンヴイーゼンヴエーク５番地 (56)参考文献 特開 昭49−103555（ＪＰ，Ａ) 特開 昭60−124113（ＪＰ，Ａ) 特開 平１−260912（ＪＰ，Ａ) 特開 昭63−224407（ＪＰ，Ａ) 特開 昭52−42350（ＪＰ，Ａ) 特公 昭59−43685（ＪＰ，Ｂ２) 特公 昭59−46149（ＪＰ，Ｂ２) 特公 昭57−44065（ＪＰ，Ｂ２) 特公 昭55−924（ＪＰ，Ｂ２) 特公 昭53−5489（ＪＰ，Ｂ２) 特公 昭61−45414（ＪＰ，Ｂ２) 特公 昭54−12780（ＪＰ，Ｂ２) 特公 平５−48523（ＪＰ，Ｂ２) 実公 平５−46366（ＪＰ，Ｙ２) 米国特許5060088（ＵＳ，Ａ) 米国特許4580176（ＵＳ，Ａ) 欧州特許出願公開363551（ＥＰ，Ａ) ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＵＮＩＣＡＴＩＯＮＳ．ｖｏ ｌ．ＣＯＭ34，ｎｏ．12，Ｄｅｃｅｍｂｅ ｒ 1986，ＮＥＷ ＹＯＲＫ ＵＳ Ｐａ ｇｅ 1272−1275；Ｃ．Ｐ．ＫＷＯＮＧ： “ＤＵＡｌ ＳＩＧＮ ＡＬＧＯＲＩＴＨ Ｍ ＦＯＲ ＡＤＡＰＴＩＶＥ ＦＩＬＴ ＥＲＩＮＧ" ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＭＡＧＮＥＴＩＣＳ．ｖｏｌ．ＭＡ Ｇ23，ｎｏ．５，Ｓｅｐｔｅｍｂｅｒ 1987，ＮＥＷ ＹＯＲＫ ＵＳ Ｐａｇｅ 3672−3674；ＳＥＩＩＣＨＩ ＭＩＴＡ ＥＴ ＡＬ：“ＡＵＴＯＭＡＴＩＣ Ｅ ＱＵＡＬＩＺＥＲ ＦＯＲ ＤＩＧＩＴＡ Ｌ ＭＡＧＮＥＴＩＣ ＲＥＣＯＲＤＩＮ Ｇ ＳＹＳＴＥＭＳ"

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】等化器が２個の外側タップと１個の中央タ
    ップを備えた遅延線を含み、外側タップ・サンプルにタ
    ップ係数Knを掛け、掛け算した外側タップ・サンプルと
    中央タップ・サンプルを組み合わせることによって等化
    器出力サンプルynが生成されるようなパーシャルレスポ
    ンス信号化を使用する記録システムの等化器におけるタ
    ップ係数を調整する方法において、 （ａ）上記等化器出力サンプルynから量子化動作によっ
    て３個の異なる公称値のいずれかをとる再構成サンプル
    znを導き出すステップと、 （ｂ）外側タップ・サンプルを加え、得られたサンプル
    和unを量子化して、３個の異なる所定値のいずれかをと
    るように、再構成和unを導き出すステップと、 （ｃ）上記再構成和un、上記再構成サンプルzn、及び上
    記出力サンプルynを組み合わせて、上記タップ係数Knを
    更新するためのタップ係数勾配ΔKnを生成するステップ
    と、 を有する等化器におけるタップ係数を調整する方法。
  2. 【請求項２】等化器が２個の外側タップと中央タップを
    備えた遅延線を含み、２個の外側タップに現れるサンプ
    ルにタップ係数Knを掛け、掛け算した外側タップ・サン
    プルと中央タップ・サンプルを組み合わせることによっ
    て等化器出力サンプルynが生成されるようなパーシャル
    レスポンス信号化を使用する記録システムの等化器にお
    けるタップ係数を調整する方法において、 （ａ）２個の外側タップ上に現れるサンプルXnとXn-2を
    加えることによってサンプル和unを生成するステップ
    と、 （ｂ）上記サンプル和unから、un＜０かどうかを示す第
    １の２進標識信号B1及び｜un｜≧１かどうかを示す第２
    の２進標識信号B2を導き出すステップと、 （ｃ）上記出力サンプルynから、｜yn｜≧１かどうかを
    示す第３の２進標識信号B3を導き出すステップと、 （ｄ）ADN演算及びEXOR演算を含む組合せ論理演算によ
    り、 yn−２（un≧１かつyn≧１の場合） yn（un≧１かつ｜yn｜＜１の場合） yn＋２（un≧１かつyn≦−１の場合） An＝０（｜un｜＜１の場合） −yn＋２（un≦−１かつyn≧１の場合） −yn（un≦−１かつ｜yn｜＜１の場合） −yn−２（un≦−１かつyn≦−１の場合） の規則に従って上記出力サンプルynならびに第１、第
    ２、及び第３の２進標識を組み合わせて、量Anを生成す
    るステップと、 （ｅ）上記量Anと、前に生成され１サンプリング時間だ
    け遅延された量An-1を加えて、タップ係数勾配ΔKn/2を
    得るステップと、 を有する等化器におけるタップ係数を調整する方法。
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