JPH0777352B2 - Ｄ―ａ変換器 - Google Patents
Ｄ―ａ変換器Info
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- JPH0777352B2 JPH0777352B2 JP1111120A JP11112089A JPH0777352B2 JP H0777352 B2 JPH0777352 B2 JP H0777352B2 JP 1111120 A JP1111120 A JP 1111120A JP 11112089 A JP11112089 A JP 11112089A JP H0777352 B2 JPH0777352 B2 JP H0777352B2
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- transistors
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- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル信号をアナログ信号に変換する
Ｄ−Ａ変換器に関し、特にＤ−Ａ変換器を集積回路化し
た場合の浮遊容量の低減に関する。
Ｄ−Ａ変換器に関し、特にＤ−Ａ変換器を集積回路化し
た場合の浮遊容量の低減に関する。
第２図は従来のＤ−Ａ変換器の構成を示すブロック図で
ある。ディジタル信号入力端子１から入力されたディジ
タル信号はラッチ回路２で一定時間保持された後、Ｄ−
Ａ変換器ブロック３に与えられる。ラッチ回路２にはク
ロック信号（以下CLKと略す）50が与えられており、CLK
が“H"のときに、ディジタル信号を取込む。Ｄ−Ａ変換
ブロック３は電流スイッチ回路4,電流源回路５より成
る。電流源回路５は、バイアス回路６からバイアス電圧
が与えられている。電流スイッチ回路４は、ラッチ回路
２から与えられるディジタル信号に応じ切り替わり、電
流源回路５により生成された電流を選択的に抵抗７に流
す。そして、抵抗７で生じる電圧降下に応じたアナログ
信号がアナログ信号出力端子８に出力される。
ある。ディジタル信号入力端子１から入力されたディジ
タル信号はラッチ回路２で一定時間保持された後、Ｄ−
Ａ変換器ブロック３に与えられる。ラッチ回路２にはク
ロック信号（以下CLKと略す）50が与えられており、CLK
が“H"のときに、ディジタル信号を取込む。Ｄ−Ａ変換
ブロック３は電流スイッチ回路4,電流源回路５より成
る。電流源回路５は、バイアス回路６からバイアス電圧
が与えられている。電流スイッチ回路４は、ラッチ回路
２から与えられるディジタル信号に応じ切り替わり、電
流源回路５により生成された電流を選択的に抵抗７に流
す。そして、抵抗７で生じる電圧降下に応じたアナログ
信号がアナログ信号出力端子８に出力される。
第３図はＤ−Ａ変換ブロック３の具体的な回路構成を示
す回路図である。この図では最下位ビットＡと最上位ビ
ットＺのみを記載しているが、途中にも同様の回路構成
を有する各ビットが存在する。最下位ビットＡは電流ス
イッチ回路４を構成する差動対NPNトランジスタQ1,Q2、
電流源回路５を構成するNPNトランジスタQ3と抵抗13よ
り成る。トランジスタQ1,Q2のベースにはラッチ回路２
からディジタル信号入力端子11,12を介して各々逆極性
のディジタル信号が与えられる。トランジスタQ3は、コ
レクタがトランジスタQ1,Q2のエミッタ共通接続点に接
続されるとともに、エミッタが抵抗13を介して接地され
ており、バイアス回路６よりバイアス端子14を介してベ
ースに与えられるバイアス電圧に応じた電流を流す。C1
はトランジスタQ3のコレクタに生じる浮遊容量を示す。
す回路図である。この図では最下位ビットＡと最上位ビ
ットＺのみを記載しているが、途中にも同様の回路構成
を有する各ビットが存在する。最下位ビットＡは電流ス
イッチ回路４を構成する差動対NPNトランジスタQ1,Q2、
電流源回路５を構成するNPNトランジスタQ3と抵抗13よ
り成る。トランジスタQ1,Q2のベースにはラッチ回路２
からディジタル信号入力端子11,12を介して各々逆極性
のディジタル信号が与えられる。トランジスタQ3は、コ
レクタがトランジスタQ1,Q2のエミッタ共通接続点に接
続されるとともに、エミッタが抵抗13を介して接地され
ており、バイアス回路６よりバイアス端子14を介してベ
ースに与えられるバイアス電圧に応じた電流を流す。C1
はトランジスタQ3のコレクタに生じる浮遊容量を示す。
最上位ビットＺも電流スイッチ回路４を構成する差動対
NPNトランジスタQ4,Q5、電流源回路５を構成するNPNト
ランジスタQ6と抵抗17より成る。これら素子の接続関係
は最下位ビットＡに示したのと同様である。なお、C2は
トランジスタQ6のコレクタに生ずる浮遊容量を示す。
NPNトランジスタQ4,Q5、電流源回路５を構成するNPNト
ランジスタQ6と抵抗17より成る。これら素子の接続関係
は最下位ビットＡに示したのと同様である。なお、C2は
トランジスタQ6のコレクタに生ずる浮遊容量を示す。
次に動作について説明する。今、ラッチ回路２に第４図
（ａ）に示すようなCLK50が、ディジタル信号入力端子
１に第４図（ｂ）に示すようなディジタル信号が各々与
えられているとする。ラッチ回路２は、CLK50の立ち上
り時点でのディジタル信号のレベルを一定時間遅れてラ
ッチしてディジタル信号入力端子11,12,15,16に与え
る。ディジタル信号入力端子11と12、15と16には各々第
４図（ｃ）に示すような逆位相の信号が与えられてお
り、この信号に応じてトランジスタQ1〜Q4がON/OFFし、
電流源回路５であるトランジスタQ3,Q6を流れる電流の
電流経路の切り換えが行われ、抵抗７に流れる電流が変
化し、それに応じたアナログ信号がアナログ信号出力端
子８に出力される。
（ａ）に示すようなCLK50が、ディジタル信号入力端子
１に第４図（ｂ）に示すようなディジタル信号が各々与
えられているとする。ラッチ回路２は、CLK50の立ち上
り時点でのディジタル信号のレベルを一定時間遅れてラ
ッチしてディジタル信号入力端子11,12,15,16に与え
る。ディジタル信号入力端子11と12、15と16には各々第
４図（ｃ）に示すような逆位相の信号が与えられてお
り、この信号に応じてトランジスタQ1〜Q4がON/OFFし、
電流源回路５であるトランジスタQ3,Q6を流れる電流の
電流経路の切り換えが行われ、抵抗７に流れる電流が変
化し、それに応じたアナログ信号がアナログ信号出力端
子８に出力される。
トランジスタQ3,Q6のベースにはバイアス回路６からバ
イアス電圧が与えられており、この電圧に応じた電流が
トランジスタQ3,Q6を流れる。今、バイアス電圧をV14、
トランジスタQ3に流れる電流をＩ、抵抗13の抵抗値をR
13、トランジスタQ3のベース・エミッタ間電圧をVBE3と
すると、 V14＝VBE3＋Ｉ・R13 …（１） となる。一般に、ＮビットＤ−Ａ変換器において、最上
位ビットＺのトランジスタQ6に流れる電流I6は I6＝2N-1×Ｉ となるように構成されている。この電流比を実現するた
めにはトランジスタQ3とQ6のエミッタ面積比を2N-1、抵
抗13と15の抵抗値の比を1/2N-1にしなければならないこ
とは一般によく知られている。また、一般にトランジス
タに流れる電流は、 Ae×IS×exp（ｑ・VBE/kT） Ae：エミッタ面積係数 IS：単位面積当りの逆方向飽和電流 q:電子の電荷 VBE：トランジスタのベース・エミッタ間電圧 T:絶対温度 k:ボルツマン定数 となる。
イアス電圧が与えられており、この電圧に応じた電流が
トランジスタQ3,Q6を流れる。今、バイアス電圧をV14、
トランジスタQ3に流れる電流をＩ、抵抗13の抵抗値をR
13、トランジスタQ3のベース・エミッタ間電圧をVBE3と
すると、 V14＝VBE3＋Ｉ・R13 …（１） となる。一般に、ＮビットＤ−Ａ変換器において、最上
位ビットＺのトランジスタQ6に流れる電流I6は I6＝2N-1×Ｉ となるように構成されている。この電流比を実現するた
めにはトランジスタQ3とQ6のエミッタ面積比を2N-1、抵
抗13と15の抵抗値の比を1/2N-1にしなければならないこ
とは一般によく知られている。また、一般にトランジス
タに流れる電流は、 Ae×IS×exp（ｑ・VBE/kT） Ae：エミッタ面積係数 IS：単位面積当りの逆方向飽和電流 q:電子の電荷 VBE：トランジスタのベース・エミッタ間電圧 T:絶対温度 k:ボルツマン定数 となる。
ここで上記のようなエミッタ面積比を有するトランジス
タの構成について説明する。第５図はトランジスタQ1の
構造を説明するための図であり、このうち第５図（ａ）
は平面図、第５図（ｂ）は平面図におけるＡ−Ａ線での
断面図である。第５図（ａ）に示す平面図において、エ
ミッタ領域25aをベース領域26aが囲み、ベース領域26a
とは別領域にコレクタ領域27aが設けられており、これ
らの領域を囲むように分離領域28aが設けられている。
タの構成について説明する。第５図はトランジスタQ1の
構造を説明するための図であり、このうち第５図（ａ）
は平面図、第５図（ｂ）は平面図におけるＡ−Ａ線での
断面図である。第５図（ａ）に示す平面図において、エ
ミッタ領域25aをベース領域26aが囲み、ベース領域26a
とは別領域にコレクタ領域27aが設けられており、これ
らの領域を囲むように分離領域28aが設けられている。
第５図（ｂ）に示す断面図において、Ｐ形基板30上にn+
埋込層31,n-エピタキシャル層32が形成されている。n-
エピタキシャル層32上の一部にはＰ拡散領域より成るベ
ース領域26aが形成されている。n-エピタキシャル層32
をはさんでp+拡散層より成る分離領域28aが形成されて
いる。
埋込層31,n-エピタキシャル層32が形成されている。n-
エピタキシャル層32上の一部にはＰ拡散領域より成るベ
ース領域26aが形成されている。n-エピタキシャル層32
をはさんでp+拡散層より成る分離領域28aが形成されて
いる。
一般に基板30に最低電位（例えば接地電位）が与えられ
るので、分離領域28aも最低電位となる。また、n-エピ
タキシャル層32とn+埋込層31はコレクタ領域27aと同電
位になる。そのため、n+埋込層31と基板30の接合、n-エ
ピタキシャル層32と分離領域28aの接合、およびn-エピ
タキシャル層32と基板30の接合には逆バイアスがかか
り、それぞれの境界より空乏層が拡がる。この空乏層が
浮遊容量C1となる。浮遊容量のC1大きさは、n-エピタキ
シャル層32と分離領域28a及び基板30との接合面積がn+
埋め込み層31と基板30のそれよりはるかに大きいことに
鑑みれば、n-エピタキシャル層32の側面積と底面積との
和にほぼ比例することになる。
るので、分離領域28aも最低電位となる。また、n-エピ
タキシャル層32とn+埋込層31はコレクタ領域27aと同電
位になる。そのため、n+埋込層31と基板30の接合、n-エ
ピタキシャル層32と分離領域28aの接合、およびn-エピ
タキシャル層32と基板30の接合には逆バイアスがかか
り、それぞれの境界より空乏層が拡がる。この空乏層が
浮遊容量C1となる。浮遊容量のC1大きさは、n-エピタキ
シャル層32と分離領域28a及び基板30との接合面積がn+
埋め込み層31と基板30のそれよりはるかに大きいことに
鑑みれば、n-エピタキシャル層32の側面積と底面積との
和にほぼ比例することになる。
第６図はトランジスタQ6を集積回路化した場合の平面図
である。トランジスタQ6のエミッタ面積比をトランジス
タQ3の2N-1倍にするのに最も簡単な方法としては単純に
トランジスタQ3を2N-1個並列に並べる方法があるが、こ
のようにすると面積の増大を招くので、一般的には第６
図に示すように、ベース領域26bの中にトランジスタQ3
のエミッタ領域25aと同じ形状のエミッタ領域25bを複数
個並べ、ベース領域25bとは別領域にコレクタ領域27bを
設け、これらの領域を囲むように分離領域28bを設けて
いる。このようにした方が、トランジスタQ3を複数個並
列に並べた場合と比較し、n-エピタキシャル層32の底面
積及び側面積が小さくなり、浮遊容量を減らすこともで
きる。しかし、第５図に示したトランジスタQ3の形状に
比べるとトランジスタQ6の方が明らかにn-エピタキシャ
ル層32の側面積及び底面積が大きいことがわかる。その
ため、トランジスタQ6の有する浮遊容量C2はトランジス
タQ3の浮遊容量C1よりも大きくなる。
である。トランジスタQ6のエミッタ面積比をトランジス
タQ3の2N-1倍にするのに最も簡単な方法としては単純に
トランジスタQ3を2N-1個並列に並べる方法があるが、こ
のようにすると面積の増大を招くので、一般的には第６
図に示すように、ベース領域26bの中にトランジスタQ3
のエミッタ領域25aと同じ形状のエミッタ領域25bを複数
個並べ、ベース領域25bとは別領域にコレクタ領域27bを
設け、これらの領域を囲むように分離領域28bを設けて
いる。このようにした方が、トランジスタQ3を複数個並
列に並べた場合と比較し、n-エピタキシャル層32の底面
積及び側面積が小さくなり、浮遊容量を減らすこともで
きる。しかし、第５図に示したトランジスタQ3の形状に
比べるとトランジスタQ6の方が明らかにn-エピタキシャ
ル層32の側面積及び底面積が大きいことがわかる。その
ため、トランジスタQ6の有する浮遊容量C2はトランジス
タQ3の浮遊容量C1よりも大きくなる。
ディジタル信号は前述のようにCLK50の立上りに同期し
てラッチ回路２に取り込まれるので、ラッチ回路２の内
部において容量結合などによりCLK50の高周波成分（エ
ッジ部）が出力されるディジタル信号に漏れてきたり
（第４図（ｃ）のN1）、入力されるディジタル信号の高
周波成分（エッジ部）が出力されるディジタル信号に漏
れたりする（第４図（ｃ）のN2）。このディジタル信号
で差動トランジスタQ1,Q2,及びQ4,Q5を切り替えると、
差動トランジスタの共通エミッタにつく浮遊容量（＝ト
ランジスタQ3,Q6のコレクタの浮遊容量）に高周波電流
が流れることになる。そうすると、その高周波電流が負
荷抵抗７にも流れることになるので、アナログ信号出力
端子８にもそれに対応する電圧出力がでる（第４図
（ｄ）のN3）。この不要な電圧出力はラッチ回路２での
容量結合の大きさ及び差動トランジスタの共通エミッタ
につく浮遊容量（前述のように電流源回路５を構成する
トランジスタQ3,Q6のn-エピタキシャル層32の側面積及
び底面積で決まる）の大きさに依存する。また、CLK50
及びディジタル信号のエッジ部分の立ち上がり速度にも
依存する。
てラッチ回路２に取り込まれるので、ラッチ回路２の内
部において容量結合などによりCLK50の高周波成分（エ
ッジ部）が出力されるディジタル信号に漏れてきたり
（第４図（ｃ）のN1）、入力されるディジタル信号の高
周波成分（エッジ部）が出力されるディジタル信号に漏
れたりする（第４図（ｃ）のN2）。このディジタル信号
で差動トランジスタQ1,Q2,及びQ4,Q5を切り替えると、
差動トランジスタの共通エミッタにつく浮遊容量（＝ト
ランジスタQ3,Q6のコレクタの浮遊容量）に高周波電流
が流れることになる。そうすると、その高周波電流が負
荷抵抗７にも流れることになるので、アナログ信号出力
端子８にもそれに対応する電圧出力がでる（第４図
（ｄ）のN3）。この不要な電圧出力はラッチ回路２での
容量結合の大きさ及び差動トランジスタの共通エミッタ
につく浮遊容量（前述のように電流源回路５を構成する
トランジスタQ3,Q6のn-エピタキシャル層32の側面積及
び底面積で決まる）の大きさに依存する。また、CLK50
及びディジタル信号のエッジ部分の立ち上がり速度にも
依存する。
従来のＤ−Ａ変換器は以上にように構成されているの
で、ビット数が大きくなったり、電流源回路５を構成す
る基準となるトランジスタQ3のサイズが大きくなると、
電流源回路５を構成するその他のトランジスタのサイズ
も大きくなり、これらのトランジスタのn-エピタキシャ
ル層32の側面積及び底面積が増大する。その結果、浮遊
容量が大きくなり、クロックノイズ等の不要な信号が出
力端子８へのアナログ信号に漏れてくる度合が大きくな
るという問題点があった。
で、ビット数が大きくなったり、電流源回路５を構成す
る基準となるトランジスタQ3のサイズが大きくなると、
電流源回路５を構成するその他のトランジスタのサイズ
も大きくなり、これらのトランジスタのn-エピタキシャ
ル層32の側面積及び底面積が増大する。その結果、浮遊
容量が大きくなり、クロックノイズ等の不要な信号が出
力端子８へのアナログ信号に漏れてくる度合が大きくな
るという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、不要な信号がアナログ信号に漏れないＤ−Ａ
変換器を得ることを目的とする。
たもので、不要な信号がアナログ信号に漏れないＤ−Ａ
変換器を得ることを目的とする。
この発明に係るＤ−Ａ変換器は、各々サイズの異なるバ
イポーラトランジスタを含み、前記サイズに応じた電流
を導出する複数の電流源と、前記複数の電流源各々に接
続され、２入力に逆位相のディジタル信号が各々与えら
れる差動対バイポーラトランジスタより成り、該ディジ
タル信号に応じて前記電流源の切り替えを行う複数の電
流切替えスイッチとを備えたＤ−Ａ変換器において、前
記電流源を構成するサイズの異なるバイポーラトランジ
スタのうちサイズの小さいトランジスタと同サイズのバ
イポーラトランジスタを前記複数の差動対バイポーラト
ランジスタのエミッタ共通接続点と前記電流源との間に
各々直接に接続している。
イポーラトランジスタを含み、前記サイズに応じた電流
を導出する複数の電流源と、前記複数の電流源各々に接
続され、２入力に逆位相のディジタル信号が各々与えら
れる差動対バイポーラトランジスタより成り、該ディジ
タル信号に応じて前記電流源の切り替えを行う複数の電
流切替えスイッチとを備えたＤ−Ａ変換器において、前
記電流源を構成するサイズの異なるバイポーラトランジ
スタのうちサイズの小さいトランジスタと同サイズのバ
イポーラトランジスタを前記複数の差動対バイポーラト
ランジスタのエミッタ共通接続点と前記電流源との間に
各々直接に接続している。
この発明においては、電流源を構成するサイズの異なる
トランジスタのうちサイズの小さいトランジスタと同サ
イズのトランジスタを複数の差動対トランジスタのエミ
ッタ共通接続点と電流源との間に各々直列に接続したの
で、差動対トランジスタのエミッタ共通接続点に生じる
浮遊容量が小さくなる。
トランジスタのうちサイズの小さいトランジスタと同サ
イズのトランジスタを複数の差動対トランジスタのエミ
ッタ共通接続点と電流源との間に各々直列に接続したの
で、差動対トランジスタのエミッタ共通接続点に生じる
浮遊容量が小さくなる。
第１図はこの発明に係るＤ−Ａ変換器の一実施例を示す
回路図である。図において、第３図に示した従来回路と
の相違点は、トランジスタQ1,Q2のエミッタ共通接続点
とトランジスタQ3のコレクタ間、トランジスタQ4,Q5の
エミッタ共通接続点とトランジスタQ6のコレクタ間にト
ランジスタQ3と同サイズを持つNPNトランジスタQ10,Q20
を各々設けたことである。トランジスタQ10はコレクタ
がトランジスタQ1,Q2のエミッタ共通接続点に、エミッ
タがトランジスタQ3のコレクタに、ベースがバイアス端
子100に各々接続されている。トランジスタQ20は、コレ
クタがトランジスタQ4,Q5のエミッタ共通接続点に、エ
ミッタがトランジスタQ6のコレクタに、ベースがバイア
ス端子100に各々接続されている。その他の構成は従来
と同様である。
回路図である。図において、第３図に示した従来回路と
の相違点は、トランジスタQ1,Q2のエミッタ共通接続点
とトランジスタQ3のコレクタ間、トランジスタQ4,Q5の
エミッタ共通接続点とトランジスタQ6のコレクタ間にト
ランジスタQ3と同サイズを持つNPNトランジスタQ10,Q20
を各々設けたことである。トランジスタQ10はコレクタ
がトランジスタQ1,Q2のエミッタ共通接続点に、エミッ
タがトランジスタQ3のコレクタに、ベースがバイアス端
子100に各々接続されている。トランジスタQ20は、コレ
クタがトランジスタQ4,Q5のエミッタ共通接続点に、エ
ミッタがトランジスタQ6のコレクタに、ベースがバイア
ス端子100に各々接続されている。その他の構成は従来
と同様である。
次に動作について説明する。バイアス端子14,100にはバ
イアス回路６から各々適切なバイアス電圧が与えられて
いる。そして、ディジタル信号入力端子11と12、15と16
には従来と同様逆位相の信号がラッチ回路２より与えら
れる。トランジスタQ1,Q2,Q4,Q5が与えられる信号に応
じ選択的に従来と同様に導通し、抵抗７を介してアナロ
グ信号出力端子８よりアナログ信号が出力される。
イアス回路６から各々適切なバイアス電圧が与えられて
いる。そして、ディジタル信号入力端子11と12、15と16
には従来と同様逆位相の信号がラッチ回路２より与えら
れる。トランジスタQ1,Q2,Q4,Q5が与えられる信号に応
じ選択的に従来と同様に導通し、抵抗７を介してアナロ
グ信号出力端子８よりアナログ信号が出力される。
トランジスタQ10,Q20はトランジスタQ35と同サイズであ
るため、n-エピタキシャル層32の側面積及び底面積は、
トランジスタQ6のそれに比べてはるかに小さくなる（第
４図参照）。そのためトランジスタQ20のコレクタに生
じる浮遊容量C2はトランジスタQ6のそれに比べて著しく
減少する。つまり、トランジスタQ4,Q5のエミッタ共通
接続点に生じる浮遊容量の減少がはかれる。なお、トラ
ンジスタQ10,Q20のサイズをトランジスタQ3と同サイズ
にしても、トランジスタQ10,Q20のベース電圧は、トラ
ンジスタQ10,Q20に流れる電流を制限しない値、すなわ
ちトランジスタQ3,Q6が飽和しない値に設定される。従
って、トランジスタQ10,Q20はトランジスタQ3,Q6に流れ
る電流、正確にはトランジスタQ10,Q20のベース電流を
差し引いた電流をそのまま差動対トランジスタQ1,Q2に
伝えることになる。また、トランジスタQ10,Q20のベー
ス電流は、電流増幅率が大きいため、無視できる値であ
り、トランジスタQ3,Q6に流れる電流の比は従来と同様
である。
るため、n-エピタキシャル層32の側面積及び底面積は、
トランジスタQ6のそれに比べてはるかに小さくなる（第
４図参照）。そのためトランジスタQ20のコレクタに生
じる浮遊容量C2はトランジスタQ6のそれに比べて著しく
減少する。つまり、トランジスタQ4,Q5のエミッタ共通
接続点に生じる浮遊容量の減少がはかれる。なお、トラ
ンジスタQ10,Q20のサイズをトランジスタQ3と同サイズ
にしても、トランジスタQ10,Q20のベース電圧は、トラ
ンジスタQ10,Q20に流れる電流を制限しない値、すなわ
ちトランジスタQ3,Q6が飽和しない値に設定される。従
って、トランジスタQ10,Q20はトランジスタQ3,Q6に流れ
る電流、正確にはトランジスタQ10,Q20のベース電流を
差し引いた電流をそのまま差動対トランジスタQ1,Q2に
伝えることになる。また、トランジスタQ10,Q20のベー
ス電流は、電流増幅率が大きいため、無視できる値であ
り、トランジスタQ3,Q6に流れる電流の比は従来と同様
である。
また、図示していない中間の各ビット中のＤ−Ａ変換ブ
ロックにおいても、電流スイッチ回路４を構成する差動
対トランジスタのエミッタ共通接続点と、電流源回路５
を構成するトランジスタのコレクタ間にトランジスタQ3
と同サイズのトランジスタを接続することにより、電流
スイッチ回路４を構成する差動対トランジスタのエミッ
タ共通接続点に生ずる浮遊容量が著しく減少する。
ロックにおいても、電流スイッチ回路４を構成する差動
対トランジスタのエミッタ共通接続点と、電流源回路５
を構成するトランジスタのコレクタ間にトランジスタQ3
と同サイズのトランジスタを接続することにより、電流
スイッチ回路４を構成する差動対トランジスタのエミッ
タ共通接続点に生ずる浮遊容量が著しく減少する。
その結果、ディジタル信号入力端子11,12,15,16に高周
波ノイズを有するディジタル信号が入力されても、その
ノイズが出力端子８に出力されるアナログ信号に漏れる
度合が少なくなり、不要な信号を有さないアナログ信号
が得られる。
波ノイズを有するディジタル信号が入力されても、その
ノイズが出力端子８に出力されるアナログ信号に漏れる
度合が少なくなり、不要な信号を有さないアナログ信号
が得られる。
なお、上記実施例ではトランジスタQ10,Q20のサイズを
電流源回路を構成するトランジスタのうちで最もサイズ
の小さいトランジスタQ3と同じにしたが、トランジスタ
Q6よりサイズの小さいトランジスタならいかなるサイズ
のトランジスタでもよい。
電流源回路を構成するトランジスタのうちで最もサイズ
の小さいトランジスタQ3と同じにしたが、トランジスタ
Q6よりサイズの小さいトランジスタならいかなるサイズ
のトランジスタでもよい。
以上のように、この発明によれば、電流源を構成するサ
イズの異なるバイポーラトランジスタのうちサイズの小
さいトランジスタと同サイズのバイポーラトランジスタ
を複数の差動対バイポーラトランジスタのエミッタ共通
接続点と電流源との間に各々直列に接続したので、差動
対バイポーラトランジスタのエミッタ共通接続点に生じ
る浮遊容量が小さくなり、その結果、ディジタル信号に
含まれる高周波ノイズがアナログ信号出力に漏れる度合
が小さくなるという効果がある。
イズの異なるバイポーラトランジスタのうちサイズの小
さいトランジスタと同サイズのバイポーラトランジスタ
を複数の差動対バイポーラトランジスタのエミッタ共通
接続点と電流源との間に各々直列に接続したので、差動
対バイポーラトランジスタのエミッタ共通接続点に生じ
る浮遊容量が小さくなり、その結果、ディジタル信号に
含まれる高周波ノイズがアナログ信号出力に漏れる度合
が小さくなるという効果がある。
第１図はこの発明に係るＤ−Ａ変換器の一実施例を示す
回路図、第２図は従来のＤ−Ａ変換器の構成を示すブロ
ック図、第３図は従来のＤ−Ａ変換器のＤ−Ａ変換ブロ
ックを示す回路図、第４図は第３図に示した回路動作を
説明するための図、第５図は第３図に示した回路中の電
流源回路を構成するトランジスタのうち最小サイズのト
ランジスタを集積回路化した場合の構成を示す図、第６
図は第３図に示した回路中の電流源回路を構成するトラ
ンジスタのうち最大サイズのトランジスタを集積回路化
した場合の平面図である。 図において、（Q1,Q2）及び（Q4,Q5）は差動対トランジ
スタ、Q3及びQ6は電流源用のトランジスタ、11,12,15及
び16はディジタル信号入力端子、Q10及びQ20はNPNトラ
ンジスタである。 なお、各図中同一符号は同一または相当部分を示す。
回路図、第２図は従来のＤ−Ａ変換器の構成を示すブロ
ック図、第３図は従来のＤ−Ａ変換器のＤ−Ａ変換ブロ
ックを示す回路図、第４図は第３図に示した回路動作を
説明するための図、第５図は第３図に示した回路中の電
流源回路を構成するトランジスタのうち最小サイズのト
ランジスタを集積回路化した場合の構成を示す図、第６
図は第３図に示した回路中の電流源回路を構成するトラ
ンジスタのうち最大サイズのトランジスタを集積回路化
した場合の平面図である。 図において、（Q1,Q2）及び（Q4,Q5）は差動対トランジ
スタ、Q3及びQ6は電流源用のトランジスタ、11,12,15及
び16はディジタル信号入力端子、Q10及びQ20はNPNトラ
ンジスタである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】各々サイズの異なるバイポーラトランジス
タを含み、前記サイズに応じた電流を導出する複数の電
流源と、エミッタ共通接続点が前記複数の電流源各々に
接続され、２入力に逆位相のディジタル信号が各々与え
られる差動対バイポーラトランジスタより成り、該ディ
ジタル信号に応じて前記電流源の切り替えを行う複数の
電流切替えスイッチとを備えたＤ−Ａ変換器において、 前記電流源を構成するサイズの異なるバイポーラトラン
ジスタのうちサイズの小さいトランジスタと同サイズの
バイポーラトランジスタを前記複数の差動対バイポーラ
トランジスタのエミッタ共通接続点と前記電流源との間
に各々直列に接続したことを特徴とするＤ−Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111120A JPH0777352B2 (ja) | 1989-04-28 | 1989-04-28 | Ｄ―ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111120A JPH0777352B2 (ja) | 1989-04-28 | 1989-04-28 | Ｄ―ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288731A JPH02288731A (ja) | 1990-11-28 |
| JPH0777352B2 true JPH0777352B2 (ja) | 1995-08-16 |
Family
ID=14552937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1111120A Expired - Lifetime JPH0777352B2 (ja) | 1989-04-28 | 1989-04-28 | Ｄ―ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777352B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2573427B2 (ja) * | 1991-04-08 | 1997-01-22 | 株式会社東芝 | Ｄ／ａコンバータ |
| JP2734385B2 (ja) * | 1994-12-08 | 1998-03-30 | 日本電気株式会社 | 電流切換回路 |
| JP5161944B2 (ja) | 2010-09-21 | 2013-03-13 | 株式会社東芝 | デジタル−アナログ変換器及び無線通信装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787374B2 (ja) * | 1988-05-17 | 1995-09-20 | 富士通株式会社 | 電流源回路およびそれを用いたディジタル・アナログ変換器 |
-
1989
- 1989-04-28 JP JP1111120A patent/JPH0777352B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02288731A (ja) | 1990-11-28 |
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