JPH077793B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH077793B2 JPH077793B2 JP59079505A JP7950584A JPH077793B2 JP H077793 B2 JPH077793 B2 JP H077793B2 JP 59079505 A JP59079505 A JP 59079505A JP 7950584 A JP7950584 A JP 7950584A JP H077793 B2 JPH077793 B2 JP H077793B2
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- JP
- Japan
- Prior art keywords
- semiconductor device
- insulating film
- substrate
- film
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
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- Element Separation (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はシリコン選択エピタキシャル法を利用した半導
体装置の製造方法に関する。
体装置の製造方法に関する。
＜従来技術の問題点＞ 近年、半導体デバイスにおける能動素子間の分離方法は
選択酸化法にかわる微細な素子分離技術が要求されてい
る。微細で深い素子分離領域を形成する方法としてたと
えば、電子通信学会技術研究報告SSD83−52の39ページ
から45ページに「選択エピタキシャル成長による素子分
離」と題して発表された論文においては、シリコン（10
0）両方位基板上１に第１図（ａ），（ｂ）に示すよう
あらかじめ素子分離領域となるシリコン酸化膜パターン
２を（110）面方位と平行となるように形成し、次いで
その絶縁膜上には堆積することなく露出したシリコン基
板領域のみシリコンをエピタキシャル成長させて第２図
（ａ），（ｂ）に示すような基板が形成されることが示
されている。第２図に示した基板を用いてMOSトランジ
スタを形成するためにはエピタキシャル成長層３のSiO2
パターン２に接してファセット４が形成され、ゲート電
極形成の際の障害となる。前記ファセットをなくすため
に第３図のようにSiO2側壁に多結晶シリコン薄膜５を形
成し、次いでエピタキシャル成長させると第４図に示す
ように平坦な基板が形成される。第４図に示した基板を
用いてMOSトランジスタを形成するとSiO2との界面での
シリコン領域での単結晶化が十分になされずｐ−ｎ接合
でのリーク電流の発生や絶縁耐圧の低下にともなう製造
歩留りを低下させる欠点があった。
選択酸化法にかわる微細な素子分離技術が要求されてい
る。微細で深い素子分離領域を形成する方法としてたと
えば、電子通信学会技術研究報告SSD83−52の39ページ
から45ページに「選択エピタキシャル成長による素子分
離」と題して発表された論文においては、シリコン（10
0）両方位基板上１に第１図（ａ），（ｂ）に示すよう
あらかじめ素子分離領域となるシリコン酸化膜パターン
２を（110）面方位と平行となるように形成し、次いで
その絶縁膜上には堆積することなく露出したシリコン基
板領域のみシリコンをエピタキシャル成長させて第２図
（ａ），（ｂ）に示すような基板が形成されることが示
されている。第２図に示した基板を用いてMOSトランジ
スタを形成するためにはエピタキシャル成長層３のSiO2
パターン２に接してファセット４が形成され、ゲート電
極形成の際の障害となる。前記ファセットをなくすため
に第３図のようにSiO2側壁に多結晶シリコン薄膜５を形
成し、次いでエピタキシャル成長させると第４図に示す
ように平坦な基板が形成される。第４図に示した基板を
用いてMOSトランジスタを形成するとSiO2との界面での
シリコン領域での単結晶化が十分になされずｐ−ｎ接合
でのリーク電流の発生や絶縁耐圧の低下にともなう製造
歩留りを低下させる欠点があった。
＜発明の目的＞ 本発明は、上記のような従来の欠点を除去せしめて、絶
縁膜側壁に多結晶シリコン膜を形成することなく平坦な
部分を有する基板を形成する方法を提供することにあ
る。
縁膜側壁に多結晶シリコン膜を形成することなく平坦な
部分を有する基板を形成する方法を提供することにあ
る。
＜発明の構成＞ 本発明によれば、（100）面方位のシリコン単結晶層を
備えた基板上に絶縁膜を形成し、次いで該絶縁膜の所望
の部分に開口部を設け、次いで前記開口部にのみ選択的
に単結晶シリコン膜をエピタキシャル成長させ、エピタ
キシャル成長層に半導体デバイスを形成する半導体装置
の製造方法において、絶縁膜開口部の側面が基板に対し
て垂直であって該側面を（100）面と平行にし、前記絶
縁膜とエピタキシャル成長層が平坦となる部分にゲート
電極を形成することを特徴とする半導体装置の製造方法
を与えるものである。
備えた基板上に絶縁膜を形成し、次いで該絶縁膜の所望
の部分に開口部を設け、次いで前記開口部にのみ選択的
に単結晶シリコン膜をエピタキシャル成長させ、エピタ
キシャル成長層に半導体デバイスを形成する半導体装置
の製造方法において、絶縁膜開口部の側面が基板に対し
て垂直であって該側面を（100）面と平行にし、前記絶
縁膜とエピタキシャル成長層が平坦となる部分にゲート
電極を形成することを特徴とする半導体装置の製造方法
を与えるものである。
（構成の詳細な説明） 本発明は上述の構成をとることにより従来技術の問題点
を解決した。絶縁膜パターンの変を（100）面に平行に
することにより、多結晶シリコン膜がなくともエピタキ
シャル成長層と絶縁膜パターンが平坦になる部分が存在
する。その平坦な部分にゲート電極を形成すれば、微細
なゲート電極形成が可能である。また多結晶シリコン膜
が存在しないためエピタキシャル成長層は単結晶シリコ
ンとなった。したがってｐ−ｎ接合でのリーク電流は減
少した。
を解決した。絶縁膜パターンの変を（100）面に平行に
することにより、多結晶シリコン膜がなくともエピタキ
シャル成長層と絶縁膜パターンが平坦になる部分が存在
する。その平坦な部分にゲート電極を形成すれば、微細
なゲート電極形成が可能である。また多結晶シリコン膜
が存在しないためエピタキシャル成長層は単結晶シリコ
ンとなった。したがってｐ−ｎ接合でのリーク電流は減
少した。
（実施例） 以下本発明の実施例について図面を参照して詳細に説明
する。第５図（ａ），（ｂ）は本発明の実施例を示す図
である。面方位（100）のｐ型単結晶シリコン基板（比
抵抗15Ω・cm）に熱酸化膜をウェット酸化により２μｍ
の厚さに形成した後、通常の写真蝕刻技術と反応性イオ
ンエッチング法によって垂直断面をもつSiO2絶縁膜パタ
ーンを（100）面に平行になるよう形成し、次いでSiH2C
l2とH2とから構成されるガス系に約1Vol％のHClを加
え、900℃から1100℃の温度範囲で選択的にシリコン基
板表面にのみシリコンを厚さ２μｍエピタキシャル成長
させる。この場合、ファセット14が（111）面に平行に
形成されるが、（100）面と平行なSiO2との界面の中央
部に平坦な部分が存在する。次いで950℃のO2中で厚さ2
00Åのゲート酸化膜15を形成し、イオン注入によりホウ
素を加速エネルギー30KeVで１×1012cm-2と加速エネル
ギー100KeVで２×1012cm-2の二重注入をする。次いで減
圧CVD法によりポリシリコン膜を厚さ5000Å堆積した
後、写真蝕刻法とドライエッチング法により平坦な部分
にゲート電極を形成し、次いでセルフーアラインでヒ素
を加速エネルギー100KeVで５×1015cm-2イオン注入し、
前記ポリシリコンゲート電極に拡散法によりリンをドー
プすると第６図（ａ）の断面構造が得られている。次い
で減圧CVD法によりSiO2膜18を厚さ5000Å堆積しコンタ
クトホールを形成する。次いで電子ビーム蒸着法により
厚さ１μｍのAl膜を堆積し、通常のリングラフィ法によ
ってAl配線19を形成する。次いでパッシベーション膜を
形成し、コンタクトをあけると第６図（ｂ）に示すよう
な断面構造を有するｎチャネルMOSFETが得られる。
する。第５図（ａ），（ｂ）は本発明の実施例を示す図
である。面方位（100）のｐ型単結晶シリコン基板（比
抵抗15Ω・cm）に熱酸化膜をウェット酸化により２μｍ
の厚さに形成した後、通常の写真蝕刻技術と反応性イオ
ンエッチング法によって垂直断面をもつSiO2絶縁膜パタ
ーンを（100）面に平行になるよう形成し、次いでSiH2C
l2とH2とから構成されるガス系に約1Vol％のHClを加
え、900℃から1100℃の温度範囲で選択的にシリコン基
板表面にのみシリコンを厚さ２μｍエピタキシャル成長
させる。この場合、ファセット14が（111）面に平行に
形成されるが、（100）面と平行なSiO2との界面の中央
部に平坦な部分が存在する。次いで950℃のO2中で厚さ2
00Åのゲート酸化膜15を形成し、イオン注入によりホウ
素を加速エネルギー30KeVで１×1012cm-2と加速エネル
ギー100KeVで２×1012cm-2の二重注入をする。次いで減
圧CVD法によりポリシリコン膜を厚さ5000Å堆積した
後、写真蝕刻法とドライエッチング法により平坦な部分
にゲート電極を形成し、次いでセルフーアラインでヒ素
を加速エネルギー100KeVで５×1015cm-2イオン注入し、
前記ポリシリコンゲート電極に拡散法によりリンをドー
プすると第６図（ａ）の断面構造が得られている。次い
で減圧CVD法によりSiO2膜18を厚さ5000Å堆積しコンタ
クトホールを形成する。次いで電子ビーム蒸着法により
厚さ１μｍのAl膜を堆積し、通常のリングラフィ法によ
ってAl配線19を形成する。次いでパッシベーション膜を
形成し、コンタクトをあけると第６図（ｂ）に示すよう
な断面構造を有するｎチャネルMOSFETが得られる。
（発明の効果） 本発明と従来の方法から製造されたダイオードの逆バイ
アスにおける電流特性を第７図に示す。
アスにおける電流特性を第７図に示す。
本発明によれば一般にMISFETの製造プロセスが簡略化で
き、接合リーク電流の減少に対し有効である。
き、接合リーク電流の減少に対し有効である。
第１図（ａ）と（ｂ）はそれぞれ素子分離領域の形状を
示す正面図と断面図である。 第２図は、第１図の構造に対し選択エピタキシャル成長
した後の形状を示す正面図（ａ）と断面図（ｂ）であ
る。 第３図はSiO2側壁にポリシリコン薄膜を形成した基板の
断面図である。 第４図は第２図の構造を有する基板にシリコンを選択エ
ピタキシャル成長した後の断面図である。第５図は本発
明の実施例における基板の構造を示す正面図（ａ）と断
面図（ｂ）である。 第６図（ａ），（ｂ）は本発明の実施例におけるMOSFET
の製造方法を示す断面図である。 第７図は従来方法と本発明で得られたダイオードの逆バ
イアス電圧と接合電流の関係を示した図である。 図において 1,11…（100）Si単結晶基板、2,12…絶縁膜パターン、
3,13…エピタキシャルシリコン層、4,14…ファセット、
５…多結晶シリコン薄膜、15…ゲート酸化膜、16…ゲー
ト電極、17…高濃度イオン注入されたｎ＋層、18,20…C
VDSiO2膜、19…配線アルミニウム膜、ａ…本発明による
電圧電流特性、ｂ…従来方法による電圧−電流特性。
示す正面図と断面図である。 第２図は、第１図の構造に対し選択エピタキシャル成長
した後の形状を示す正面図（ａ）と断面図（ｂ）であ
る。 第３図はSiO2側壁にポリシリコン薄膜を形成した基板の
断面図である。 第４図は第２図の構造を有する基板にシリコンを選択エ
ピタキシャル成長した後の断面図である。第５図は本発
明の実施例における基板の構造を示す正面図（ａ）と断
面図（ｂ）である。 第６図（ａ），（ｂ）は本発明の実施例におけるMOSFET
の製造方法を示す断面図である。 第７図は従来方法と本発明で得られたダイオードの逆バ
イアス電圧と接合電流の関係を示した図である。 図において 1,11…（100）Si単結晶基板、2,12…絶縁膜パターン、
3,13…エピタキシャルシリコン層、4,14…ファセット、
５…多結晶シリコン薄膜、15…ゲート酸化膜、16…ゲー
ト電極、17…高濃度イオン注入されたｎ＋層、18,20…C
VDSiO2膜、19…配線アルミニウム膜、ａ…本発明による
電圧電流特性、ｂ…従来方法による電圧−電流特性。
Claims (1)
- 【請求項１】（100）面方位のシリコン単結晶層を備え
た基板上に絶縁膜を形成し、次いで該絶縁膜の所望の部
分に開口部を設け、次いで前記開口部にのみ選択的に単
結晶シリコン膜をエピタキシャル成長させ、エピタキシ
ャル成長層に半導体デバイスを形成する半導体装置の製
造方法において、絶縁膜開口部の側面が基板に対して垂
直であって該側面を（100）面と平行にし、前記絶縁膜
とエピタキシャル成長層が平坦となる部分にゲート電極
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079505A JPH077793B2 (ja) | 1984-04-20 | 1984-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079505A JPH077793B2 (ja) | 1984-04-20 | 1984-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224242A JPS60224242A (ja) | 1985-11-08 |
| JPH077793B2 true JPH077793B2 (ja) | 1995-01-30 |
Family
ID=13691794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079505A Expired - Lifetime JPH077793B2 (ja) | 1984-04-20 | 1984-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077793B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344725A (ja) * | 1986-04-02 | 1988-02-25 | Toshiba Corp | 半導体装置の製造方法 |
| JP3022714B2 (ja) * | 1993-10-29 | 2000-03-21 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2321976A1 (fr) * | 1975-08-26 | 1977-03-25 | Commissariat Energie Atomique | Vanne d'isolement pour machine de soudage par bombardement electronique et machines munies d'une telle vanne |
| JPS544230A (en) * | 1977-06-13 | 1979-01-12 | Kubota Ltd | Age hardening, wear resistant ni alloy |
| JPS5928330A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体の気相成長方法 |
-
1984
- 1984-04-20 JP JP59079505A patent/JPH077793B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60224242A (ja) | 1985-11-08 |
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