JPS60224242A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60224242A JPS60224242A JP59079505A JP7950584A JPS60224242A JP S60224242 A JPS60224242 A JP S60224242A JP 59079505 A JP59079505 A JP 59079505A JP 7950584 A JP7950584 A JP 7950584A JP S60224242 A JPS60224242 A JP S60224242A
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- JP
- Japan
- Prior art keywords
- insulating film
- parallel
- silicon
- film
- forming
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はシリコン選択エピタキシャル法を利用した半導
体装置の製造方法に関する。
体装置の製造方法に関する。
〈従来技術の問題点〉
近年、半導体デバイスにおける能動素子間の分離方法は
選択酸化法にかわる微細な素子分離技術が要求されてい
る。微細で深い素子分離領域を形成する方法としてたと
えば、電子通信学会技術研究報告５８Ｄ８３−５２の３
９ページから４５ページに「選択エピタキシャル成長に
よる素子分離」と題して発表された論文においては、シ
リコン（１００）面方位基板上１に第１図（ａ）、 （
ｂ）に示すようあらかじめ素子分離領域となるシリコン
酸化膜パターン２を（１１０）面方位と平行となるよう
に形成し、次いでその絶縁膜上には堆積することなく露
出したシリコン基板領域のみシリコンをエピタキシャル
成長させて第２図（、）、 （ｂ）に示すような基板が
形成されることが示されている。第２図に示した基板を
用いてＭＯＳ）ランジスタを形成するためにはエピタキ
シャル成長層３のＳ＋０２パターン２に接してファセッ
ト４が形成され、ゲート電極形成の際の障害となる。前
記ファセットをなくすために第３図のようＶｃｓｉｏｔ
側壁に多結晶シリコン膜６を形成し、次いでエピタキシ
ャル成長させると第４図に示すように平坦な基板が形成
される。第４図に示した基板を用いてＭＯＳ）ランジス
タを形成すると５ｉＯ１２との界面でのシリコン領域で
の単結晶化が十分に女されずｐ−ｎ接合でのリーク電流
の発生や絶縁耐圧の低下にともなう製造歩留シを低下さ
せる欠点があった。
選択酸化法にかわる微細な素子分離技術が要求されてい
る。微細で深い素子分離領域を形成する方法としてたと
えば、電子通信学会技術研究報告５８Ｄ８３−５２の３
９ページから４５ページに「選択エピタキシャル成長に
よる素子分離」と題して発表された論文においては、シ
リコン（１００）面方位基板上１に第１図（ａ）、 （
ｂ）に示すようあらかじめ素子分離領域となるシリコン
酸化膜パターン２を（１１０）面方位と平行となるよう
に形成し、次いでその絶縁膜上には堆積することなく露
出したシリコン基板領域のみシリコンをエピタキシャル
成長させて第２図（、）、 （ｂ）に示すような基板が
形成されることが示されている。第２図に示した基板を
用いてＭＯＳ）ランジスタを形成するためにはエピタキ
シャル成長層３のＳ＋０２パターン２に接してファセッ
ト４が形成され、ゲート電極形成の際の障害となる。前
記ファセットをなくすために第３図のようＶｃｓｉｏｔ
側壁に多結晶シリコン膜６を形成し、次いでエピタキシ
ャル成長させると第４図に示すように平坦な基板が形成
される。第４図に示した基板を用いてＭＯＳ）ランジス
タを形成すると５ｉＯ１２との界面でのシリコン領域で
の単結晶化が十分に女されずｐ−ｎ接合でのリーク電流
の発生や絶縁耐圧の低下にともなう製造歩留シを低下さ
せる欠点があった。
〈発明の目的〉
本発明は、上記のような従来の欠点を除去せしめて、絶
縁膜側壁に多結晶シリコン膜を形成することなく平坦な
部分を有する基板を形成する方法を提供することにある
。
縁膜側壁に多結晶シリコン膜を形成することなく平坦な
部分を有する基板を形成する方法を提供することにある
。
〈発明の構成〉
本発明によれば（１００）面方位のシリコン単結晶層を
備えた基板上に絶縁膜を形成し、次いで該絶縁膜の所望
の部分に開口部を設け、次いで前記開口部にのみ選択的
に単結晶シリコン膜をエピタキシャル成長させ、前記開
口部にのみ選択的に単結晶シリコンを成長させ、エピタ
キシャル成長層に半導体デバイスを形成する半導体装置
の製造方法において、絶縁膜開口部の辺を（１００）面
と平行にし、前記絶縁膜とエピタキシャル成長層が平坦
となる部分にゲート電極を形成することを特徴とする半
導体装置の製造方法を与えるものである。
備えた基板上に絶縁膜を形成し、次いで該絶縁膜の所望
の部分に開口部を設け、次いで前記開口部にのみ選択的
に単結晶シリコン膜をエピタキシャル成長させ、前記開
口部にのみ選択的に単結晶シリコンを成長させ、エピタ
キシャル成長層に半導体デバイスを形成する半導体装置
の製造方法において、絶縁膜開口部の辺を（１００）面
と平行にし、前記絶縁膜とエピタキシャル成長層が平坦
となる部分にゲート電極を形成することを特徴とする半
導体装置の製造方法を与えるものである。
（構成の詳細な説明）
本発明は上述の構成をとることにより従来技術の問題点
を解決した。絶縁膜パターンの辺を（１００）面に平行
にすることによシ、多結晶シリコン膜がなくともエピタ
キシャル成長層と絶縁膜パターンが平坦になる部分が存
在する。その平坦な部分にゲート電極を形成すれば、微
細なゲート電極形成が可能である。また多結晶シリコン
膜が存在しないためエピタキシャル成長層は単結晶シリ
コンとなった。したがってｐ−ｎ接合でのリーク電流は
減少した。
を解決した。絶縁膜パターンの辺を（１００）面に平行
にすることによシ、多結晶シリコン膜がなくともエピタ
キシャル成長層と絶縁膜パターンが平坦になる部分が存
在する。その平坦な部分にゲート電極を形成すれば、微
細なゲート電極形成が可能である。また多結晶シリコン
膜が存在しないためエピタキシャル成長層は単結晶シリ
コンとなった。したがってｐ−ｎ接合でのリーク電流は
減少した。
（実施例）
以下本発明の実施例について図面を参照して詳細に説明
する。第５図（ａ）ｔ （ｂ）は本発明の実施例を示す
図である。面方位（１００）のｐ型単結晶シリコン基板
（比抵抗１５Ω・１）に熱酸化膜をウェット酸化によシ
２μｍの厚さに形成した後、通常の写真蝕刻技術と反応
性イオンエツチング法によって垂直断面をもつ８ ｉ０
２絶縁膜パターンを（１００）面に平行になるよう形成
し、次いで８ｉＨ１Ｃ１１とＨ！とから構成されるガス
系に約ＩＶｏ１％のＨＣＩを加え、９００℃から１１０
０℃の温度範囲で選択的にシリコン基板表面にのみシリ
コンを厚さ２μｍエピタキシャル成長させる。この場合
、ファセット１４が（１１１）面に平行に形成されるが
、（１００）面と平行な８ｉ０４との界面の中央部に平
坦な部分が存在する。
する。第５図（ａ）ｔ （ｂ）は本発明の実施例を示す
図である。面方位（１００）のｐ型単結晶シリコン基板
（比抵抗１５Ω・１）に熱酸化膜をウェット酸化によシ
２μｍの厚さに形成した後、通常の写真蝕刻技術と反応
性イオンエツチング法によって垂直断面をもつ８ ｉ０
２絶縁膜パターンを（１００）面に平行になるよう形成
し、次いで８ｉＨ１Ｃ１１とＨ！とから構成されるガス
系に約ＩＶｏ１％のＨＣＩを加え、９００℃から１１０
０℃の温度範囲で選択的にシリコン基板表面にのみシリ
コンを厚さ２μｍエピタキシャル成長させる。この場合
、ファセット１４が（１１１）面に平行に形成されるが
、（１００）面と平行な８ｉ０４との界面の中央部に平
坦な部分が存在する。
次いで９５０℃の０．中で厚さ２００Ｘのゲート酸化膜
１５を形成し、イオン注入によシホウ素を加速エネルギ
ー３０ ＫｅＶでＩ Ｘ １０”″（Ｉｌｌ−”と加速
エネルギー１００ ＫｅＶで２ Ｘ １０” ＠−”の
二重注入をする。次いで減圧ＣＶＤ法によりポリシリコ
ン膜を厚さ５０００ Ｘ堆積した後、写真蝕刻法とドラ
イエツチング法によシ平坦な部分にゲート電極を形成し
、次いでセルフ−アラインでヒ素を加速エネルギー１０
０ ＫｅＶで５ Ｘ １０′ｌｌｍ−”イオン注入し、
前記ポリシリコンゲート電極に拡散法によりリンをドー
プすると第６図（、）の断面構造が得られる。次いで減
圧ＣＶＤ法によｐ ８ｉ０１膜１８を厚さ５０００ Ｘ
堆積しコンタクトホールを形成する。次いで電子ビーム
蒸着法によシ厚さ１μｍのＡＩ膜を堆積し、通常のリン
グラフィ法によりてＡ１配線１９を形成する。次いでパ
ッシベーＶｉ１ン膜を形成し、コンタクトをあけると第
６図（ｂ）に示すような断面構造を有するｎチャネルＭ
Ｏ８ＦＥＴが得られる。
１５を形成し、イオン注入によシホウ素を加速エネルギ
ー３０ ＫｅＶでＩ Ｘ １０”″（Ｉｌｌ−”と加速
エネルギー１００ ＫｅＶで２ Ｘ １０” ＠−”の
二重注入をする。次いで減圧ＣＶＤ法によりポリシリコ
ン膜を厚さ５０００ Ｘ堆積した後、写真蝕刻法とドラ
イエツチング法によシ平坦な部分にゲート電極を形成し
、次いでセルフ−アラインでヒ素を加速エネルギー１０
０ ＫｅＶで５ Ｘ １０′ｌｌｍ−”イオン注入し、
前記ポリシリコンゲート電極に拡散法によりリンをドー
プすると第６図（、）の断面構造が得られる。次いで減
圧ＣＶＤ法によｐ ８ｉ０１膜１８を厚さ５０００ Ｘ
堆積しコンタクトホールを形成する。次いで電子ビーム
蒸着法によシ厚さ１μｍのＡＩ膜を堆積し、通常のリン
グラフィ法によりてＡ１配線１９を形成する。次いでパ
ッシベーＶｉ１ン膜を形成し、コンタクトをあけると第
６図（ｂ）に示すような断面構造を有するｎチャネルＭ
Ｏ８ＦＥＴが得られる。
（発明の効果）
本発明と従来の方法から製造されたダイオードの逆バイ
アスにおける電流特性を第７図に示す。
アスにおける電流特性を第７図に示す。
本発明によれば一般にＭＩ８ＦＥＴの製造プロセスが簡
略化でき、接合リーク電流の減少に対し有効である。
略化でき、接合リーク電流の減少に対し有効である。
第１図（、）と（ｂ）はそれぞれ素子分離領域の形状を
示す正面図と断面図である。 第２図は、第１図の構造に対し選択エピタキシャル成長
した後の形状を示す正面図（、）と断面図（ｂ）である
。 第３図は８ｉ０１側壁にポリシリコン薄膜を形成した基
板の断面図である。 第４図は第２図の構造を有する基板にシリコンを選択エ
ピタキシャル成長した後の断面図である。 第５図は本発明の実施例における基板の構造を示方法を
示す断面図である。 第７図は従来方法と本発明で得られたダイオードの逆バ
イアス電圧と接合電流の関係を示しだ図である。 図において １．１１・・・（ｉｏｏ） ｓ ＋単結晶基板、２，１
２・・・絶縁膜パターン、３．１３・・・エピタキシャ
ルシリコン層、４．１４・・・ファセット、５・・・多
結晶シリコン薄膜、１５・・・ゲート酸化膜、１６・・
・ゲート電極、１７・・・高濃度イオン注入されたｎ十
層、１８、２０・・・ＣＶ Ｄ ８ｉ０ｘ膜、１９・・
・配線アルミニウム膜、ａ・・・本発明による電圧電流
特性、 ｂ・・・従来方法による電圧−電流特性。 第１図 （Ｑ） 第２図 第３図 ２ 第５図 １ 第６図 第７図 ５ １０ １５ 這バ゛イアス＠ｆｆｉ （ν）
示す正面図と断面図である。 第２図は、第１図の構造に対し選択エピタキシャル成長
した後の形状を示す正面図（、）と断面図（ｂ）である
。 第３図は８ｉ０１側壁にポリシリコン薄膜を形成した基
板の断面図である。 第４図は第２図の構造を有する基板にシリコンを選択エ
ピタキシャル成長した後の断面図である。 第５図は本発明の実施例における基板の構造を示方法を
示す断面図である。 第７図は従来方法と本発明で得られたダイオードの逆バ
イアス電圧と接合電流の関係を示しだ図である。 図において １．１１・・・（ｉｏｏ） ｓ ＋単結晶基板、２，１
２・・・絶縁膜パターン、３．１３・・・エピタキシャ
ルシリコン層、４．１４・・・ファセット、５・・・多
結晶シリコン薄膜、１５・・・ゲート酸化膜、１６・・
・ゲート電極、１７・・・高濃度イオン注入されたｎ十
層、１８、２０・・・ＣＶ Ｄ ８ｉ０ｘ膜、１９・・
・配線アルミニウム膜、ａ・・・本発明による電圧電流
特性、 ｂ・・・従来方法による電圧−電流特性。 第１図 （Ｑ） 第２図 第３図 ２ 第５図 １ 第６図 第７図 ５ １０ １５ 這バ゛イアス＠ｆｆｉ （ν）
Claims (1)
- （１００）面方位のシリコン単結晶層を備えた基板上に
絶縁膜を形成し、次いで該絶縁膜の所望の部分に開口部
を設け、次いで前記開口部にのみ選択的に単結晶シリコ
ン膜をエピタキシャル成長させ、エピタキシャル成長層
に半導体デバイスを形成する半導体装置の製造方法にお
いて、絶縁膜開口部の辺を（１００）面と平行にし、前
記絶縁膜とエピタキシャル成長層が平坦となる部分にゲ
ート電極を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079505A JPH077793B2 (ja) | 1984-04-20 | 1984-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079505A JPH077793B2 (ja) | 1984-04-20 | 1984-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224242A true JPS60224242A (ja) | 1985-11-08 |
| JPH077793B2 JPH077793B2 (ja) | 1995-01-30 |
Family
ID=13691794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079505A Expired - Lifetime JPH077793B2 (ja) | 1984-04-20 | 1984-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077793B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344725A (ja) * | 1986-04-02 | 1988-02-25 | Toshiba Corp | 半導体装置の製造方法 |
| US5447883A (en) * | 1993-10-29 | 1995-09-05 | Nec Corporation | Method of manufacturing semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227037A (en) * | 1975-08-26 | 1977-03-01 | Commissariat Energie Atomique | Vacuum separating valve for electron bombardment welding machine |
| JPS544230A (en) * | 1977-06-13 | 1979-01-12 | Kubota Ltd | Age hardening, wear resistant ni alloy |
| JPS5928330A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体の気相成長方法 |
-
1984
- 1984-04-20 JP JP59079505A patent/JPH077793B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227037A (en) * | 1975-08-26 | 1977-03-01 | Commissariat Energie Atomique | Vacuum separating valve for electron bombardment welding machine |
| JPS544230A (en) * | 1977-06-13 | 1979-01-12 | Kubota Ltd | Age hardening, wear resistant ni alloy |
| JPS5928330A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体の気相成長方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344725A (ja) * | 1986-04-02 | 1988-02-25 | Toshiba Corp | 半導体装置の製造方法 |
| US5447883A (en) * | 1993-10-29 | 1995-09-05 | Nec Corporation | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077793B2 (ja) | 1995-01-30 |
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