JPH0778088A - プロセッサシステムで複数個の割込を処理するための装置、プロセッサシステムで複数個の割込トリガからの割込に応動する方法、ならびに複数個のプロセッサ間の同時タスクのための方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサシステムのための割込ベクトル機
構を提供する。 【構成】 この割込ベクトル法では、割込ベクトルをア
ドレスレジスタに直接ロードして、処理割込のオーバヘ
ッドを最小にする。割込トリガの１つの活性化で、対応
する割込ベクトルの内容がスロットメモリアドレスカウ
ンタ１４にロードされる。アドレスカウンタは、命令メ
モリに記憶された命令のシーケンスの開始アドレスを含
むシーケンサスロットメモリ３２にアドレスする。命令
アドレスカウンタはシーケンサスロットメモリからアド
レスを受取り、命令メモリにアドレスを与える。割込ト
リガの１つの活性化で、シーケンスの１つの実行が始ま
り、シーケンサスロットメモリ内のシーケンスのアドレ
スが、シーケンサスロットメモリ内のワードに停止ビッ
トが示されるまで、命令アドレスカウンタ２２に順次ロ
ードされる。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は一般に割込に応動するための
方法および装置に関する。より特定的に、この発明は割
込レジスタに予めロードされたベクトルが割込の起動時
にアドレスカウンタにすぐにロードされ、複数個のプロ
セッサによって効率的に使用され得るベクトル化方式に
関する。

【０００２】

【先行技術の説明】当技術分野では多くの割込機構が周
知である。典型的な割込機構は割込の起動時にメモリの
特定の場所からアドレスベクトルをフェッチすることを
含む。割込機構はまた典型的にキーレジスタを節約する
ためにメモリのスタックに情報をプッシュする。このよ
うにしてプログラム実行は割込が発生したときにそのプ
ログラムが実行していたのと同じメモリ場所から再開で
きる。

【０００３】典型的なシーケンスにおいて、プロセッサ
は割込の受取時にすべてのそのときのレジスタをスタッ
クにプッシュし、メモリの特定の場所から割込ベクトル
をフェッチし、割込ルーチンを実行する。割込ルーチン
の実行後、その情報はスタックからプルされ、通常の実
行が再開される。

【０００４】しかしながら、割込が処理機能の開始を知
らせるためにルーチン的に使用され、かつシステムの応
答時間が限られているシステムでは、伝統的な割込機構
に関わるオーバヘッドは非常に大きい。このオーバヘッ
ドはメモリにアクセスし、正しいベクトルをフェッチ
し、それをプログラムカウンタにロードするために必要
とされるクロックサイクルの数に現われる。したがっ
て、制限された時間資源で割込によって駆動されるシス
テムの要求に見合うより効率的な割込法が必要である。

【０００５】加えて、複数個の信号プロセッサで同期お
よび非同期双方のルーチンの同期を必要とする環境下で
は、処理が集中的でありかつ同期トリガ速度が速いプロ
セッサのより効率的な使用が望ましい。典型的な方法
は、複数個のプロセッサの順次タスク間の正しい通信を
確実にするためにある種のロードおよびロックを必要と
する。

【０００６】

【発明の概要】したがって、この発明の目的は割込の起
動に応動する時間を最小限にする割込法を提供すること
である。これは最小のクロックサイクル数で割込ルーチ
ンの実行を開始することによって達成される。この発明
の他の目的はある予め定められた事象に対して高速応答
を要求する様々な応用でこの割込ベクトル機構を有利に
使用することができるアーキテクチャおよび方法を提供
することである。

【０００７】この発明のさらに他の目的は複数個の信号
プロセッサのルーチンを、その複数個のプロセッサ間の
通信の先入れ先出し方式のようなメイルボックス法と組
合せてこの発明のベクトル法を利用して、効率的に同期
させる装置および方法を提供することである。この発明
は１つのプロセッサが必要に応じて別のプロセッサの能
力を利用できるように、クロストリガ機構を使用するこ
とによって信号処理資源の利用性を最大限にする。

【０００８】上の目的および他の目的はこの発明の割込
ベクトル方法および装置によって達成される。

【０００９】プロセッサシステムで複数個の割込を処理
するための装置が提供され、この装置は各々が割込トリ
ガ入力を有する複数個の割込ベクトルレジスタを含み、
割込ベクトルレジスタの各々はプログラマブル割込ベク
トルを含む。割込ベクトルレジスタにマルチプレクサが
接続され、制御論理は対応する割込トリガの起動時に割
込ベクトルのうちの１つを選択された割込ベクトルとし
て選択するようにマルチプレクサを制御する。スロット
メモリアドレスカウンタはマルチプレクサを介して選択
された割込ベクトルを受取り、スロットメモリアドレス
は選択された割込ベクトルをロードするように制御論理
によって制御される。

【００１０】この発明の割込ベクトル法は割込ベクトル
を直接アドレスレジスタにロードし、割込を処理するこ
とに伴うオーバヘッドを最小限にする。

【００１１】複数個の割込トリガは複数個の割込ベクト
ルレジスタに対応し、各々はプログラマブル割込ベクト
ルを含む。割込トリガのうちの１つの起動時に、対応す
る割込ベクトルの内容はスロットメモリアドレスカウン
タにロードされる。スロットメモリアドレスカウンタは
シーケンサスロットメモリをアドレス指定する。シーケ
ンサスロットメモリは命令メモリにストアされた命令シ
ーケンスの開始アドレスを含む。命令アドレスカウンタ
はシーケンサスロットメモリからアドレスを受取り、ア
ドレスを命令メモリに与える。割込トリガのうちの１つ
の起動時に、活性割込トリガに対応する割込レジスタに
含まれるアドレスで始まるシーケンスのうちの１つの実
行が開始される。シーケンサスロットメモリのシーケン
スのアドレスはシーケンサスロットメモリのワードに停
止ビットが示されるまで命令アドレスカウンタに順次ロ
ードされる。この結果、割込に対する効率的な応答が与
えられ、割込を処理するためのオーバヘッド要件は最小
限にされる。

【００１２】この発明の付加的な特徴および利点は添付
の図面および以下の詳細な説明から明らかにされるであ
ろう。

【００１３】

【好ましい実施例の詳細な説明】図１は、この発明に従
う割込ベクトル機構を用いることができる全体のアーキ
テクチャの１つを示す。ストリームライン信号プロセッ
サ（ＳＳＰ１およびＳＳＰ２）５０は、マイクロプロセ
ッサ（アドレス／データ／制御）バス１６に接続され
る。マイクロプロセッサ６０は、バス１６を介してＳＳ
Ｐのある内部レジスタにアクセスする。付加的に、各Ｓ
ＳＰ５０はポストオフィスＲＡＭ７０にアクセスでき
る。ポストオフィスＲＡＭ７０は、アクセスをする４つ
の装置間で情報を渡すのに用いられる。ポストオフィス
ＲＡＭ７０は、４つのメモリ位置のブロックに分けられ
る。４つの装置、すなわち２つのＳＳＰ５０、マイクロ
プロセッサ６０、およびバス８０を介してのヘッダポー
トは、ポストオフィスＲＡＭ７０内のすべてのメモリ位
置に読出アクセスを有する。４つの装置の各々は、その
メモリブロックに対してのみ書込アクセスを有する。好
ましい実施例において、各ブロックは８バイトからな
る。もちろん、他のサイズもこの発明の範囲内である。
ポストオフィスＲＡＭの最適なサイズは、それが実現さ
れる環境に依存する。

【００１４】ここで図２を参照すると、マイクロプロセ
ッサ６０はバス１６を介してベクトルレジスタ１０にア
クセスできる。マイクロプロセッサ６０は、いかなる時
間にもベクトルレジスタに書込むことができる、すなわ
ちＳＳＰはアイドル状態になくてもよい。これによっ
て、割込ベクトルレジスタ１０は、必要に応じて、マイ
クロプロセッサバス１６を介してロードされ、初期化さ
れ、更新されることができる。

【００１５】ＳＳＰは、オンボードメモリに記憶された
プログラムによって駆動される。実際のプログラミング
において一般にサブルーチンと呼ばれるシーケンスと
は、特定のタスクを実行するＳＳＰ命令群を指す。シー
ケンスは、命令ＲＡＭ（ＩＲＡＭ）２４または命令ＲＯ
Ｍ（ＩＲＯＭ）２６のいずれに記憶されてもよい。各シ
ーケンスの開始アドレスは、シーケンサスロットメモリ
３２に在る。典型的な動作は、トリガ事象と呼ばれる同
期事象によってトリガされるであろう。

【００１６】各ＳＳＰは、８つのベクトルレジスタ１０
を含む。ベクトルレジスタ１０は、シーケンスの開始ア
ドレスを含む。ベクトルレジスタは、実行されるべき系
列の第１のシーケンスを指す。各トリガは、アドレス／
データ／制御バス１６を介してＣＰＵによってプログラ
ムされる独自のベクトルを有する。ベクトルレジスタ１
０は、外部Ｉ／Ｏピンからの割込信号によっても、また
はその特定の割込ベクトルに対応するメモリマップラッ
チを書込むことによっても活性化される。外部ピン２７
および２９は、外部装置が割込をトリガする（トリガ事
象）ことを可能にする。メモリマップラッチ３１および
３３は、これらのレジスタに書込アクセスを有するプロ
セッサまたは他の装置がトリガ事象を活性化することを
可能にする。他のトリガ、タイマ＿１、タイマ＿０、ト
リガＡおよびトリガＢ（３７、３９、４１、４３）は、
シーケンサ制御論理２０に与えられる。

【００１７】ベクトルレジスタは表１に示される。もち
ろん、外部ピンまたはメモリマップラッチを介して事象
をトリガする特定の態様は、この発明を実施する状況に
依存する。

【００１８】

【表１】

【００１９】８つの割込ベクトルレジスタ１０は、２つ
の同期割込レジスタ、すなわちタイマ＿０ベクトルレジ
スタ１１およびタイマ＿１ベクトルレジスタ１３を含
む。この特定の実施例では１度に２つ以上のトリガが起
こり得るが、同期トリガ（プロセッサ６０によって発生
される）はネスティングされ得ない。タイマ＿１は、タ
イマ＿０よりも優先される。２つのタイマベクトルレジ
スタは、マイクロプロセッサの内部のタイマがＳＳＰ１
または両方のＳＳＰで同期事象（フレーム同期と呼ばれ
る）をトリガすることができるように設けられる。タイ
マ＿１はＳＳＰ１専用ではなく、かつタイマ＿０はＳＳ
Ｐ２専用ではないことに注目されたい。実際に、ＳＳＰ
は、タイマ−同期トリガを有する必要はない。同じサイ
クルの間に２つ以上のトリガ要求が起こることがあれ
ば、シーケンスは表２に示される順に実行する。タイマ
＿１（ＴＭＲ＿１）およびタイマ＿０（ＴＭＲ＿０）要
求が同じサイクル中に起これば、タイマ＿１シーケンス
のみ実行することに注目されたい。ＴＭＲ＿１およびＴ
ＭＲ＿０以外のすべてのトリガは、待ち行列化され、別
の事象が完了するのを待つ。

【００２０】

【表２】

【００２１】ＥＸＴ＿１ベクトルレジスタ１５およびＥ
ＸＴ＿０ベクトルレジスタ１７は、外部発生信号がＳＳ
Ｐで事象をトリガするのを可能にする。好ましい実施例
において、エッジトリガされた外部信号は、非同期ＳＳ
Ｐ事象をトリガする。入力は、トリガ系列の終わりに、
すなわちＳＳＰがアイドル状態に入るときにクリアされ
るセット／リセットラッチを駆動する。シーケンサ制御
レジスタ１８は、どの入力がどのＳＳＰに影響を与える
かを決定し、各ピンが正または負のエッジでトリガされ
るかを特定する。

【００２２】シーケンサ動作は、図３に詳細に示される
シーケンサ制御レジスタ１８の設定によって制御され
る。シーケンサ制御レジスタビットは、図４および５に
示される。シーケンサ制御レジスタはトリガを可能化
し、使用されるエッジトリガのタイプを決定する。たと
えば、ビットＤ７＝１（ＥＤＧＥ＿Ｔ１）は、タイマ＿
１出力の立下がりエッジで起こるようにトリガを設定す
る。図５に示されるようにＥＸＴ＿１およびＥＸＴ＿０
に関して条件付き実行を決定するのに、付加的な制御ビ
ット（ＷＡＩＴ＿Ｅ１、ＷＴＭＲ＿Ｅ１、ＷＡＩＴ＿Ｅ
０）が使用される。

【００２３】ＳＳＰ＿ＡおよびＳＳＰ＿Ｂベクトルレジ
スタ１９および２１は、ＳＳＰがその関連のＳＳＰで２
つの非同期事象をトリガするのを可能にする。

【００２４】′Ｃ１８６ベクトルレジスタ（ＣＰＵ Ａ
およびＢ）は、プロセッサがＳＳＰにおいて２つの非同
期事象をトリガするのを可能にする。

【００２５】優先順位は、ベクトルレジスタに対応する
対処中の割込に関して割当てられてもよい。たとえば、
同期割込（ベクトルレジスタ１１および１３）は、非同
期割込ベクトルレジスタ（１５、１７、１９、２１、２
３および２５）よりも高い優先順位を割当てられる。同
期割込ベクトル（先の表２に示されている）および非同
期割込ベクトル間の優先順位も、当該分野では既知であ
るように、割当てられ得る。好ましい実施例において、
同期トリガは、ＳＳＰに直ちに行動を起こさせる一方、
非同期トリガは、同期トリガが対処されるまで未処理の
ままである。

【００２６】シーケンサ制御論理２０およびシーケンサ
制御レジスタ１８によって制御ライン３５を介して制御
されるアドレスマルチプレクサ１２は、トリガ事象が起
こるときに、ベクトルレジスタ１０に含まれるどのアド
レスがスロットメモリアドレスカウンタ１４にロードさ
れるかを選択する。

【００２７】スロットメモリアドレスカウンタ１４は、
命令アドレスカウンタ２２に転送されるべき次のシーケ
ンサスロットを指すポインタを与える。スロットメモリ
アドレスカウンタ１４は、トリガ事象の初めに、適切な
ベクトルレジスタ１０の内容をロードされる。スロット
メモリアドレスカウンタ１４は、現在のスロットが停止
モードにプログラムされなければ、または停止信号２８
がＳＳＰから受信されなければ、現在のシーケンスが完
了した後、次のスロット（シーケンサスロットメモリ３
２における次のアドレス）に増分される。上述のような
場合、スロットメモリアドレスカウンタは増分されず、
ＳＳＰはアイドルモードに入る。

【００２８】ベクトルレジスタ１０の目的は、同期また
は非同期トリガがＳＳＰ５０に特定の機能を実行させる
のを可能にすることである。トリガはプロセッサ割込に
類似しており、ベクトルレジスタは、割込対処ルーチン
のアドレスを含むメモリ位置に類似している。シーケン
サスロットメモリ３２は、ストリームライン信号プロセ
ッサ３０によって実行されるべき、ＩＲＡＭ２４または
ＩＲＯＭ２６に記憶されたシーケンスの開始アドレスを
指すユーザプログラマブルＲＡＭである。ＩＲＯＭ２６
およびＩＲＡＭ２４は、ＳＳＰ５０によって実行される
べきマイクロコードを含む。スロットメモリ３２の内容
は、ＳＳＰを実行のために可能化する前に、プロセッサ
等の装置によってダウンロードされなくてはならない。
ダウンロードは、マイクロプロセッサバス１６にアクセ
スを有するいかなる装置からであってもよい。

【００２９】命令アドレスカウンタ２２は、信号プロセ
ッサ３０によって実行されるべき、ＩＲＡＭまたはＩＲ
ＯＭ内の次の命令を指す。このカウンタは、毎クロック
サイクルごとに増分され、トリガ事象が起こるときにス
ロットメモリアドレスカウンタ１４が指したスロットメ
モリ３２の内容をロードされる。

【００３０】このアーキテクチャによって、ユーザは
「スタティックスケジューリング」の原理を用いること
ができる。この原理は、実行されなくてはならないシー
ケンスおよびアプリケーションのアプリオリな知識に基
づいている。アプリケーションは、本質的にフレーム単
位で空間／時間チャートにマップされる（図６−１０に
示される）。各フレームは、フレームにおける特定の場
合に実行する１組のサブルーチンまたはマイクロコード
モジュールからなる。したがって、好ましい実施例のア
ーキテクチャにおける３つのプロセッサ（ＳＳＰ１、Ｓ
ＳＰ２およびマイクロプロセッサ）は、フレームにおけ
る所定の場合、たとえばプロセッサ間で渡されるパラメ
ータまたはデータ転送のためにプロセッサ間通信が行な
われ得る限り、自律的に動作できる。

【００３１】このスケジューリングをサポートするため
に、シーケンサ（素子１８、２０および２２を含む）、
スロットメモリ３２および特殊機能レジスタ、たとえば
特定の応用においてサーボループのシーケンシングを可
能にするレジスタ等が、ダイナミックにプログラムされ
得る。

【００３２】非同期入力に対してタイムリーな応答を必
要とするシステムに適応するために、システムが部分的
にのみスタティックにスケジュールされることも可能で
ある。このベクトル機構はまた、このような動作モード
にも適応する。スタティックにスケジュールされ、かつ
非同期事象を処理できるシステムにおいて、典型的な衝
突源は、アナログＩ／Ｏ資源である。このようなシステ
ムにおいて、システムの一部がそれにスタティックにス
ケジュールされ、それによってＳＳＰ動作の同期性を保
つＳＳＰ５０が典型的には優先される。他のＳＳＰは、
典型的には、ベクトルレジスタ機構を介して、システム
スケジュールの非同期的な部分に応答するようにプログ
ラムされる。これは非同期と定義されるので、典型的に
はそのタイミングにおける小さなジッタは許容可能であ
る。このようなジッタの典型的な原因は、現在実行して
いるフレームにおいて予測不可能なときにベクトルが起
こることである。したがって、ベクトル指定された動作
は、次のシーケンサアイドル時間まで待たなくてはなら
ない。ジッタはまた、ＳＳＰがアナログＩ／Ｏ資源を要
求し、より優先順位の高い、スタティックにスケジュー
ルされるＳＳＰ５０がそれを放棄するのを待つように要
求されるために起こる。多くの場合、これらのジッタの
源は、共通のソースから各ＳＳＰのフレーム同期信号を
導出することによって排除できる。

【００３３】このベクトル機構の種々のモードでの機能
の例を以下に説明する。非同期および同期割込の処理に
おいてより柔軟性を与えるために、いくつかの動作アプ
ローチを用いることができる。これらは、この発明を理
解しやすくするために簡略化したベクトル機構を示す図
６−１０に示される。これらの例では２つの割込のみが
示されているが、これらの例として説明したアプローチ
は、当業者によって、好ましい実施例で説明した８つの
割込、またはいかなる他の必要な数の割込を処理するよ
うにも簡単に拡張できる。

【００３４】図６において、ベクトルレジスタ１００
（タイマ＿１）は、値７を有し、同期トリガ事象に対応
する。ベクトルレジスタ１０２（ＥＸＴ＿１）は、非同
期トリガ事象に対応するベクトルを有する。マルチプレ
クサ１１２は、ＩＲＯＭまたはＩＲＡＭアドレスを含む
スロットメモリ１３２内の位置にアドレスするスロット
メモリアドレスカウンタ１１４にベクトルの１つがロー
ドされるように、２つのベクトルレジスタ間で選択す
る。

【００３５】図６において、シーケンサ制御レジスタ１
８によってタイマ＿１トリガが可能化され、ＥＸＴ＿１
トリガは不能化され、これは先にプロセッサバスを介し
てロードされる。したがって、タイマ＿１トリガ２００
が起こると、値７がマルチプレクサ１１２を介してアド
レスカウンタ１１４にロードされる。サブルーチンＢ０
を指すスロットメモリアドレス７が、命令アドレスカウ
ンタにロードされ、サブルーチンＢ０が実行される。ス
ロットメモリ１３２内のアドレス１１の右の列に「１」
で示される停止ビットに出会うまで、アドレスカウンタ
１１４は増分され、サブルーチンＢ１−Ｂ４が順次実行
される。ＥＸＴ＿１トリガ２１０が活性化されても、シ
ーケンサ制御レジスタにおいてＥＸＴ＿１トリガが不能
化されているので動作は起こらない。次のタイマ＿１ト
リガ２０５が起こると、同じサブルーチンシーケンス
（Ｂ０−Ｂ４）が実行される。

【００３６】図７は、タイマ＿１が不能化され、ＥＸＴ
＿１「ノーウェイト」モードが可能化されている（ＷＡ
ＩＴ＿Ｅ１＝０）、この発明の動作を示す。タイマ＿１
が不能化されているので、トリガ２００が起こっても何
も起こらない。「ノーウェイト」モードが可能化されて
おり、かつＥＸＴ＿１トリガ２１０が起こると、ベクト
ルレジスタ１０２に記憶された値１２２が、マルチプレ
クサ１１２を介してアドレスカウンタ１１４にロードさ
れる。サブルーチンＹ０を含むスロットメモリアドレス
１２２が、命令アドレスカウンタにロードされ、サブル
ーチンＹ０が実行される。右の列に「１」で示され、Ｓ
ＳＰをアイドルモードに入れる停止ビットにサブルーチ
ンＹ２において出会うまで、アドレスカウンタ１１４は
増分され、サブルーチンＹ１−Ｙ２が順次実行される。
２０５のタイマ＿１は、不能化されているので効果を持
たない。

【００３７】図８は、タイマ＿１が不能化され、かつＥ
ＸＴ＿１「ウェイト」モードが可能化された（ＷＡＩＴ
＿Ｅ１＝１；ＷＴＭＲ＿Ｅ１＝１）、この発明の動作を
示す。タイマ＿１が不能化されているので、同期トリガ
２００が起こっても何も起こらない。「ウェイト」モー
ドが可能化され、かつＥＸＴ＿１トリガ２１０が起こる
と、シーケンサは、ベクトルレジスタ１０２に記憶され
た値１２２をマルチプレクサ１１２を介してアドレスカ
ウンタ１１４にロードする前にタイマ＿１信号２０５が
起こるのを待つ。この「ウェイト」モードは、特定のシ
ーケンスを実行する前に、ＥＸＴ＿１トリガおよび後続
の同期トリガの両方を要求する。

【００３８】サブルーチンＹ０のアドレスを含むスロッ
トメモリアドレス１２２が、命令アドレスカウンタ２２
にロードされ、サブルーチンＹ０が実行される。スロッ
トメモリ１３２の右の列において「１」で示され、ＳＳ
Ｐをアイドルモードに入れる停止ビットにサブルーチン
Ｙ２において出会うまで、サブルーチンＹ１−Ｙ２が順
次実行される。

【００３９】図９は、タイマ＿１が可能化され、かつＥ
ＸＴ＿１「ノーウェイト」モードが可能化されている、
この発明の動作を示す。タイマ＿１が可能化されている
ので、ベクトルレジスタ１００に含まれる値１０が、タ
イマ＿１トリガ２００が起こると、マルチプレクサ１１
２を介してアドレスカウンタ１１４にロードされる。Ｓ
ＳＰは、そのアドレスがスロットメモリ内のアドレス１
０に含まれるシーケンスＢ３を実行する。スロットメモ
リ１３２のアドレス１１（Ｂ４）の右の列に「１」で示
される停止ビットに出会うまで、スロットメモリアドレ
スカウンタ１１４は増分され、サブルーチンＢ４（スロ
ットメモリアドレス１１によって指される）を順次実行
する。

【００４０】「ノーウェイト」モードが可能化された状
態でＥＸＴ＿１トリガ２１０が起こると、ＥＸＴ＿１ト
リガ２１０の処理は、優先順位のより高いタイマ＿１ト
リガ２００の処理が完了するまで、遅延される。したが
って、ベクトルレジスタ１０２に記憶された値１２２
は、サブルーチンＢ４が完了すると直ちに、マルチプレ
クサ１１２を介してアドレスカウンタ１１４にロードさ
れる。スロットメモリアドレス１２２は、ＩＲＯＭまた
はＩＲＡＭ内のサブルーチンＹ０を指し、サブルーチン
が実行される。スロットメモリ１３２の右の列において
「１」で示され、ＳＳＰをアイドルモードに入れる停止
ビットにサブルーチンＹ２において出会うまで、アドレ
スカウンタ１１４は増分され、サブルーチンＹ１−Ｙ２
が順次実行される。

【００４１】ＥＸＴ＿１トリガ２１５が起これば、シー
ケンサは別のトリガ事象を処理していない（ＳＳＰはア
イドル状態にある）ので、ベクトルレジスタ１０２に記
憶された値１２２は、マルチプレクサ１１２を介してア
ドレスカウンタ１１４に再びロードされる。スロットメ
モリアドレス１２２はサブルーチンＹ０を指し、これが
次に実行される。サブルーチンＹ２において、右の列の
「１」で示され、ＳＳＰをアイドルモードに入れる停止
ビットに出会うまで、アドレスカウンタ１１４は増分さ
れ、サブルーチンＹ１−Ｙ２が順次実行される。

【００４２】タイマ＿１トリガ２０５が起これば、マル
チプレクサ１１２を介してアドレスカウンタ１１４に値
１０がロードされる。スロットメモリアドレス１０が指
すサブルーチンＢ３が実行される。停止ビットに出会う
まで、アドレスカウンタ１１４は増分され、サブルーチ
ンＢ４が実行される。

【００４３】図１０は、タイマ＿１が可能化され、ＥＸ
Ｔ＿１「ウェイト」が可能化されているときに、優先順
位のより高いシーケンスの完了の直後に、より優先順位
の低い割込が処理されることを示す。

【００４４】タイマ＿１が可能化された状態で、フレー
ム同期トリガ２００が起こると、ベクトルレジスタ１０
０に含まれる値１７は、マルチプレクサ１１２を介して
アドレスカウンタ１１４にロードされる。シーケンスＤ
０を指すスロットメモリアドレス１７が実行される。ス
ロットメモリ１３２のアドレス１７（Ｄ０）の最後の列
において「１」で示される停止ビットをＤ０が有するの
で、スロットメモリアドレスカウンタ１１４は増分され
ない。シーケンスＤ０の完了をもって、ＳＳＰはアイド
ル状態に入る。

【００４５】ＥＸＴ＿１トリガ２１０が、「ウェイト」
モードが可能化された状態で起こると、タイマ＿１トリ
ガ２０５が起こるまで、ＥＸＴ＿１トリガ２１０の処理
は遅延される。タイマ＿１が可能化されているので、タ
イマ＿１トリガの処理の完了が、矢印２２０に示される
ＥＸＴ＿１トリガの処理の前に要求される。

【００４６】タイマ＿１トリガ２０５が起こると、ベク
トルレジスタ１００に含まれる値１７は、マルチプレク
サ１１２を介してアドレスカウンタ１１４にロードされ
る。サブルーチンＤ０を指すスロットメモリアドレス１
７が実行される。スロットメモリアドレスカウンタ１１
４は、アドレス１７（Ｄ０）の最後の列において「１」
で示される停止ビットをＤ０が含むので、増分されな
い。

【００４７】シーケンスＤ０の完了の直後に、ベクトル
レジスタ１０２に記憶された値１２２が、マルチプレク
サ１１２を介してアドレスカウンタ１１４にロードされ
る。ＩＲＯＭまたはＩＲＡＭ内のサブルーチンＹ０を指
すスロットメモリアドレス１２２が実行される。スロッ
トメモリ１３２の右の列において「１」で示され、ＳＳ
Ｐをアイドルモードに入れる停止ビットにサブルーチン
Ｙ２において出会うまで、アドレスカウンタ１１４は増
分され、サブルーチンＹ１−Ｙ２が順次実行される。

【００４８】上述のすべての例において認められるよう
に、アドレスカウンタは、トリガ事象またはより優先順
位の高いトリガ事象の対処が完了した直後に、スロット
メモリアドレス値をロードされる。このアプローチは、
シーケンサの効率を最大にし、トリガ事象に対するオー
バヘッド応答時間を最小にする。

【００４９】この発明の好ましい実施例においては、ア
ドレスカウンタ１１４はＩＲＯＭおよびＩＲＡＭにスロ
ットメモリ１３２を介して間接的にアドレスするが、こ
の発明の他の実施例ではアドレスカウンタ１１４を介し
て命令メモリに直接アドレスすることも可能である。

【００５０】上述の本発明のベクトルアプローチは、非
同期および同期タスク双方のいずれをも実行する複数の
信号プロセッサを有する環境において利用することがで
きる。２つのＳＳＰが非同期および同期タスクを実行し
ていると仮定する。たとえば、図１１を参照して、特定
のトラックの上でディスクヘッドを安定させるプロセス
において、同期フレーム同期トリガ８０１は、この種の
計算と関連づけられてもよい。フレーム同期トリガ８０
１に応答して、ＳＳＰ１等のプロセッサは、８０３で予
め定められた同期タスクを実行し（ビジー状態）、次に
タスクの完了をもって８０５でアイドル状態に戻ること
で応答する。別のプロセッサ、たとえばＳＳＰ２が非同
期タスクを実行している、たとえばトラックＡからトラ
ックＢまでディスクヘッドをシークしていると仮定す
る。開始シークを示す非同期トリガ８０７によって示さ
れるシーク動作の開始をもって、プロセッサＳＳＰ２
は、たとえば移動ヘッド全体の速度プロフィールに関し
てセットアップ計算８０９を実行する。これらのセット
アップ計算が完了すると、ＳＳＰ２は上述のメイルボッ
クスまたはＦＩＦＯ等の通信構造にこの計算の対象を書
込み、ＳＳＰ２がＳＳＰ１に上述のように、たとえばＳ
ＳＰ＿Ａ−ベクトルレジスタを介して割込むようにクロ
ストリガが活性化される。８１１に続くクロストリガに
よってトリガされた非同期ベクトルと関連する計算が、
以前はアイドル期間であったものについて、８１３の間
に実行され得る。このように、信号プロセッサは、利用
可能な資源およびタスクにとって適切な態様で、それら
自体の間で処理資源を割当てることができる。したがっ
て、プロセッサ間の一方向メイルボックス型通信、およ
びベクトル機構を用いて、信号処理タスクは、同期およ
び非同期タスクのいずれをも実行する複数の信号プロセ
ッサの間でより効率的に割当てられ得る。したがって、
ある特定のタスクに必要な計算のすべてを１つのプロセ
ッサがスケジュールできなければ、他の処理資源を用い
ることができる。

【００５１】このトリガアプローチは、図１２に示され
る。ＳＳＰ１ ９３０が同期トリガ８０１を受取ってい
ると仮定する。トリガは、たとえば、ＣＰＵからのタイ
マ＿１トリガ（図１２には図示せず）等からのものであ
ってもよい。ＳＳＰ２ ９４０のための非同期トリガ８
０７は、たとえばＥＸＴ＿１トリガ（図１２には図示せ
ず）からのものであってもよい。各ＳＳＰは、たとえば
ＳＳＰ Ａトリガ９１４および９１６を介して他方のＳ
ＳＰをトリガする能力を有する。処理８１１の完了をも
って、ＳＳＰ２は、その結果をポストオフィス９１０の
そのメイルボックス９０４に書込むと仮定する。ＳＳＰ
２は、たとえばトリガ９１６を介してＳＳＰ１をトリガ
する。ＳＳＰ１ ９３０はスロットメモリアドレスカウ
ンタ（図１２には図示せず）にＳＳＰ＿Ａベクトル９１
８をロードすることによって、トリガに応答し、時間８
１３で示されるルーチンを実行して、ポストオフィス９
１０のメイルボックス９０４に含まれる値を読出す。Ｓ
ＳＰ１は、スロットメモリアドレスカウンタの右手の列
において停止ビットに出会うまで、メイルボックスに含
まれる結果と関連する適切な処理を実行する。ＳＳＰ１
は、ＳＳＰ Ａトリガ９１４の１つを介して処理８１３
の終わりにＳＳＰ２に信号を送ってもよい。プロセッサ
によって実行されているタスクに適切であるように、他
のトリガアプローチを用いてもよい。このような他の同
期化は、上述の頑強なベクトル割込機構から明らかであ
るように、プロセッサの同期および非同期タスク間で確
立することができる。

【００５２】本発明の実施例の説明は信号プロセッサの
領域に向けられたが、本発明は割込状況に対して効率的
な応答を必要とするいかなるプロセッサシステムにも応
用可能であることを理解されたい。

【００５３】本発明のいくつかの実施例を説明したが、
さらなる変更が可能であり、当該分野において本発明に
関連する知識または慣行の範囲内で、上述の本質的な特
徴に当てはまり、前掲の特許請求の範囲または制限内に
あるこの開示から発展するものも含み、一般に本発明の
原理に従う本発明のいかなる変形、用途または適用例も
包含すると意図される。

【図面の簡単な説明】

【図１】割込ベクトル機構を利用するシステムアーキテ
クチャの図である。

【図２】ＳＳＰの全体のアーキテクチャを示す図であ
る。

【図３】シーケンサ制御レジスタの詳細を示す図であ
る。

【図４】シーケンサ制御レジスタの詳細を示す図であ
る。

【図５】シーケンサ制御レジスタの詳細を示す図であ
る。

【図６】タイマ＿１が可能化され、Ｅｘｔ＿１が不能化
された、シーケンサ動作を示す図である。

【図７】タイマ＿１が不能化され、Ｅｘｔ＿１「ノーウ
ェイト」が可能化された、シーケンサ動作を示す図であ
る。

【図８】タイマ＿１が不能化され、Ｅｘｔ＿１「ウェイ
ト」が可能化された、シーケンサ動作を示す図である。

【図９】タイマ＿１が可能化され、Ｅｘｔ＿１「ノーウ
ェイト」が可能化された、シーケンサ動作を示す図であ
る。

【図１０】タイマ＿１が可能化され、Ｅｘｔ＿１「ウェ
イト」が可能化された、シーケンサ動作を示す図であ
る。

【図１１】プロセッサ資源の効率的な割当てを最大にす
るためにクロストリガを用いる２つの信号プロセッサを
示す図である。

【図１２】２つのＳＳＰ間でのトリガ機構を示す図であ
る。

【符号の説明】

１０ ベクトルレジスタ １２ マルチプレクサ １４ スロットメモリアドレスカウンタ ２０ シーケンサ制御論理 ３２ スロットメモリ

フロントページの続き (72)発明者 ブレット・スチュアート アメリカ合衆国、78703−2931 テキサス 州、オースティン、フォーレスト・トレイ ル、2105 (72)発明者 ライアン・フィームスター アメリカ合衆国、78704−4655 テキサス 州、オースティン、キャサリン・パス、 2930 (54)【発明の名称】 プロセッサシステムで複数個の割込を処理するための装置、プロセッサシステムで複数個の割込 トリガからの割込に応動する方法、ならびに複数個のプロセッサ間の同時タスクのための方法お よび装置

Claims (16)

【特許請求の範囲】
1. 【請求項１】 プロセッサシステムで複数個の割込を処
   理するための装置であって、 プログラマブル割込ベクトルを含む複数個の割込ベクト
   ルレジスタと、 前記割込ベクトルレジスタの各々に対応する複数個の割
   込トリガ入力と、 前記割込ベクトルレジスタに直接接続されたマルチプレ
   クサと、 前記割込トリガの対応する１つの起動時に前記割込ベク
   トルのうちの１つを選択された割込ベクトルとして選択
   するように前記マルチプレクサを制御するための制御論
   理と、さらに前記マルチプレクサを介して選択された割
   込ベクトルを受取るスロットメモリアドレスカウンタと
   を含み、前記スロットメモリアドレスは前記選択された
   割込ベクトルをロードするように前記制御論理によって
   制御される、装置。
2. 【請求項２】 前記スロットメモリアドレスカウンタに
   よってアドレス指定されたシーケンサスロットメモリを
   さらに含み、前記シーケンサスロットメモリは命令メモ
   リにストアされた複数個の命令シーケンスのアドレスを
   含み、 前記シーケンサスロットメモリからアドレスを受取り、
   前記命令メモリにアドレスを与える命令アドレスカウン
   タと、 前記スロットメモリアドレスカウンタに従って前記シー
   ケンサスロットメモリから前記命令アドレスカウンタに
   ロードし、かつ前記シーケンスの実行を制御するシーケ
   ンサ制御論理とをさらに含む、請求項１に記載の装置。
3. 【請求項３】 前記シーケンスの１つは前記割込トリガ
   の前記１つの起動時に実行され、前記シーケンスのうち
   の前記１つの実行は前記割込トリガに対応する前記割込
   レジスタの１つに含まれるアドレスから始まり、前記シ
   ーケンサスロットメモリの前記シーケンスのアドレス
   は、前記シーケンサスロットメモリのワードに停止ビッ
   トが示されるまで、前記命令アドレスカウンタに順次ロ
   ードされる、請求項２に記載の装置。
4. 【請求項４】 前記ベクトルレジスタはバスから書込可
   能であり、それにより前記バスへアクセスする装置は前
   記ベクトルレジスタに書込可能である、請求項３に記載
   の装置。
5. 【請求項５】 前記割込は第１のタイプの第１の割込と
   第２のタイプの第２の割込とを含み、前記第１のタイプ
   は前記第２のタイプより高い優先順位が割当てられる、
   請求項１に記載の装置。
6. 【請求項６】 前記制御論理は前記第１および第２の割
   込を別々にイネーブルおよびディスエーブルするための
   手段をさらに含む、請求項５に記載の装置。
7. 【請求項７】 前記制御論理は、前記スロットメモリア
   ドレスカウンタに前記選択された割込ベクトルをロード
   し、かつ前記第１の割込の起動時に前記シーケンスのう
   ちの１つの実行を開始するための手段をさらに含む、請
   求項５に記載の装置。
8. 【請求項８】 前記制御論理は前記スロットメモリアド
   レスカウンタに前記選択された割込ベクトルをロード
   し、かつ前記第２の割込の起動時に前記シーケンスのう
   ちの１つの実行を開始するための手段をさらに含む、請
   求項７に記載の装置。
9. 【請求項９】 前記制御論理は、前記第２の割込ベクト
   ルの起動時に、前記第１の割込ベクトルが起動されるま
   で、前記選択された割込ベクトルによって指し示された
   前記シーケンスのうちの１つの実行を待合わせるための
   手段をさらに含む、請求項８に記載の装置。
10. 【請求項１０】 前記制御論理は、前記第２の割込の起
    動後、前記第１の割込が起動されて、前記第１の割込に
    対応する割込ベクトルによって指し示されたシーケンス
    の実行が完了するまで、前記第２の割込に対応する割込
    ベクトルによって指し示された前記シーケンスのうちの
    １つの実行を待合わせるための手段をさらに含む、請求
    項９に記載の装置。
11. 【請求項１１】 前記第１の割込は同期的であり、前記
    第２の割込は非同期的である、請求項１０に記載の装
    置。
12. 【請求項１２】 前記割込トリガの第１のグループは前
    記バスから書込可能なラッチであり、前記割込トリガの
    第２のグループは入力ピン上の活性信号によって起動さ
    れる、請求項４に記載の装置。
13. 【請求項１３】 プロセッサシステムで複数個の割込ト
    リガからの割込に応動する方法であって、 前記割込トリガに対応する複数個の割込ベクトルレジス
    タにロードするステップを含み、前記割込ベクトルレジ
    スタの各々はプログラマブル割込ベクトルを含み、 複数個の割込トリガのうちの少なくとも１つを起動する
    ステップと、 前記割込トリガの対応する１つの起動時に前記割込ベク
    トルの１つを選択された割込ベクトルとしてマルチプレ
    クサで選択するステップと、さらにスロットメモリアド
    レスカウンタに前記選択された割込ベクトルの内容をロ
    ードするステップとを含む、方法。
14. 【請求項１４】 第１および第２のプロセッサを含む複
    数個のプロセッサ間の同時タスクのための方法であっ
    て、 前記第１のプロセッサは第１のトリガに応動し、かつ前
    記第１のトリガに応答して第１のタスクに関連する第１
    の組のルーチンを実行し、 前記第２のプロセッサは第２のトリガに応動し、かつ前
    記第２のトリガに応答して第２のタスクに関連する第２
    の組のルーチンを実行し、 前記第２のプロセッサは前記プロセッサ間で一方向通信
    を与えるメイルボックスに前記第２の組のルーチンの実
    行の結果を置き、 前記第２のプロセッサは前記結果を前記メイルボックス
    に置いたあと前記第１のプロセッサをトリガし、さらに
    前記第１のプロセッサは前記第２のプロセッサによるト
    リガに応答して前記第２のタスクに関連する第３の組の
    ルーチンを実行し、それよって前記第２のプロセッサに
    前記第２のタスクを実行する際に援助を与える、方法。
15. 【請求項１５】 複数個のプロセッサ間の同時タスクの
    ための装置であって、 第１のトリガに応動し、かつ前記第１のトリガに応答し
    て第１のタスクに関連する第１の組のルーチンを実行す
    るための手段を有する第１のプロセッサと、 前記プロセッサの各々によってアクセス可能であり、前
    記プロセッサの各々の間の一方向通信を与えるメイルボ
    ックスと、 第２のトリガに応動し、かつ前記第２のトリガに応答し
    て第２のタスクに関連する第２の組のルーチンを実行す
    るための手段を有する第２のプロセッサとを含み、前記
    第２のプロセッサは前記第２の組のルーチンからの結果
    を前記メイルボックスに置いたとき、前記第１のプロセ
    ッサをトリガするための手段を有し、 前記第１のプロセッサは前記第１のタスクに関連する前
    記第１の組のルーチンを完了した後、前記メイルボック
    スから前記結果を読出し、前記結果を使って前記第２の
    タスクに関連する第３の組のルーチンを実行するための
    手段を有する、装置。
16. 【請求項１６】 前記第１のトリガは同期的であり、前
    記第２のトリガは非同期的である、請求項１５に記載の
    装置。