JPH077819B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH077819B2 JPH077819B2 JP1324891A JP32489189A JPH077819B2 JP H077819 B2 JPH077819 B2 JP H077819B2 JP 1324891 A JP1324891 A JP 1324891A JP 32489189 A JP32489189 A JP 32489189A JP H077819 B2 JPH077819 B2 JP H077819B2
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- bonding pad
- long side
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の技術分野〕 本発明は半導体記憶装置、特に、そのレイアウトに関す
る。
る。
半導体記憶装置として、たとえばダイナミックRAM、ス
タティックRAMのレイアウトとしては、主に、セルアレ
イ領域、周辺回路領域、およびボンディングパッド領域
に分けられる。この場合、セルアレイ領域には、ワード
線もしくはビット線毎に規則的な繰返しパターンとして
設けられた回路たとえばセルアレイ、デコーダ、センス
アンプ等が配置される。他方、周辺回路領域には、回路
はワード線もしくはピット線毎に設けられず、言い換え
ると、不規則的パターンの回路が配置される。このよう
なセルアレイ領域、周辺回路領域、ボンディングパッド
領域等のレイアウトは半導体装置の大容量化の点で重要
なことである。
タティックRAMのレイアウトとしては、主に、セルアレ
イ領域、周辺回路領域、およびボンディングパッド領域
に分けられる。この場合、セルアレイ領域には、ワード
線もしくはビット線毎に規則的な繰返しパターンとして
設けられた回路たとえばセルアレイ、デコーダ、センス
アンプ等が配置される。他方、周辺回路領域には、回路
はワード線もしくはピット線毎に設けられず、言い換え
ると、不規則的パターンの回路が配置される。このよう
なセルアレイ領域、周辺回路領域、ボンディングパッド
領域等のレイアウトは半導体装置の大容量化の点で重要
なことである。
従来の半導体記憶装置を第１図に示す。第１図にはたと
えば16ピンダイナミックRAMを示してある。第１図にお
いて、デコーダ、センスアンプ等をも含むセルアレイ領
域１の両側に周辺回路領域２−1,2−２を設けてあり、
さらにその外側にボンディングパッドP1〜P16が設けら
れている。ここで、パッドP16がVss電源用であり、パッ
ドP8がVcc電源用である。なお、第１図の装置はDIP（デ
ュアルインラインパッケージ）に実装する場合を想定し
ている。
えば16ピンダイナミックRAMを示してある。第１図にお
いて、デコーダ、センスアンプ等をも含むセルアレイ領
域１の両側に周辺回路領域２−1,2−２を設けてあり、
さらにその外側にボンディングパッドP1〜P16が設けら
れている。ここで、パッドP16がVss電源用であり、パッ
ドP8がVcc電源用である。なお、第１図の装置はDIP（デ
ュアルインラインパッケージ）に実装する場合を想定し
ている。
第１図においては、各周辺回路領域２−1,2−２共もパ
ッドP1〜P16から信号を受けなければならない。従っ
て、周辺回路領域２−１に対しては領域X,Yを介してパ
ッドP5〜P12が接続され、他方、周辺回路領域２−２に
対しても領域X,Yを介してパッドP1〜P4,P13〜P16が接続
されることになる。たとえば、領域X,Yにおける信号線
として、パッドP8およびP16の各電源線幅は、抵抗を十
分低くするために、100μｍ程度必要とする。また、そ
の他の信号線幅も６μｍ程度必要とし、その数はこの場
合、20〜30である。従って、領域X,Yにおける総信号線
幅は、 100×２＋６×（20〜30）＝300〜400μｍ となり、これはセルアレイ領域１の面積を制限する要因
となり、大容量化の点で不利である。しかも、第１図の
装置をサーディプ又はプラスチック型パッケージに実装
すれば、第２図に示すように、パッドとリードとの間を
接続するワイヤＷを短かくしてその容量を小さくする
と、たとえば、３番ピンのリード４−３と４番ピンのリ
ード４−４とが重なる部分Ｚが生じ、これも第１図の装
置の面積を制限するものであり、従って、やはり、大容
量化の点で不利となる。
ッドP1〜P16から信号を受けなければならない。従っ
て、周辺回路領域２−１に対しては領域X,Yを介してパ
ッドP5〜P12が接続され、他方、周辺回路領域２−２に
対しても領域X,Yを介してパッドP1〜P4,P13〜P16が接続
されることになる。たとえば、領域X,Yにおける信号線
として、パッドP8およびP16の各電源線幅は、抵抗を十
分低くするために、100μｍ程度必要とする。また、そ
の他の信号線幅も６μｍ程度必要とし、その数はこの場
合、20〜30である。従って、領域X,Yにおける総信号線
幅は、 100×２＋６×（20〜30）＝300〜400μｍ となり、これはセルアレイ領域１の面積を制限する要因
となり、大容量化の点で不利である。しかも、第１図の
装置をサーディプ又はプラスチック型パッケージに実装
すれば、第２図に示すように、パッドとリードとの間を
接続するワイヤＷを短かくしてその容量を小さくする
と、たとえば、３番ピンのリード４−３と４番ピンのリ
ード４−４とが重なる部分Ｚが生じ、これも第１図の装
置の面積を制限するものであり、従って、やはり、大容
量化の点で不利となる。
本発明の目的は、上述の従来形における問題点に鑑み、
セルアレイ領域を複数に分割してその間に周辺回路領域
を設け、さらに半導体基板の長辺と短辺に沿ってボンデ
ィングパッドの一部をそれぞれ配置し、短辺側のボンデ
ィングパッドの数を長辺側のボンディングパッドの数よ
りも大となるように設けることにより、大容量化を実現
すると共に、ボンディングワイヤの長さを最小限に抑制
して寄生容量の増大防止と回路動作速度の遅延防止を図
ることにある。
セルアレイ領域を複数に分割してその間に周辺回路領域
を設け、さらに半導体基板の長辺と短辺に沿ってボンデ
ィングパッドの一部をそれぞれ配置し、短辺側のボンデ
ィングパッドの数を長辺側のボンディングパッドの数よ
りも大となるように設けることにより、大容量化を実現
すると共に、ボンディングワイヤの長さを最小限に抑制
して寄生容量の増大防止と回路動作速度の遅延防止を図
ることにある。
上述の目的を達成するために本発明によれば、長辺と短
辺とを有する矩形の半導体基板に形成された半導体記憶
装置であって、前記長辺の方向に複数に分割して配置さ
れ、メモリセルを含む規則的繰返しパターンからなる回
路ブロックと、該分割された回路ブロックの間に配置さ
れ、不規則的パターンを有し、信号用のボンディングパ
ッドから信号を受ける周辺回路と、前記分割された回路
ブロックの外側で且つ前記短辺に沿って位置するワイヤ
ボンディング用のボンディングパッド領域とを具備し、
該ボンディングパッド領域に前記周辺回路への信号用ボ
ンディングパッド及び電源用のボンディングパッドの少
なくとも一部が配置されると共に、該ボンディングパッ
ドの他の一部が前記半導体基板の前記長辺に沿って配置
され、前記短辺に沿って位置する前記ボンディングパッ
ド領域に配置されたボンディグパッドの数が前記長辺に
沿って配置されたボンディングパッドの数よりも大であ
ることを特徴とする半導体記憶装置が提供される。
辺とを有する矩形の半導体基板に形成された半導体記憶
装置であって、前記長辺の方向に複数に分割して配置さ
れ、メモリセルを含む規則的繰返しパターンからなる回
路ブロックと、該分割された回路ブロックの間に配置さ
れ、不規則的パターンを有し、信号用のボンディングパ
ッドから信号を受ける周辺回路と、前記分割された回路
ブロックの外側で且つ前記短辺に沿って位置するワイヤ
ボンディング用のボンディングパッド領域とを具備し、
該ボンディングパッド領域に前記周辺回路への信号用ボ
ンディングパッド及び電源用のボンディングパッドの少
なくとも一部が配置されると共に、該ボンディングパッ
ドの他の一部が前記半導体基板の前記長辺に沿って配置
され、前記短辺に沿って位置する前記ボンディングパッ
ド領域に配置されたボンディグパッドの数が前記長辺に
沿って配置されたボンディングパッドの数よりも大であ
ることを特徴とする半導体記憶装置が提供される。
以下、図面により本発明の実施例を説明する。
第３図は本発明に係る半導体記憶装置の一実施例を示す
レイアウト図である。第３図においては、左右に、セル
アレイ領域１−1,1−２を設け、その間の周辺回路領域
２が設けられている。さらに、各セルアレイ領域１−1,
1−２の外側にボンディングパッドを設けてある。ま
た、基板上に設けられるボンディングパッドP1〜P16の
うち、一部（図示の例では４個のパッドP4,P5,P12,
P13）が半導体基板の長辺に沿ってその中央部に配置さ
れている。このような配置構成を採用しているのは、レ
ジン等のプラスチック樹脂を用いて半導体チップを封入
するプラスチック型のDIPや、セラミックを用いて半導
体チップを封入するサーディブ（CER DIP）等に実装す
る場合を想定しているからである。なお、半導体基板の
短辺に沿って配置されているボンディングパッドの数
（図示の例では12個）は、半導体基板の長辺に沿って配
置されているボンディングパッドの数（図示の例では４
個）よりも大となるように選定されている。
レイアウト図である。第３図においては、左右に、セル
アレイ領域１−1,1−２を設け、その間の周辺回路領域
２が設けられている。さらに、各セルアレイ領域１−1,
1−２の外側にボンディングパッドを設けてある。ま
た、基板上に設けられるボンディングパッドP1〜P16の
うち、一部（図示の例では４個のパッドP4,P5,P12,
P13）が半導体基板の長辺に沿ってその中央部に配置さ
れている。このような配置構成を採用しているのは、レ
ジン等のプラスチック樹脂を用いて半導体チップを封入
するプラスチック型のDIPや、セラミックを用いて半導
体チップを封入するサーディブ（CER DIP）等に実装す
る場合を想定しているからである。なお、半導体基板の
短辺に沿って配置されているボンディングパッドの数
（図示の例では12個）は、半導体基板の長辺に沿って配
置されているボンディングパッドの数（図示の例では４
個）よりも大となるように選定されている。
第３図においては、周辺回路領域２と電源用パッドP8,P
16との距離は第１図の場合に比べてほぼ1/2となり、従
って、抵抗値を考慮すれば、周辺回路２と電源用パッド
P8,P16とを接続する電源線の幅は1/2でよく、しかも、
領域Ｘ′,Y′を通過する電源線の本数も1/2となる。従
って、領域Ｘ′,Y′における総信号線幅は、他の信号線
を考慮しても、第１図の場合に比べてほぼ1/4になる。
なお、セルアレイ領域１−１と１−２の両側の領域
Ｘ′,Y′はそれぞれ異なる本数の信号線が配線されるた
め、セルアレイ領域のＹ軸方向の位置は異なることがあ
る。
16との距離は第１図の場合に比べてほぼ1/2となり、従
って、抵抗値を考慮すれば、周辺回路２と電源用パッド
P8,P16とを接続する電源線の幅は1/2でよく、しかも、
領域Ｘ′,Y′を通過する電源線の本数も1/2となる。従
って、領域Ｘ′,Y′における総信号線幅は、他の信号線
を考慮しても、第１図の場合に比べてほぼ1/4になる。
なお、セルアレイ領域１−１と１−２の両側の領域
Ｘ′,Y′はそれぞれ異なる本数の信号線が配線されるた
め、セルアレイ領域のＹ軸方向の位置は異なることがあ
る。
第３図の装置をサーディプ又はプラスチック型パッケー
ジに実装すれば、第４図に示すように、３番ピンのリー
ド４−３と４番ピンのリード４−４とが重複せず、従っ
て、パッケージに余裕が生じ、延いては、第３図の装置
の大容量化に役立つものである。
ジに実装すれば、第４図に示すように、３番ピンのリー
ド４−３と４番ピンのリード４−４とが重複せず、従っ
て、パッケージに余裕が生じ、延いては、第３図の装置
の大容量化に役立つものである。
以上説明したように本発明によれば、装置の大容量化を
達成できると共に、ボンディングワイヤが不必要に長く
なるのを防止することができ、それによって寄生容量の
増大防止と回路動作速度の遅延防止を図ることが可能と
なる。
達成できると共に、ボンディングワイヤが不必要に長く
なるのを防止することができ、それによって寄生容量の
増大防止と回路動作速度の遅延防止を図ることが可能と
なる。
第１図は従来の半導体記憶装置のレイアウト図、 第２図は第１図の装置をサーディプまたはプラスチック
パッケージに実装した場合の部分レイアウト図、 第３図は本発明に係る半導体記憶装置の一実施例を示す
レイアウト図、 第４図は第３図の装置をサーディプまたはプラスチック
パッケージに実装した場合の部分レイアウト図である。 １−1,1−２……セルアレイ領域、 ２……周辺回路領域、 P1〜P16……ボンディングパッド。
パッケージに実装した場合の部分レイアウト図、 第３図は本発明に係る半導体記憶装置の一実施例を示す
レイアウト図、 第４図は第３図の装置をサーディプまたはプラスチック
パッケージに実装した場合の部分レイアウト図である。 １−1,1−２……セルアレイ領域、 ２……周辺回路領域、 P1〜P16……ボンディングパッド。
Claims (4)
- 【請求項１】長辺と短辺とを有する矩形の半導体基板に
形成された半導体記憶装置であって、 前記長辺の方向に複数に分割して配置され、メモリセル
を含む規則的繰返しパターンからなる回路ブロックと、 該分割された回路ブロックの間に配置され、不規則的パ
ターンを有し、信号用のボンディングパッドから信号を
受ける周辺回路と、 前記分割された回路ブロックの外側で且つ前記短辺に沿
って位置するワイヤボンディング用のボンディングパッ
ド領域とを具備し、 該ボンディングパッド領域に前記周辺回路への信号用ボ
ンディングパッド及び電源用のボンディングパッドの少
なくとも一部が配置されると共に、該ボンディングパッ
ドの他の一部が前記半導体基板の前記長辺に沿って配置
され、前記短辺に沿って位置する前記ボンディングパッ
ド領域に配置されたボンディングパッドの数が前記長辺
に沿って配置されたボンディングパッドの数よりも大で
あることを特徴とする半導体記憶装置。 - 【請求項２】前記回路ブロックは、センスアンプ及びデ
コーダを含むことを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 - 【請求項３】前記長辺に沿って配置されるボンディング
パッドは前記長辺の略中央近傍に位置することを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項４】前記半導体基板は、前記長辺側から複数の
リードが導出されるデュアルインラインパッケージに封
入されていることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324891A JPH077819B2 (ja) | 1989-12-16 | 1989-12-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324891A JPH077819B2 (ja) | 1989-12-16 | 1989-12-16 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115878A Division JPS609152A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191368A JPH02191368A (ja) | 1990-07-27 |
| JPH077819B2 true JPH077819B2 (ja) | 1995-01-30 |
Family
ID=18170779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324891A Expired - Lifetime JPH077819B2 (ja) | 1989-12-16 | 1989-12-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077819B2 (ja) |
-
1989
- 1989-12-16 JP JP1324891A patent/JPH077819B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02191368A (ja) | 1990-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0130798B1 (en) | Semiconductor memory device | |
| JP2647023B2 (ja) | 半導体記憶装置 | |
| KR100338085B1 (ko) | Ｍｐｕ 및 ｄｒａｍ 캐시메모리를 갖는 반도체집적회로 | |
| JP2866362B2 (ja) | リードオンチップリードフレーム及びこれを用いた半導体素子のパッケージ | |
| EP0041844B1 (en) | Semiconductor integrated circuit devices | |
| EP0962976B1 (en) | Integrated circuit having a unique lead configuration | |
| KR970008144B1 (ko) | 반도체 메모리 | |
| JP2985479B2 (ja) | 半導体メモリおよび半導体メモリモジュール | |
| US6013924A (en) | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit | |
| JPH077819B2 (ja) | 半導体記憶装置 | |
| JP3914649B2 (ja) | 半導体装置 | |
| JPS6140053A (ja) | 半導体装置 | |
| JPH0763066B2 (ja) | 半導体装置 | |
| JPH0358544B2 (ja) | ||
| US20060220263A1 (en) | Semiconductor device to be applied to various types of semiconductor package | |
| JPS61225845A (ja) | 半導体装置 | |
| JPS61199647A (ja) | 半導体集積回路装置 | |
| KR100306967B1 (ko) | 반도체메모리집적회로장치의데이터입/출력회로배열 | |
| JPH0546638B2 (ja) | ||
| JPS58184735A (ja) | 集積回路チツプ | |
| JPS5915500Y2 (ja) | 半導体記憶装置 | |
| JPH03225697A (ja) | 半導体集積回路 | |
| KR19980073448A (ko) | 반도체 메모리 장치의 와이어 본딩용 패드 | |
| JPS6020239Y2 (ja) | バブルメモリチツプ | |
| JPS6364054B2 (ja) |