JPH077838A - 回路遮断器の制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 必要なアナログ回路素子数を減らして、回路
構成の簡単化、製造コストの抑制などを図ると共に、耐
ノイズ性の向上を実現する。 【構成】 演算制御手段の制御内容を示す図１におい
て、Ａ−Ｄ変換回路からは、周期的な変換指令に応じて
サンプリング値（デジタルデータＡｋ、Ｂｋ、Ｃｋ）が
周期的に出力され（ステップｃ、ｈ、ｍ）、ステップ
ｄ、ｉ、ｎでは上記サンプリング値が適正か否かを判断
する。この判断は、前回、前々回のサンプリング値に基
づいて予め予測しておいた値に基づいて行うもので、そ
の予測値と実測サンプリング値との差が所定の限度値以
下の状態を両者が一致したものと見なし、これを適正な
状態と判断する。サンプリング値が適正であると判断し
た場合には、そのサンプリング値をデジタル演算に利用
するが、不適正であった場合には、当該予測値をサンプ
リング値として有効化する（ステップｅ、ｊ、ｏ）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、事故電流を検出したと
きに主回路接点を開放させるという引き外し動作を行う
回路遮断器の制御装置に関する。

【０００２】

【従来の技術】図６には、例えば特開昭６２−１７３９
３０号公報に見られるような回路遮断器が示されてい
る。即ち、この図６において、１ａ、１ｂ、１ｃは三相
交流電源に接続される電源側端子で、これらは夫々主回
路接点２ａ、２ｂ、２ｃ及び交流電路たる主回路導体３
ａ、３ｂ、３ｃを介して負荷側端子４ａ、４ｂ、４ｃに
接続されている。５ａ、５ｂ、５ｃは各相の主回路導体
３ａ、３ｂ、３ｃを夫々一次側導体とした変流器、６
ａ、６ｂ、６ｃは各相用の変流器５ａ、５ｂ、５ｃの二
次側出力を全波整流する整流回路である。

【０００３】また、７ａ、７ｂ、７ｃは整流回路６ａ、
６ｂ、６ｃの出力電流を各相用のアナログ電圧信号に変
換する負担回路であり、そのアナログ電圧信号の電圧レ
ベルは、各相の負荷電流値に応じたものとなる。つま
り、上記変流器５ａ〜５ｃ、整流回路６ａ〜６ｃ及び負
担回路７ａ〜７ｃによって負荷電流を検出するための電
流検出手段８が構成されている。尚、整流回路６ａ、６
ｂ、６ｃの負側の出力端子、並びに負担回路７ａ、７
ｂ、７ｃにおける出力端子と反対側の端子は、共通電位
ラインであるライン９に接続されている。

【０００４】そして、上記のような電流検出手段８内の
負担回路７ａ、７ｂ、７ｃからのアナログ電圧信号は、
ダイオードＯＲ回路１０を介してライン１１に与えられ
ると共に、最大相弁別回路１２に対し個別に入力される
ようになっている。上記最大相弁別回路１２は、入力さ
れた各相のアナログ電圧信号のうち最大の信号を選択し
て出力する構成となっており、その出力は信号変換回路
１３に入力される。この信号変換回路１３は、入力され
たアナログ電圧信号の実効値を演算するようになってお
り、その演算結果値はＡ−Ｄ変換回路１４によりデジタ
ル電圧信号に変換された後にマイクロコンピュータ１５
に与えられる。

【０００５】このマイクロコンピュータ１５は、入力さ
れたデジタル電圧信号により示される負荷電流値に基づ
いて主回路接点２ａ〜２ｃを開放させるという引き外し
動作を制御するためのものであり、その出力ポートＰ0
がサイリスタ１６のゲートに接続されている。上記サイ
リスタ１６は、そのアノードが釈放形の引き外し装置１
７を介してライン１１に接続されていると共に、カソー
ドがライン９に接続されている。この引き外し装置１７
は、サイリスタ１６のオンに応じて通電されたときに図
示しない引き外し機構を介して主回路接点２ａ、２ｂ、
２ｃを開放する構成となっている。

【０００６】１８はライン１１及び９間に図示極性の定
電圧ダイオード１９を介して接続された限時制御回路
で、これは定電圧ダイオード１９のブレークダウンに応
じて通電状態となったときに、その印加電圧の大小に応
じた限時時間経過後にトリガパルスを出力して前記サイ
リスタ１６のゲートに与えるように構成されている。ま
た、２０はライン１１から給電される電源回路で、前記
Ａ−Ｄ変換回路１４及びマイクロコンピュータ１５の電
源は、この電源回路２０から得るようになっている。

【０００７】上記のように構成された回路遮断器におい
て、主回路導体３ａ、３ｂ、３ｃに負荷電流が流れた状
態では、ライン１１に対して、電流検出手段８及びダイ
オードＯＲ回路１０を通じてアナログ電圧信号が与えら
れるようになる。このため、ライン１１及び９間に電位
差が生じて給電状態になると共に、電源回路２０が機能
してＡ−Ｄ変換回路１４及びマイクロコンピュータ１５
に電源が与えられるようになる。

【０００８】このような状態で、主回路導体３ａ、３
ｂ、３ｃに短絡事故に至らない小規模の事故電流が流れ
たときには、次のように作用する。即ち、電流検出手段
８内の負担回路７ａ、７ｂ、７ｃから各相の負荷電流値
に応じた電圧レベルのアナログ電圧信号が夫々出力され
るものであり、これら電圧信号の波形は周知のように絶
対値波形となる。このように各相用のアナログ電圧信号
が出力されると、最大相弁別回路１２が最も大なる電圧
信号を選択すると共に、信号変換回路１３が、斯様に選
択されたアナログ電圧信号の実効値を演算するようにな
る。

【０００９】そして、信号変換回路１３からの信号は、
Ａ−Ｄ変換回路１４によりデジタル電圧信号に変換され
た後にマイクロコンピュータ１５に入力される。このと
き、マイクロコンピュータ１５は、予め設定されたプロ
グラムに基づいて上記デジタル電圧信号により示される
負荷電流値のレベル判別を実行し、さらに斯かるレベル
判別結果に基づいて所定の限時動作を行った後に出力ポ
ートＰ0 からトリガパルスを出力する。すると、このト
リガパルスをゲートに受けたサイリスタ１６がターンオ
ンして引き外し装置１７に通電されるようになるため、
主回路接点２ａ、２ｂ、２ｃが開放されるという時延引
き外し動作が行われる。

【００１０】これに対して、主回路導体３ａ、３ｂ、３
ｃに短絡電流等の大規模の事故電流が流れたときには、
次のように作用する。即ち、この場合には、電流検出手
段８内の負担回路７ａ、７ｂ、７ｃからのアナログ電圧
信号の電圧レベルが急上昇して、ライン１１及び９間の
電圧が定電圧ダイオード１９のツェナー電圧を越えるよ
うになる。すると、定電圧ダイオード１９がブレークダ
ウンして限時制御回路１８が通電状態になるため、所定
の限時時間経過後に上記限時制御回路１８からトリガパ
ルスが出力される。従って、このトリガパルスによりサ
イリスタ１６がターンオンされるようになり、以て引き
外し装置１７により主回路接点２ａ、２ｂ、２ｃが開放
されるという瞬時引き外し動作が行われる。

【００１１】

【発明が解決しようとする課題】上記従来構成の回路遮
断器では、各相用のアナログ電圧信号のうち最大電圧レ
ベルの信号の弁別、並びに負荷電流の実効値の演算を、
アナログ演算処理手段である最大相弁別回路１２及び信
号変換回路１３により行っている。このため、多数のア
ナログ回路素子を組合わせる必要が生じて回路構成の複
雑化並びに全体の製造コストの高騰を招くばかりか、そ
のアナログ回路部分の出力レベルを調整するための面倒
な作業が必要になってくる問題点があった。

【００１２】本発明は上記のような問題点を解決するた
めになされたもので、その目的は、回路構成の簡単化並
びに製造コストの抑制を図り得ると共に、面倒な調整作
業を不要にでき、しかも、耐ノイズ性能の向上も合わせ
て実現できるようになる回路遮断器を提供することにあ
る。

【００１３】

【課題を解決するための手段】本発明は上記目的を達成
するために、複数相の交流電路に流れる負荷電流を検出
するため電流検出手段と、この電流検出手段による検出
出力を負荷電流に応じたレベルの信号に変換する負担回
路と、この負担回路からの信号を一定周期でサンプリン
グするＡ−Ｄ変換回路と、このＡ−Ｄ変換回路によるサ
ンプリング値に基づいた演算処理を行って回路遮断器を
動作させるための信号を出力する演算処理手段とを備え
た回路遮断器において、前記演算処理手段を、前記Ａ−
Ｄ変換回路による信号サンプリング時において前回以前
のサンプリング値に基づいて次回のサンプリング値を予
測すると共に、その予測値に基づいてサンプリング値の
適否を判定し、その判定結果が適正であるときのみ当該
サンプリング値を有効化すると共に、判定結果が不適正
であるときには前記予測値をサンプリング値として有効
化する第１の判定手段と、この判定手段により有効化さ
れた各相のサンプリング値を夫々二乗する二乗演算手段
と、この二乗演算手段による各相用のサンプリング値の
演算結果を夫々について一定周期毎に累算する第１の加
算手段と、この第１の加算手段による累算回数を計数す
る計数手段と、この計数手段が設定計数値に達したとき
に前記第１の加算手段による各相用の累算データのうち
最大のものを選択する最大相選択手段と、この最大相選
択手段により選択された累算データを前記設定計数値に
より除算する除算手段と、この除算手段の除算結果が所
定の動作レベルに達したか否かを判定する第２の判定手
段と、この判定手段によって前記除算結果が所定の動作
レベルに達した旨判定されたときに前記除算手段の除算
結果を一定周期毎に累算する第２の加算手段と、この第
２の加算手段の累算結果が所定値を越えたか否かを判定
する第３の判定手段と、この第３の判定手段による判定
結果に基づいて前記回路遮断器を動作させるための信号
を出力する出力手段とを含んだ構成としたものである
（請求項１）。

【００１４】この場合、前記第１の判定手段は、前記予
測値として、過去のサンプリング値の変化状態に基づい
て算出した模擬データを利用する構成としても良い（請
求項２）。

【００１５】さらに、上記第１の判定手段は、予測値と
実際のサンプリング値との差が限度値以下の状態をサン
プリング値が適正な状態と判断する構成としても良い
（請求項３）。

【００１６】

【作用】請求項１の構成によれば、Ａ−Ｄ変換回路は、
電流検出手段により検出され且つ負担回路により負荷電
流に応じたレベルの信号に変換された信号を一定周期で
サンプリングするようになり、演算処理手段は、このよ
うなサンプリング値に基づいた演算処理を行なうように
なる。この場合、演算処理手段は、Ａ−Ｄ変換回路によ
る信号サンプリング時において前回以前のサンプリング
値に基づいて次回のサンプリング値を予測すると共に、
その予測値に基づいてサンプリング値の適否を判定し、
その判定結果が適正であるときのみ当該サンプリング値
を有効化すると共に、判定結果が不適正であるときには
前記予測値をサンプリング値として有効化する。このよ
うな演算処理が行われることにより、重畳ノイズによる
悪影響が除去される。

【００１７】さらに、演算処理手段は、このように有効
化された各相のサンプリング値を夫々二乗すると共に、
この二乗値を各相に対応したものについて夫々一定周期
毎に累算し、その累算回数が設定計数値に達したときに
上記二乗値の各相用累算データのうち最大のものを選択
すると共に、斯様に選択された累算データを前記設定計
数値で除算し、この除算結果が所定のレベルに達したと
きにはその除算結果を一定周期毎に累算し、この累算結
果が所定値を越えたときに回路遮断器を動作させるため
の信号を出力し、これにより引き外し動作が行われる。
従って、引き外し動作のための演算処理をデジタル電圧
信号によってのみ行うことができる。

【００１８】請求項２の構成によれば、上記のような演
算処理時において、過去のサンプリング値の変化状態に
基づいて算出した模擬データを予測値として利用するよ
うになるから、予測値を正確なものとすることができ
る。

【００１９】請求項３の構成によれば、演算処理時にお
いて、予測値と実際のサンプリング値との差が限度値以
下の状態をサンプリング値が適正な状態と判断するよう
になるから、その判断に冗長性を持たせることができる
ようになる。

【００２０】

【実施例】以下、本発明の一実施例について、図１乃至
図５を参照しながら説明する。全体の電気的構成の概略
を示す図２において、電源側端子２１ａ、２１ｂ、２１
ｃは、Ａ、Ｂ、Ｃ各相より成る三相交流電源に接続され
るもので、これらは夫々主回路接点２２ａ、２２ｂ、２
２ｃ及び交流電路たる主回路導体２３ａ、２３ｂ、２３
ｃを介して負荷側端子２４ａ、２４ｂ、２４ｃに接続さ
れている。

【００２１】変流器２５ａ、２５ｂ、２５ｃは、夫々
Ａ、Ｂ、Ｃ各相の主回路導体２３ａ、２３ｂ、２３ｃを
一次側導体とするもので、それらの二次側出力は整流回
路２６ａ、２６ｂ、２６ｃにより全波整流される。この
とき、整流回路２６ａ、２６ｂ、２６ｃの負側の各出力
端子はライン２７に共通に接続され、正側の各出力端子
は夫々ライン２８ａ、２８ｂ、２８ｃに接続されてい
る。

【００２２】負担回路２９ａ、２９ｂ、２９ｃは、整流
回路２６ａ、２６ｂ、２６ｃの出力電流を各相用のアナ
ログ電圧信号に変換するためのものであり、これらは図
３に示すように、前記ライン２８ａ、２８ｂ、２８ｃと
後述する電源回路３０との間に夫々抵抗Ｒ1 、Ｒ2 、Ｒ
3 を接続することにより構成されている。

【００２３】従って、ライン２８ａ、２８ｂ、２８ｃに
は各抵抗Ｒ1 、Ｒ2 、Ｒ3 での電圧降下に応じたアナロ
グ電圧信号Ｖａ、Ｖｂ、Ｖｃが出力されるものであり、
各アナログ電圧信号Ｖａ、Ｖｂ、Ｖｃの電圧レベルは、
各相の負荷電流値Ｉａ、Ｉｂ、Ｉｃに応じたものとな
る。つまり、以上述べた変流器２５ａ〜２５ｃ、整流回
路２６ａ〜２６ｃ及び負担回路２９ａ〜２９ｃによっ
て、主回路導体２３ａ、２３ｂ、２３ｃに流れるＡ、
Ｂ、Ｃ各相の負荷電流を検出するための電流検出手段３
１が構成されている。

【００２４】そして、上記のような電流検出手段３１か
らライン２８ａ、２８ｂ、２８ｃに夫々出力される各相
用アナログ電圧信号Ｖａ、Ｖｂ、Ｖｃは、ダイオード３
２ａ、３２ｂ、３２ｃより成るダイオードＯＲ回路３２
を介してライン３３に与えられると共に、信号選択手段
３４に与えられるようになっている。

【００２５】上記信号選択手段３４は、アナログ電圧信
号Ｖａ、Ｖｂ、Ｖｃを所定の順序で択一的に通過させる
という選択動作を、外部からの動作指令信号に基づいて
繰返し実行するものであり、その具体的な構成について
は後述する。また、信号選択手段３４の出力を増幅する
ための差動増幅回路３５の具体的構成も後述する。

【００２６】Ａ−Ｄ変換回路３６は、差動増幅回路３５
の出力（つまりアナログ電圧信号Ｖａ、Ｖｂ、Ｖｃに対
応した電圧信号）をデジタル変換するためのもので、そ
の変換出力は演算処理手段であるマイクロコンピュータ
３７に与えられる。

【００２７】このマイクロコンピュータ３７は、Ａ−Ｄ
変換回路３６による変換動作を制御する共に、入力され
たデジタル電圧信号により示される負荷電流値に基づい
て主回路接点２２ａ〜２２ｃを開放させるという引き外
し動作を制御するためのものであり、その出力ポートＰ
0 がサイリスタ３８のゲートに接続されている。また、
マイクロコンピュータ３７は、前記信号選択手段３４の
制御も行うように構成されており、その出力ポートＰ1
から信号選択手段３４を動作させるための動作指令信号
Ｓａ、Ｓｂ、Ｓｃを後述のように周期的に出力する。

【００２８】上記サイリスタ３８は、そのアノードが釈
放形の引き外し装置３９を介してライン３３に接続され
ていると共に、カソードがライン２７に接続されてい
る。上記引き外し装置３９は、サイリスタ３８のオンに
応じて通電されたときに図示しない引き外し機構を介し
て主回路接点２２ａ、２２ｂ、２２ｃを開放する構成と
なっている。

【００２９】限時制御回路４０は、ライン３３及びライ
ン２７間に図示極性の定電圧ダイオード４１を介して接
続されており、定電圧ダイオード４１のブレークダウン
に応じて通電状態となったときに、その印加電圧の大小
に応じた限時時間経過後にトリガパルスを出力して前記
サイリスタ３８のゲートに与えるように構成されてい
る。尚、信号選択手段３４、Ａ−Ｄ変換回路３６及びマ
イクロコンピュータ３７等の電源は、前記電源回路３０
から得るようになっている。

【００３０】図３には信号選択手段３４及び差動増幅回
路３５の具体的な構成例が関連回路と共に示されてお
り、以下この図３について説明する。即ち、前にも述べ
たように負担回路２９ａ、２９ｂ、２９ｃを構成する抵
抗Ｒ1 、Ｒ2 、Ｒ3 は、ライン２８ａ、２８ｂ、２８ｃ
と電源回路３０との間に接続されている。この電源回路
３０は、これに接続されたライン４２にアナロググラン
ド電圧を出力するようなっており、このライン４２及び
前記抵抗Ｒ1 、Ｒ2 、Ｒ3 が共通に接続されたライン４
３間に正電圧を出力すると共に、ライン４２及び前記ラ
イン２７間に負電圧を出力する二電源型に構成されてい
る。

【００３１】信号選択手段３４において、アナログスイ
ッチ４４ａ、４４ｂ、４４ｃの各入力側端子は夫々抵抗
Ｒ4 、Ｒ5 、Ｒ6 を介して前記ライン２８ａ、２８ｂ、
２８ｃに接続され、また各出力側端子はライン４５に共
通に接続されている。このとき、上記ライン４５は抵抗
Ｒ7 を介してアナロググランド電位のライン４２に接続
されており、この抵抗Ｒ7 にはノイズ吸収用のコンデン
サＣ1 が並列接続されている。

【００３２】上記各アナログスイッチ４４ａ、４４ｂ、
４４ｃは、そのゲート端子に前記マイクロコンピュータ
３７からの動作指令信号Ｓａ、Ｓｂ、Ｓｃを受けるよう
になっており、その信号入力状態で導通するようになっ
ている。また、信号選択手段３４において、アナログス
イッチ４４ａ、４４ｂ、４４ｃの各入力側端子には、こ
れらのオフ時に過大電圧が印加されることを阻止するた
めのダイオードＤ1 、Ｄ2 、Ｄ3 の各アノードが夫々接
続されており、これらダイオードＤ1 、Ｄ2 、Ｄ3 の各
カソードは前記ライン４３に共通に接続されている。

【００３３】一方、差動増幅回路３５において、ライン
４３及び２７から給電されるオペアンプ４６は、その非
反転入力端子（＋）がライン４５に接続されていると共
に、反転入力端子（−）が抵抗Ｒ8 を介してライン４３
に接続されている。また、オペアンプ４６の出力端子と
反転入力端子（−）との間には、帰還抵抗Ｒ9 及びノイ
ズ吸収用コンデンサＣ2 の並列回路が接続されている。
さらに、オペアンプ４６の出力端子は、Ａ−Ｄ変換回路
３６の入力端子ＡＤに接続されている。尚、この場合に
おいて、抵抗Ｒ4 〜Ｒ9 の抵抗値をその符号で表わした
場合、各抵抗値は、Ｒ4 ＝Ｒ5 ＝Ｒ6 ＝Ｒ8 ＝Ｒa 、Ｒ
7 ＝Ｒ9 ＝Ｒb となるように設定されている。

【００３４】さて、以下においては、上記構成の作用に
ついてマイクロコンピュータ３７による制御内容と共に
説明する。主回路導体２３ａ、２３ｂ、２３ｃに負荷電
流が流れた状態では、ライン２８ａ、２８ｂ、２８ｃに
アナログ電圧信号Ｖａ、Ｖｂ、Ｖｃが出力されるように
なるため、電源回路３０が機能して信号選択手段３４、
差動増幅回路３５、Ａ−Ｄ変換回路３６及びマイクロコ
ンピュータ３７に電源が与えられるようになる。

【００３５】このような電源投入状態で、主回路導体２
３ａ、２３ｂ、２３ｃに短絡事故に至らない小規模の事
故電流が流れたときには、次のように作用する。即ち、
電流検出手段３１からライン２８ａ、２８ｂ、２８ｃに
対し、Ａ、Ｂ、Ｃ各相の負荷電流値Ｉａ、Ｉｂ、Ｉｃに
夫々対応した電圧レベルのアナログ電圧信号Ｖａ、Ｖ
ｂ、Ｖｃが出力されるものであり、これら電圧信号Ｖ
ａ、Ｖｂ、Ｖｃの波形は周知のように絶対値波形とな
る。ここで、電源回路３０によってライン４３及び４２
間に出力される電圧をＶｚとした場合、Ｖａ、Ｖｂ、Ｖ
ｃは次式で表わされる。

【００３６】 Ｖａ＝Ｒ1 Ｉａ＋Ｖｚ Ｖｂ＝Ｒ2 Ｉｂ＋Ｖｚ Ｖｃ＝Ｒ3 Ｉｃ＋Ｖｚ

【００３７】一方、マイクロコンピュータ３７は、後述
するように動作指令信号Ｓａ、Ｓｂ、Ｓｃをこの順に時
分割した状態で所定周期にて反復出力して信号選択手段
３４に与える。このため、動作指令信号Ｓａが出力され
た期間にはアナログスイッチ４４ａが導通し、ライン２
８ａに出力されたアナログ電圧信号Ｖａが、抵抗Ｒ4、
アナログスイッチ４４ａ及びライン４５を介して差動増
幅回路３５内のオペアンプ４６の非反転入力端子（＋）
に与えられる。

【００３８】また、動作指令信号Ｓｂ及びＳｃ出力され
た各期間には、アナログスイッチ４４ｂ及び４４ｃの各
導通に応じて、ライン２８ｂ及び２８ｃに出力されたア
ナログ電圧信号Ｖｂ及びＶｃが、夫々抵抗Ｒ5 、アナロ
グスイッチ４４ｂ、ライン４５或は抵抗Ｒ6 、アナログ
スイッチ４４ｃ、ライン４５を介してオペアンプ４６の
非反転入力端子（＋）に与えられる。

【００３９】このとき、上記ライン４５は、アナロググ
ランド電位のライン４２に対して抵抗Ｒ7 を介して接続
されているから、上記のようにアナログスイッチ４４
ａ、４４ｂ、４４ｃの各導通に応じてオペアンプ４６の
非反転入力端子（＋）に夫々与えられるアナログ電圧信
号Ｖ'a、Ｖ'b、Ｖ'cは、次式で与えられる。但し、次式
においてＶｏはライン４２の電位（アナロググランド電
位）である。

【００４０】 Ｖ'a＝（Ｒ1 Ｉa ＋Ｖz −Ｖ0 ）Ｒ7 ／（Ｒ4 ＋Ｒ7 ） Ｖ'b＝（Ｒ2 Ｉb ＋Ｖz −Ｖ0 ）Ｒ7 ／（Ｒ5 ＋Ｒ7 ） Ｖ'c＝（Ｒ3 Ｉc ＋Ｖz −Ｖ0 ）Ｒ7 ／（Ｒ6 ＋Ｒ7 ）

【００４１】しかして、オペアンプ４６には、その反転
入力端子（−）に対しライン４３から（Ｖｚ−Ｖｏ）で
示される値の電圧が抵抗Ｒ8 を介して与えられ、また、
非反転入力端子（＋）に対し上記アナログ電圧信号Ｖ'
a、Ｖ'b、Ｖ'cの何れかが入力されるため、そのオペア
ンプ４６による増幅出力電圧は、次式で得られる。但
し、以下においては、アナログ電圧信号Ｖ'a、Ｖ'b、
Ｖ'cが入力された各場合におけるオペアンプ４６の増幅
出力電圧を夫々Ｖxa、Ｖxb、Ｖxcとして表わすことにす
る。

【００４２】 Ｖxa＝Ｖ'a（Ｒ8 ＋Ｒ9 ）／Ｒ8 −（Ｖz −Ｖo ）Ｒ9 ／Ｒ8 Ｖxb＝Ｖ'b（Ｒ8 ＋Ｒ9 ）／Ｒ8 −（Ｖz −Ｖ0 ）Ｒ9 ／Ｒ8 Ｖxc＝Ｖ'C（Ｒ8 ＋Ｒ9 ）／Ｒ8 −（Ｖz −Ｖ0 ）Ｒ9 ／Ｒ8

【００４３】ここで、Ｒ4 ＝Ｒ5 ＝Ｒ6 ＝Ｒ8 ＝Ｒa に
設定され、且つＲ7 ＝Ｒ9 ＝Ｒb に設定されているか
ら、Ｖ'a、Ｖ'b、Ｖ'c及びＶxa、Ｖxb、Ｖxcは夫々次式
で得られる。

【００４４】 Ｖ'a＝（Ｒ1 Ｉa ＋Ｖz −Ｖ0 ）Ｒb ／（Ｒa ＋Ｒb ） Ｖ'b＝（Ｒ2 Ｉb ＋Ｖz −Ｖ0 ）Ｒb ／（Ｒa ＋Ｒb ） Ｖ'c＝（Ｒ3 Ｉc ＋Ｖz −Ｖ0 ）Ｒb ／（Ｒa ＋Ｒb ） Ｖxa＝Ｖ'a（Ｒa ＋Ｒb ）／Ｒa −（Ｖz −Ｖ0 ）Ｒb ／Ｒa ＝Ｉa Ｒ1 Ｒb ／Ｒa Ｖxb＝Ｖ'b（Ｒa ＋Ｒb ）／Ｒa −（Ｖz −Ｖ0 ）Ｒb ／Ｒa ＝Ｉb Ｒ2 Ｒb ／Ｒa Ｖxc＝Ｖ'c（Ｒa ＋Ｒb ）／Ｒa −（Ｖz −Ｖ0 ）Ｒb ／Ｒa ＝Ｉc Ｒ3 Ｒb ／Ｒa

【００４５】以上のようにして、マイクロコンピュータ
３７にて信号選択手段３４を制御することにより、差動
増幅回路３５の出力端子から、Ａ、Ｂ、Ｃ各相の負荷電
流値Ｉａ、Ｉｂ、Ｉｃに比例した電圧レベルのアナログ
電圧信号Ｖxa、Ｖxb、Ｖxcを周期的に取出すことができ
るものである。この場合、負担回路２９ａ、２９ｂ、２
９ｃを構成する各抵抗Ｒ1 、Ｒ2 、Ｒ3 を等しく設定し
ておけば、上記各アナログ電圧信号Ｖxa、Ｖxb、Ｖxcを
同じ基準で比較することができる。

【００４６】マイクロコンピュータ３７は、このような
動作指令信号Ｓａ、Ｓｂ、Ｓｃによる信号選択手段３４
の時分割制御と同時に、Ａ−Ｄ変換回路３６も時分割制
御するようになっている。従って、Ａ−Ｄ変換回路３６
は、上記のように得られるアナログ電圧信号Ｖxa、Ｖx
b、Ｖxcを一定周期でサンプリングすることになる。つ
まり、Ａ−Ｄ変換回路３６は、負担回路２９ａ、２９
ｂ、２９ｃからのアナログ電圧信号を一定周期でサンプ
リングしてデジタル電圧信号に変換するものであり、そ
のデジタル電圧信号（本発明でいうサンプリング値に相
当）はマイクロコンピュータ３７に入力される。

【００４７】このとき、マイクロコンピュータ３７にお
いては、予め設定されたプログラムに基づいて上記デジ
タル電圧信号により示される負荷電流のうち最大のもの
を選択して、その実効値の演算並びにその実効値により
示される各相負荷電流値のレベル判別を実行するもので
あり、これらの演算内容については後で図１に基づいて
説明する。

【００４８】また、マイクロコンピュータ３７は、上記
レベル判別結果に基づいて事故電流の有無を検知し、事
故電流が流れた旨を検知した場合には、その事故電流の
大きさに応じた限時動作を行った後に出力ポートＰ0 か
らトリガパルスを出力する。すると、このトリガパルス
をゲートに受けたサイリスタ３８がターンオンして引き
外し装置３９に通電されるようになるため、主回路接点
２２ａ、２２ｂ、２２ｃが開放されるという通常の引き
外し動作が行われる。

【００４９】これに対して、主回路導体２３ａ、２３
ｂ、２３ｃに短絡電流等の大規模の事故電流が流れたと
きには、次のように作用する。即ち、この場合には、電
流検出手段３１からライン２８ａ、２８ｂ、２８ｃに出
力されるアナログ電圧信号Ｖａ、Ｖｂ、Ｖｃの電圧レベ
ルが急上昇するため、ライン３３及びライン２７間の電
圧もダイオードＯＲ回路３２を通じて上昇して定電圧ダ
イオード４１のツェナー電圧を越えるようになる。

【００５０】すると、定電圧ダイオード４１がブレーク
ダウンして限時制御回路４０が通電状態になるため、上
記限時制御回路４０からは、その印加電圧（即ち負荷電
流値）の大小に応じた所定の限時時間経過後にトリガパ
ルスが出力される。従って、このトリガパルスによりサ
イリスタ３８がターンオンされるようになり、以て引き
外し装置３９により主回路接点２２ａ、２２ｂ、２２ｃ
が開放されるという瞬時引き外し動作が行われる。

【００５１】さて、図１にはマイクロコンピュータ３７
の演算内容が示されており、以下これについて関連作用
と共に説明する。図１において、まず、マイクロコンピ
ュータ３７の電源投入に応じた初期化ステップａの実行
後に、変数Ｋを初期値「１」にセットする（ステップ
ｂ）。この後、ステップｃにおいて、信号選択手段３４
に対し動作指令信号Ｓａを出力すると共に、Ａ−Ｄ変換
回路３６に対してデジタル変換開始指令を出力する。す
ると、信号選択手段３４がＡ相のアナログ電圧信号Ｖａ
を通過させるようになり、この電圧信号ＶａはＡ−Ｄ変
換回路３６によりＡ相用のデジタル電圧信号（本発明で
いうサンプリング値に相当）を示すデジタルデータＡｋ
に変換される。

【００５２】次いで、ステップｄにおいて、上記のよう
に変換された実測デジタルデータＡｋが適正なものか否
かを判断する。このような判断は、前回、前々回のデジ
タルデータＡｋに基づいて予め予測しておいたデジタル
データＡｋ′に基づいて行うものであり、その予測デジ
タルデータＡｋ′と実測デジタルデータＡｋとの差が所
定の限度値以下の状態を両者が一致したものと見なし、
これを適正な状態と判断する。

【００５３】そして、上記ステップｄで「ＹＥＳ」と判
断した場合（つまり、デジタルデータＡｋが適正なもの
であった）場合には、そのままステップｆへ移行し、
「ＮＯ」の場合（デジタルデータＡｋが不適正なもので
あった場合）には、ステップｅにおいて、予測デジタル
データＡｋ′を実測デジタルデータＡｋとして有効化
し、この後にステップｆへ移行する。尚、上記ステップ
ｄ、ｅは本発明でいう第１の判定手段に相当する。

【００５４】二乗演算手段に相当する上記ステップｆに
おいては、上記のように有効化されたデジタルデータＡ
ｋの二乗演算を行うと共に、その演算結果値Ａｋ² をデ
ータＤｋとしてストアする。さらに、次のステップｇ
（第１の加算手段に相当）では、上記のようにストアさ
れたデジタルデータＤｋ（＝Ａｋ² ）を累算用メモリデ
ータＥｋに累算する。その後において、以上のようなス
テップｃ〜ｇは、後述のステップｓで「ＹＥＳ」と判断
されるまで一定周期で繰返されるものであり、従って上
記のような二乗演算及び累算は一定周期毎に行われる。

【００５５】この後には、ステップｈにおいて、信号選
択手段３４に対し動作指令信号Ｓｂを出力すると共に、
Ａ−Ｄ変換回路３６に対してデジタル変換開始指令を出
力する。従って、この場合には、Ｂ相のアナログ電圧信
号Ｖｂが信号選択手段３４を通過してＡ−Ｄ変換回路３
６によりＢ相用のデジタル電圧信号（本発明でいうサン
プリング値に相当）を示すデジタルデータＢｋに変換さ
れる。

【００５６】次いで、ステップｉにおいて、上記のよう
に変換された実測デジタルデータＢｋが適正なものか否
かを判断する。このような判断は、前述したステップｄ
での判断と同様にして予め予測しておいたデジタルデー
タＢｋ′に基づいて行うものであり、その予測デジタル
データＢｋ′と実測デジタルデータＢｋとの差が所定の
限度値以下の状態を両者が一致したものと見なし、これ
を適正な状態と判断する。

【００５７】そして、上記ステップｉで「ＹＥＳ」と判
断した場合（つまり、デジタルデータＢｋが適正なもの
であった）場合には、そのままステップｋへ移行し、
「ＮＯ」の場合（デジタルデータＢｋが不適正なもので
あった場合）には、ステップｊにおいて、予測デジタル
データＢｋ′を実測デジタルデータＢｋとして有効化
し、この後にステップｋへ移行する。尚、上記ステップ
ｉ、ｊは本発明でいう第１の判定手段に相当する。

【００５８】二乗演算手段に相当する上記ステップｋに
おいては、上記デジタルデータＢｋの二乗演算を行うと
共に、その演算結果値Ｂｋ² をデータＦｋとしてストア
し、さらに第１の加算手段に相当するステップｌにおい
て、上記のようにストアされたデータＦｋ（＝Ｂｋ² ）
を累算用メモリデータＧｋに加算する。そして、この場
合にも上記のような二乗演算及び累算は一定周期毎に行
われる。

【００５９】引続いてステップｍにおいて、信号選択手
段３４に対し動作指令信号Ｓｃを出力すると共に、Ａ−
Ｄ変換回路３６に対してデジタル変換開始指令を出力す
る。従って、この場合には、Ｃ相のアナログ電圧信号Ｖ
ｃが信号選択手段３４を通過してＡ−Ｄ変換回路３６に
よりＣ相用のデジタル電圧信号を示すデジタルデータＣ
ｋに変換される。

【００６０】次いで、ステップｎにおいて、上記のよう
に変換された実測デジタルデータＣｋが適正なものか否
かを判断する。このような判断は、前述したステップ
ｄ、ｉでの判断と同様にして予め予測しておいたデジタ
ルデータＣｋ′に基づいて行うものであり、その予測デ
ジタルデータＣｋ′と実測デジタルデータＣｋとの差が
所定の限度値以下の状態を両者が一致したものと見な
し、これを適正な状態と判断する。

【００６１】そして、上記ステップｎで「ＹＥＳ」と判
断した場合（つまり、デジタルデータＣｋが適正なもの
であった）場合には、そのままステップｐへ移行し、
「ＮＯ」の場合（デジタルデータＣｋが不適正なもので
あった場合）には、ステップｏにおいて、予測デジタル
データＣｋ′を実測デジタルデータＣｋとして有効化
し、この後にステップｐへ移行する。尚、上記ステップ
ｎ、ｏは本発明でいう第１の判定手段に相当する。

【００６２】二乗演算手段に相当する上記ステップｐに
おいて、上記デジタル電圧信号により示されるデジタル
データＣｋの二乗演算を行うと共に、その演算結果値Ｃ
ｋ²をデータＨｋとしてストアし、さらに第１の加算手
段に相当するステップｑにおいて、上記のようにストア
されたデータＨｋ（＝Ｃｋ² ）を累算用メモリデータＩ
ｋに加算する。そして、この場合にも上記のような二乗
演算及び累算は一定周期毎に行われる。

【００６３】この後には、ステップｓにおいて、変数Ｋ
が設定計数値Ｎに達したか否かを判断し、「ＮＯ」の場
合には変数Ｋを「１」だけインクリメントするステップ
ｒ（計数手段に相当）を実行した後にステップｃへ戻
る。この場合において、上記ステップｃ〜ｑの１サイク
ルの周期がｔ0 であった場合には、ステップｓで「ＹＥ
Ｓ」と判断されるまでの所要時間Ｔは、Ｔ＝Ｎ・ｔ0 と
なり、従ってステップｇ、ｌ、ｑでのＮはＮ＝Ｔ／ｔ0
で表わされる。

【００６４】上記ステップｓで「ＹＥＳ」と判断した場
合、つまりステップｃ〜ｑがＮ回実行されて各相用デジ
タルデータＤｋ（＝Ａｋ² ）、Ｆｋ（＝Ｂｋ² ）、Ｈｋ
（＝Ｃｋ² ）がＮ回サンプリングされ、以て夫々の累算
データＥｋ、Ｇｋ、Ｉｋが得られた場合には、最大相選
択手段に相当するステップｔにおいて、上記各相用の累
算データＥｋ、Ｇｋ、Ｉｋのうち最大のものを選択し、
これを最大値データＪｋとしてストアする。次いで、除
算手段に相当するステップｕにおいて、上記最大値デー
タＪｋを設定計数値Ｎにより除算すると共に、その除算
結果Ｊｋ／Ｎ（＝Ｊｋ・ｔ0 ／Ｔ）を除算データＬｋと
してストアする。

【００６５】この後には、第２の判定手段に相当するス
テップｖにおいて、上記除算データＬｋが過電流動作レ
ベルに達しているか否かの判定を行う。このステップｖ
で「ＹＥＳ」となったときには、第２の加算手段に相当
するステップｘにおいて、上記除算データＬｋを累算用
メモリデータＭｋに累算する。また、ステップｖで「Ｎ
Ｏ」となったときには、ステップｗにおいて、上記累算
用メモリデータＭｋから除算データＬｋを減算する。斯
様なステップｘ及びｗは、その後のステップｙで「ＹＥ
Ｓ」と判断されるまで、一定周期で繰返されるものであ
り、従って上記のような累算或は減算は一定周期で行わ
れる。

【００６６】第３の判定手段に相当する上記ステップｙ
では、累算用メモリデータＭｋが所定値Ｐを越えたか否
かを判断するものであり、「ＹＥＳ」のときには出力ポ
ートＰ0 からトリガパルスを出力するステップｚ（出力
手段に相当）を実行して演算動作を終了する。従って、
斯様な演算動作終了時には、上記トリガパルスにより前
述した引き外し動作が行われる。また、ステップｙで
「ＮＯ」となったときには前記ステップｂへ戻るもので
あり、以下のステップを上述同様に繰返す。

【００６７】ここで、一般的な回路遮断器の保護特性は
図４のように設定される。即ち、負荷電流値が過電流動
作レベルを越えると、負荷電流の大きさに応じて、長限
時動作、短限時動作及び瞬時動作を実行する。特に、本
実施例のマイクロコンピュータ３７が行う過電流保護動
作に対応した長限時動作領域では、図１に示したような
演算処理が行われることにより、動作時間が負荷電流値
の二乗に反比例する反限時特性に設定される。即ち、長
限時動作領域では、（負荷電流）² ×（動作時間）＝一
定値となるような動作が行われる。

【００６８】以上のように、本実施例によれば、反限時
特性を有した過電流保護動作をデジタル演算により行う
ようにしたから、アナログ回路素子を組み合わせて成る
従来構成で必要であった面倒な出力レベル調整作業が不
要になり、また、必要となるアナログ回路素子数を減ら
すことができて、回路構成の簡単化並びに製造コストの
抑制を実現できるようになる。

【００６９】特に、本実施例では、Ａ−Ｄ変換回路３６
により負荷電流に応じた電圧信号をサンプリングする際
において、そのサンプリング結果であるデジタル電圧信
号（デジタルデータＡｋ、Ｂｋ、Ｃｋ）の適否を、前回
及び前々回のサンプリング値に基づいて予測した値（予
測デジタルデータＡｋ′、Ｂｋ′、Ｃｋ′）により判定
し、その判定結果が適正であるときのみサンプリング値
を有効化すると共に、判定結果が不適正であるときには
上記のような予測値を実測のサンプリング値を示すデー
タとして有効化する構成としたから、以下に述べるよう
な効果を奏することができる。

【００７０】即ち、図５に示すように、負荷電流を示す
電圧信号Ｖは、Ａ−Ｄ変換回路３６により一定周期ｔ0
でサンプリングされるものであり、そのサンプリング値
は、図５中の“イ”→“ロ”→“ハ”→“ニ”→“ホ”
→……の順に出力される。この場合、電圧信号Ｖに髭状
のノイズが重畳する場合があり、そのノイズ発生タイミ
ングとサンプリングタイミングが一致したときには、
“ヘ”、“ト”のようなサンプリング値が誤出力される
ため、引き外し動作が不安定になる虞がある。このよう
な場合、サンプリング値の適否を上述のように判定する
構成を採用した本実施例によれば、例えば“ヘ”のサン
プリングタイミングでは、実測サンプリング値“ニ”と
略一致した値の予測値が有効化されることになるから、
ノイズによる悪影響を殆ど受けない安定した引き外し動
作が得られるようになる。また、この場合には、予測値
と実際のサンプリング値との差が所定の限度値以下の状
態を両者が一致したものと見なして適正状態と判断する
構成となっているから、その判断に冗長性を持たせるこ
とができるようになる。

【００７１】尚、上記実施例において、Ａ−Ｄ変換回路
３６による過去のサンプリング値の変化状態に基づいて
予め模擬データを算出しておき、この模擬データを予測
値として利用するように構成しても良いものであり、こ
のような構成とした場合には予測値を正確なものにでき
る。

【００７２】また、本発明は上記した実施例に限定され
るものではなく、例えば信号処理回路をディスクリート
回路を組合わせて成るデジタル回路により実現しても良
い等、その要旨を逸脱しない範囲で種々変形して実施す
ることができる。

【００７３】

【発明の効果】本発明によれば、以上の説明によって明
らかなように、複数相の交流電路に流れる負荷電流値を
示す各相用アナログ電圧信号をデジタル変換するＡ−Ｄ
変換回路を設けると共に、このＡ−Ｄ変換回路からの出
力に基づいたデジタル演算によって反限時特性を有した
過電流保護動作を行なう構成としたから、必要なアナロ
グ回路素子数を減らすことができて、回路構成の簡単化
並びに製造コストの抑制を図り得ると共に、従来必要で
あった面倒な出力レベル調整作業が不要になり、しか
も、信号処理手段により負荷電流の実効値をデジタル演
算するのに要する時間は過電流保護動作時間に比して十
分に早くすることができて、その演算結果値の精度向上
を期待できるようになるものである。

【００７４】さらに、Ａ−Ｄ変換回路によるサンプリン
グ値が不適正であった場合には、そのサンプリング値に
代えて、前回以前のサンプリング値により予め予測して
おいた値を有効化するように構成としたから、回路遮断
器による引き外し動作の耐ノイズ性を向上させ得るよう
になる。

【図面の簡単な説明】

【図１】本発明の一実施例における要部の制御内容を示
すフローチャート

【図２】全体の概略的回路構成図

【図３】同図２中の一部を詳細に示す回路構成図

【図４】保護特性曲線図

【図５】作用説明用のタイミングチャート

【図６】従来例説明用の図２相当図

【符号の説明】

図面中、２２ａ、２２ｂ、２２ｃは主回路接点、２３
ａ、２３ｂ、２３ｃは主回路導体（交流電路）、２５
ａ、２５ｂ、２５ｃは変流器、２６ａ、２６ｂ、２６ｃ
は整流回路、２９ａ、２９ｂ、２９ｃは負担回路、３０
は電源回路、３１は電流検出手段、３４は信号選択手
段、３５は演算増幅回路、３６はＡ−Ｄ変換回路、３７
はマイクロコンピュータ（演算処理手段）、３８はサイ
リスタ、３９は引き外し装置を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数相の交流電路に流れる負荷電流を検
   出するため電流検出手段と、この電流検出手段による検
   出出力を負荷電流に応じたレベルの信号に変換する負担
   回路と、この負担回路からの信号を一定周期でサンプリ
   ングするＡ−Ｄ変換回路と、このＡ−Ｄ変換回路による
   サンプリング値に基づいた演算処理を行って回路遮断器
   を動作させるための信号を出力する演算処理手段とを備
   えた回路遮断器において、 前記演算処理手段は、 前記Ａ−Ｄ変換回路による信号サンプリング時において
   前回以前のサンプリング値に基づいて次回のサンプリン
   グ値を予測すると共に、その予測値に基づいてサンプリ
   ング値の適否を判定し、その判定結果が適正であるとき
   のみ当該サンプリング値を有効化すると共に、判定結果
   が不適正であるときには前記予測値をサンプリング値と
   して有効化する第１の判定手段と、 この判定手段により有効化された各相のサンプリング値
   を夫々二乗する二乗演算手段と、 この二乗演算手段による各相用のサンプリング値の演算
   結果を夫々について一定周期毎に累算する第１の加算手
   段と、 この第１の加算手段による累算回数を計数する計数手段
   と、 この計数手段が設定計数値に達したときに前記第１の加
   算手段による各相用の累算データのうち最大のものを選
   択する最大相選択手段と、 この最大相選択手段により選択された累算データを前記
   設定計数値により除算する除算手段と、 この除算手段の除算結果が所定の動作レベルに達したか
   否かを判定する第２の判定手段と、 この判定手段によって前記除算結果が所定の動作レベル
   に達した旨判定されたときに前記除算手段の除算結果を
   一定周期毎に累算する第２の加算手段と、 この第２の加算手段の累算結果が所定値を越えたか否か
   を判定する第３の判定手段と、 この第３の判定手段による判定結果に基づいて前記回路
   遮断器を動作させるための信号を出力する出力手段とを
   含んで構成されていることを特徴とする回路遮断器。
2. 【請求項２】 演算処理手段が有する第１の判定手段
   は、過去のサンプリング値の変化状態に基づいて算出し
   た模擬データを予測値として利用するように構成されて
   いることを特徴とする請求項１記載の回路遮断器の制御
   装置。
3. 【請求項３】 演算処理手段が有する第１の判定手段
   は、予測値と実際のサンプリング値との差が限度値以下
   の状態をサンプリング値が適正な状態と判断するように
   構成されていることを特徴とする請求項１または２記載
   の回路遮断器の制御装置。