JPH0778464A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 動作時の消費電流を低減する動作モードを実
現することを目的とする。 【構成】 モード切り替え回路９を用いて、アドレス制
御回路１Ａによりコラムアドレスを取り込むタイミング
を変えることで、外部アドレス信号の変化に対する無用
な内部回路の動作を防ぎ、これによる無駄に流れる動作
電流をなくすことで、事実上の消費電流が低いデバイス
を構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、消費電力を低くする
ことができるＤＲＡＭ等の半導体記憶装置に関するもの
である。

【０００２】

【従来の技術】従来の半導体記憶装置の構成について図
１２を参照しながら説明する。図１２は、従来の一般的
なダイナミックランダムアクセスメモリ（以下、「ＤＲ
ＡＭ」という。）の構成を示すブロック図である。

【０００３】図１２において、１は外部／（この場合の
スラッシュ／は、オーバーラインを示す。以下、同様で
ある。）ＲＡＳ信号及び外部／ＣＡＳ信号によってロウ
アドレスラッチ信号及びコラムアドレスラッチ信号を出
力するアドレス制御回路、２は外部アドレス信号を受
け、上記ロウアドレスラッチ信号で制御されるロウアド
レスバッファ、３は外部アドレス信号を受け、上記コラ
ムアドレスラッチ信号で制御されるコラムアドレスバッ
ファである。

【０００４】また、４はロウアドレスバッファ２に接続
されたロウデコーダ、５はコラムアドレスバッファ３に
接続されたコラムデコーダ、６はコラムアドレスバッフ
ァ３の出力信号の変化を受けてアドレス変化信号を出力
するアドレス変化検出回路である。

【０００５】さらに、７はロウデコーダ４及びコラムデ
コーダ５に接続されたメモリセル、８はアドレス変化検
出回路６及びメモリセル７に接続され、差動増幅器（セ
ンスアンプ）等を含む出力系制御回路である。なお、出
力系制御回路８は、上記アドレス変化信号を受けてメモ
リセル７からの読み出し信号を出力信号として出力して
いる。

【０００６】つぎに、前述した従来の半導体記憶装置の
動作について図１３及び図１４を参照しながら説明す
る。図１３は、従来の半導体記憶装置である一般的なＤ
ＲＡＭの読み出しタイミング及び動作電流を示すタイミ
ングチャートである。また、図１４は、図１３における
外部アドレス信号の不特定（Ｄon't care）の部分で数
回アドレスを変化させた場合を示すタイミングチャート
である。

【０００７】図１３において、（ａ）は外部／ＲＡＳ信
号、（ｂ）は外部／ＣＡＳ信号、（ｃ）は外部アドレス
信号、（ｄ）は出力系制御回路８の電流波形をそれぞれ
示す。

【０００８】図１４において、（ａ）は外部／ＲＡＳ信
号、（ｂ）は外部／ＣＡＳ信号、（ｃ）は外部アドレス
信号、（ｄ）は出力系制御回路８の電流波形、（ｅ）は
コラムアドレスラッチ信号、（ｆ）はアドレス変化信
号、（ｇ）は出力系制御回路８の出力信号をそれぞれ示
す。

【０００９】従来の半導体記憶装置は、図１３（ａ）及
び（ｂ）に示すように、外部／ＲＡＳ信号が“Ｈ”レベ
ルから“Ｌ”レベルに変化した際にＸアドレスを、外部
／ＣＡＳ信号が“Ｈ”レベルから“Ｌ”レベルに変化し
た際にＹアドレスをチップ内部に取り込む動作を行って
いる。

【００１０】図１３（ｄ）に示すように、外部／ＲＡＳ
信号が“Ｈ”レベルから“Ｌ”レベルに変化した際、ロ
ウ系の動作のために電流が流れ、外部／ＣＡＳ信号が
“Ｈ”レベルから“Ｌ”レベルへ変化した際、コラム系
の動作のために電流が流れる。

【００１１】また、図１３（ｄ）に示すように、外部／
ＲＡＳ信号が“Ｌ”レベルから“Ｈ”レベルへ変化する
際、ロウ系のリセットのために電流が流れ、外部／ＣＡ
Ｓ信号が“Ｌ”レベルから“Ｈ”レベルへ変化する際、
コラム系のリセットのために電流が流れる。

【００１２】図１３（ｃ）に示すように、外部アドレス
信号に対する規定は、Ｘアドレスの取り込みと、Ｙアド
レスの取り込み時のみで、それ以外は不特定（Ｄon't c
are）になっている。

【００１３】ところで、一般的なＤＲＡＭはファースト
ページモードで動作できるような仕様で作られているた
め、図１４（ａ）及び（ｅ）に示すように、外部／ＲＡ
Ｓ信号が“Ｈ”レベルから“Ｌ”レベルに変化してしば
らく後に、コラムアドレスラッチ信号が“Ｌ”レベルへ
と変化し、外部アドレス信号をコラムアドレスとして取
り込むように動作する。

【００１４】この外部アドレス信号の変化を受けて、図
１４（ｃ）及び（ｆ）に示すように、アドレス変化信号
が外部アドレス信号が変化する度にワンショットパルス
を出力して出力系制御回路８に伝わる。

【００１５】この出力系制御回路８は、アドレス変化検
出回路６からのアドレス変化信号のパルスを受ける度に
内部のデータを読み直しに行くので、図１４（ｂ）及び
（ｇ）に示すように、外部／ＣＡＳ信号が“Ｈ”から
“Ｌ”へ変化した際、ｔ_CAC（ＣＡＳアクセス）の時間
後に出力信号（Ｄｏｕｔ）を得ることができる。

【００１６】しかしながら、図１４（ｃ）、（ｄ）及び
（ｅ）に示すように、外部アドレス信号がコラムアドレ
ス受け付け期間に何回も変化すると、その度に出力系制
御回路８が動作し、前述したロウ系及びコラム系の動作
による電流以外に外部アドレス信号が変化することで消
費する電流が流れる。

【００１７】ここで、前述した従来の半導体記憶装置の
出力系制御回路８に含まれる差動増幅器（センスアン
プ）について図１５を参照しながら説明する。図１５
は、従来の半導体記憶装置において微少電位差を増幅す
るために一般によく使用するカレントミラー型差動増幅
器を示す回路図である。

【００１８】図１５において、Ｑ₁、Ｑ₂、Ｑ₅、Ｑ₆、Ｑ
₁₀及びＱ₁₁はＰチャンネルＭＯＳトランジスタ、Ｑ₃、
Ｑ₄、Ｑ₇、Ｑ₈、Ｑ₉、Ｑ₁₂、Ｑ₁₃及びＱ₁₄はＮチャンネ
ルＭＯＳトランジスタである。

【００１９】活性化信号φ（前述したアドレス変化信号
に相当する。）が“Ｈ”レベルになった状態の時に、入
力信号Ｃと／Ｃの間の電圧レベルの差に応じて出力端子
に“Ｈ”レベルあるいは“Ｌ”レベルを出力するもので
ある。このカレントミラー型差動増幅器の特徴として
は、活性化信号φが“Ｈ”レベルの時、入力信号Ｃと／
Ｃの信号レベルが変化する際、その値に応じた電圧が出
力端子にあらわれるように動作するというもので、スタ
ティックな差動増幅器であるが、動作電流が大きいとい
う欠点を持つ。

【００２０】

【発明が解決しようとする課題】上述したような従来の
半導体記憶装置では、外部アドレス信号が動作スペック
内で必要以上に変化するように動作させた場合、通常動
作に比べ、非常に多くの動作電流が流れるという問題点
があった。

【００２１】また、従来の半導体記憶装置におけるカレ
ントミラー型差動増幅器では、動作電流が大きいという
問題点があった。

【００２２】この発明は、前述した問題点を解決するた
めになされたもので、動作モードを切り替えることによ
り必要以上に動作電流が流れないようにできる半導体記
憶装置を得ることを目的とする。

【００２３】また、別のモード切り替え信号と併用する
ことでページモード時のアクセスペナルティを最小にで
きる半導体記憶装置を得ることを目的とする。

【００２４】

【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、次に掲げる手段を備えたものであ
る。 〔１〕 モード切り替え信号を生成するモード切り替え
手段。 〔２〕 前記モード切り替え信号及び外部／ＲＡＳ信号
に基づき外部／ＣＡＳ信号がハイレベルからローレベル
に変化したときのみコラムアドレスラッチ信号を出力
し、前記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づ
いてロウアドレスラッチ信号を出力するアドレス制御手
段。 〔３〕 前記コラムアドレスラッチ信号に基づいて外部
アドレス信号をコラムアドレスとして取り込むアドレス
バッファ手段。 〔４〕 前記コラムアドレスの取り込み時にアドレス変
化信号を出力するアドレス変化検出手段。 〔５〕 前記アドレス変化信号に基づいてマトリックス
状に配置されたメモリセル内の情報をロウアドレス及び
前記コラムアドレスを用いて読み出しを行う出力系制御
手段。

【００２５】この発明の請求項２に係る半導体記憶装置
は、次に掲げる手段を備えたものである。 〔１〕 第１及び第２のモード切り替え信号を生成する
モード切り替え手段。 〔２〕 前記第１及び第２のモード切り替え信号並びに
外部／ＲＡＳ信号に基づき外部／ＣＡＳ信号がハイレベ
ルからローレベルに最初に変化したとき、その後のロー
レベルからハイレベルに変化したときコラムアドレスラ
ッチ信号を出力し、前記外部／ＲＡＳ信号及び外部／Ｃ
ＡＳ信号に基づいてロウアドレスラッチ信号を出力する
アドレス制御手段。 〔３〕 前記コラムアドレスラッチ信号に基づいて外部
アドレス信号をコラムアドレスとして取り込むアドレス
バッファ手段。 〔４〕 前記コラムアドレスの取り込み時にアドレス変
化信号を出力するアドレス変化検出手段。 〔５〕 前記アドレス変化信号に基づいてマトリックス
状に配置されたメモリセル内の情報をロウアドレス及び
前記コラムアドレスを用いて読み出しを行う出力系制御
手段。

【００２６】この発明の請求項３に係る半導体記憶装置
は、次に掲げる手段を備えたものである。 〔１〕 モード切り替え信号を生成するモード切り替え
手段。 〔２〕 前記モード切り替え信号及び外部／ＲＡＳ信号
に基づき外部／ＣＡＳ信号がハイレベルからローレベル
に変化したときにコラムアドレスラッチ信号を出力し、
前記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づいて
ロウアドレスラッチ信号を出力するアドレス制御手段。 〔３〕 前記コラムアドレスラッチ信号に基づいて外部
アドレス信号をコラムアドレスとして取り込むアドレス
バッファ手段。 〔４〕 前記コラムアドレスの取り込み時にアドレス変
化信号を出力するアドレス変化検出手段。 〔５〕 前記アドレス変化信号に基づいてマトリックス
状に配置されたメモリセル内の情報をロウアドレス及び
前記コラムアドレスを用いて読み出しを行いラッチ型差
動増幅器を含む出力系制御手段。

【００２７】この発明の請求項４に係る半導体記憶装置
は、次に掲げる手段を備え、Ｘ１デバイスとして動作す
る場合には１ビット分のデータを読み出す差動増幅器の
みが動作するものである。 〔１〕 モード切り替え信号を生成するモード切り替え
手段。 〔２〕 前記モード切り替え信号及び外部／ＲＡＳ信号
に基づき外部／ＣＡＳ信号がハイレベルからローレベル
に変化したときにコラムアドレスラッチ信号を出力し、
前記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づいて
ロウアドレスラッチ信号を出力するアドレス制御手段。 〔３〕 前記コラムアドレスラッチ信号に基づいて外部
アドレス信号をコラムアドレスとして取り込むアドレス
バッファ手段。 〔４〕 前記コラムアドレスの取り込み時にアドレス変
化信号を出力するアドレス変化検出手段。 〔５〕 前記アドレス変化信号に基づいてマトリックス
状に配置されたメモリセル内の情報をロウアドレス及び
前記コラムアドレスを用いて読み出しを行い差動増幅器
を含む出力系制御手段。

【００２８】この発明の請求項５に係る半導体記憶装置
は、次に掲げる手段を備えたものである。 〔１〕 ＷＣｂＲの特殊タイミングと、外部アドレスの
特定端子に外部電源電圧より高い電圧をかけることとに
よりモード切り替え信号を生成するモード切り替え手
段。 〔２〕 前記モード切り替え信号及び外部／ＲＡＳ信号
に基づき外部／ＣＡＳ信号がハイレベルからローレベル
に変化したときにコラムアドレスラッチ信号を出力し、
前記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づいて
ロウアドレスラッチ信号を出力するアドレス制御手段。 〔３〕 前記コラムアドレスラッチ信号に基づいて外部
アドレス信号をコラムアドレスとして取り込むアドレス
バッファ手段。 〔４〕 前記コラムアドレスの取り込み時にアドレス変
化信号を出力するアドレス変化検出手段。 〔５〕 前記アドレス変化信号に基づいてマトリックス
状に配置されたメモリセル内の情報をロウアドレス及び
前記コラムアドレスを用いて読み出しを行う出力系制御
手段。

【００２９】

【作用】この発明の請求項１に係る半導体記憶装置にお
いては、モード切り替え手段によって、モード切り替え
信号が生成される。また、アドレス制御手段によって、
前記モード切り替え信号及び外部／ＲＡＳ信号に基づき
外部／ＣＡＳ信号がハイレベルからローレベルに変化し
たときのみコラムアドレスラッチ信号が出力され、前記
外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づいてロウ
アドレスラッチ信号が出力される。さらに、アドレスバ
ッファ手段によって、前記コラムアドレスラッチ信号に
基づいて外部アドレス信号がコラムアドレスとして取り
込まれ、アドレス変化検出手段によって、前記コラムア
ドレスの取り込み時にアドレス変化信号が出力される。
そして、出力系制御手段によって、前記アドレス変化信
号に基づいてマトリックス状に配置されたメモリセル内
の情報をロウアドレス及び前記コラムアドレスが用いら
れて読み出しが行われる。

【００３０】この発明の請求項２に係る半導体記憶装置
においては、モード切り替え手段によって、第１及び第
２のモード切り替え信号が生成される。また、アドレス
制御手段によって、前記第１及び第２のモード切り替え
信号並びに外部／ＲＡＳ信号に基づき外部／ＣＡＳ信号
がハイレベルからローレベルに最初に変化したとき、そ
の後のローレベルからハイレベルに変化したときコラム
アドレスラッチ信号が出力され、前記外部／ＲＡＳ信号
及び外部／ＣＡＳ信号に基づいてロウアドレスラッチ信
号が出力される。さらに、アドレスバッファ手段によっ
て、前記コラムアドレスラッチ信号に基づいて外部アド
レス信号がコラムアドレスとして取り込まれ、アドレス
変化検出手段によって、前記コラムアドレスの取り込み
時にアドレス変化信号が出力される。そして、出力系制
御手段によって、前記アドレス変化信号に基づいてマト
リックス状に配置されたメモリセル内の情報をロウアド
レス及び前記コラムアドレスが用いられて読み出しが行
われる。

【００３１】この発明の請求項３に係る半導体記憶装置
においては、モード切り替え手段によって、モード切り
替え信号が生成される。また、アドレス制御手段によっ
て、前記モード切り替え信号及び外部／ＲＡＳ信号に基
づき外部／ＣＡＳ信号がハイレベルからローレベルに変
化したときにコラムアドレスラッチ信号が出力され、前
記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づいてロ
ウアドレスラッチ信号が出力される。さらに、アドレス
バッファ手段によって、前記コラムアドレスラッチ信号
に基づいて外部アドレス信号がコラムアドレスとして取
り込まれ、アドレス変化検出手段によって、前記コラム
アドレスの取り込み時にアドレス変化信号が出力され
る。そして、ラッチ型差動増幅器を含む出力系制御手段
によって、前記アドレス変化信号に基づいてマトリック
ス状に配置されたメモリセル内の情報をロウアドレス及
び前記コラムアドレスが用いられて読み出しが行われ
る。

【００３２】この発明の請求項４に係る半導体記憶装置
においては、モード切り替え手段によって、モード切り
替え信号が生成される。また、アドレス制御手段によっ
て、前記モード切り替え信号及び外部／ＲＡＳ信号に基
づき外部／ＣＡＳ信号がハイレベルからローレベルに変
化したときにコラムアドレスラッチ信号が出力され、前
記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づいてロ
ウアドレスラッチ信号が出力される。さらに、アドレス
バッファ手段によって、前記コラムアドレスラッチ信号
に基づいて外部アドレス信号がコラムアドレスとして取
り込まれ、アドレス変化検出手段によって、前記コラム
アドレスの取り込み時にアドレス変化信号が出力され
る。そして、差動増幅器を含む出力系制御手段によっ
て、前記アドレス変化信号に基づいてマトリックス状に
配置されたメモリセル内の情報をロウアドレス及び前記
コラムアドレスが用いられて読み出しが行われ、Ｘ１デ
バイスとして動作する場合には１ビット分のデータを読
み出す差動増幅器のみが動作する。

【００３３】この発明の請求項５に係る半導体記憶装置
においては、モード切り替え手段によって、ＷＣｂＲの
特殊タイミングと、外部アドレスの特定端子に外部電源
電圧より高い電圧をかけることとによりモード切り替え
信号が生成される。また、アドレス制御手段によって、
前記モード切り替え信号及び外部／ＲＡＳ信号に基づき
外部／ＣＡＳ信号がハイレベルからローレベルに変化し
たときにコラムアドレスラッチ信号が出力され、前記外
部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づいてロウア
ドレスラッチ信号が出力される。さらに、アドレスバッ
ファ手段によって、前記コラムアドレスラッチ信号に基
づいて外部アドレス信号がコラムアドレスとして取り込
まれ、アドレス変化検出手段によって、前記コラムアド
レスの取り込み時にアドレス変化信号が出力される。そ
して、出力系制御手段によって、前記アドレス変化信号
に基づいてマトリックス状に配置されたメモリセル内の
情報をロウアドレス及び前記コラムアドレスが用いられ
て読み出しが行われる。

【００３４】

【実施例】

実施例１．この発明の実施例１の構成について図１、図
２及び図３を参照しながら説明する。図１は、この発明
の実施例１の構成を示すブロック図であり、ロウアドレ
スバッファ２〜出力系制御回路８は上述した従来装置の
ものと同様である。また、図２は、この発明の実施例１
のモード切り替え回路の構成を示す図である。さらに、
図３は、この発明の実施例１のアドレス制御回路の構成
を示す図である。なお、各図中、同一符号は同一又は相
当部分を示す。

【００３５】図１において、１Ａはアドレス制御回路、
９はモード切り替え信号Ａを出力するモード切り替え回
路である。なお、このモード切り替え信号Ａは、コラム
アドレスラッチ信号を制御するために使用される。

【００３６】図２において、１１はパッド（ＰＡＤ）、
１２は容量（Ｃ）、１３はトランジスタ、１４及び１５
はインバータである。また、ＮＤはノードである。

【００３７】図３において、１６は外部／ＲＡＳ信号が
入力されるインバータ、１７は偶数段から構成され遅延
量ａの遅延素子、１８はインバータ、１９はＮＡＮＤゲ
ート、２０はインバータ、２１は偶数段から構成され遅
延量ｂの遅延素子、２２はＮＯＲゲート、２３はＮＡＮ
Ｄゲート、２４及び２５はインバータ、２６及び２７は
ＮＯＲゲート、２８はＮＯＲゲート、２９及び３０はイ
ンバータである。なお、ロウアドレスラッチ信号の生成
回路は省略している。

【００３８】ところで、この発明の請求項１に係るモー
ド切り替え手段は、この実施例１ではモード切り替え回
路９に相当し、この発明の請求項１に係るアドレス制御
手段は、この実施例１ではアドレス制御回路１Ａに相当
し、この発明の請求項１に係るアドレスバッファ手段
は、この実施例１ではコラムアドレスバッファ３に相当
し、この発明の請求項１に係るアドレス変化検出手段
は、この実施例１ではアドレス変化検出回路６に相当
し、この発明の請求項１に係る出力系制御手段は、この
実施例１ではロウアドレスバッファ２、ロウデコーダ
４、コラムデコーダ５及び出力系制御回路８から構成さ
れている。

【００３９】つぎに、前述した実施例１の動作について
図４及び図５を参照しながら説明する。図４は、この発
明の実施例１の動作を示すタイミングチャートであっ
て、モード切り替え信号Ａを“Ｈ”レベルに固定した場
合のタイミングを示す。また、図５は、この発明の実施
例１のアドレス制御回路１Ａの動作を示すタイミングチ
ャートである。

【００４０】図４において、（ａ）は外部／ＲＡＳ信
号、（ｂ）は外部／ＣＡＳ信号、（ｃ）は外部アドレス
信号、（ｄ）は出力系制御回路８の電流波形、（ｅ）は
コラムアドレスラッチ信号、（ｆ）はアドレス変化信
号、（ｇ）は出力系制御回路８の出力信号をそれぞれ示
す。

【００４１】図５において、（ａ）はモード切り替え信
号Ａ、（ｂ）は外部／ＲＡＳ信号、（ｃ）は外部／ＣＡ
Ｓ信号、（ｄ）はノードＮＥの信号、（ｅ）はノードＮ
Ｆの信号、（ｆ）はコラムアドレスラッチ信号をそれぞ
れ示す。

【００４２】まず、モード切り替え回路９の動作を説明
する。パッド１１がフローティング状態のときは、電源
投入時、容量１２によりノードＮＤは“Ｈ”レベルにな
るのでモード切り替え信号Ａは“Ｈ”レベルである。一
方、パッド１１がグランドにワイヤリングされたときに
は、ノードＮＤは“Ｌ”レベルになるのでモード切り替
え信号Ａは“Ｌ”レベルである。

【００４３】従来の動作では、外部／ＲＡＳ信号が
“Ｈ”レベルから“Ｌ”レベルへ変化した後、しばらく
してコラムアドレスラッチ信号が“Ｌ”レベルに変化
し、コラムアドレスを受けつけるようにしていたが、こ
の実施例１では、図４（ｂ）及び（ｅ）に示すように、
外部／ＣＡＳ信号が“Ｈ”レベルから“Ｌ”レベルに変
化した後すぐにコラムアドレスラッチ信号が“Ｌ”レベ
ルへと変化し、コラムアドレスを受け付けるように動作
する。

【００４４】そのために、外部アドレス信号が必要以上
に変化しても、図４（ｃ）、（ｅ）、（ｆ）及び（ｇ）
に示すように、内部のコラムアドレスは変化せず、アド
レス変化信号はコラムアドレスラッチ信号が“Ｌ”レベ
ルの期間、すなわちＹアドレスの取り込み時のみ、ワン
ショットパルスを出力し、出力信号（Ｄｏｕｔ）が得ら
れる。従って、出力系制御回路８は、アドレス変化信号
のパルスに応答して動作するので、出力系制御回路８が
動作するのは一度だけであり、不必要な動作電流は流れ
ない。

【００４５】すなわち、モード切り替え信号Ａが“Ｌ”
レベルの場合は、図５の左側半分に示すように、ノード
ＮＥの信号は外部／ＲＡＳ信号が“Ｈ”レベルから
“Ｌ”レベルに変化した後、遅延量ａだけ遅延した後立
ち上がり、外部／ＣＡＳ信号が“Ｈ”レベルから“Ｌ”
レベルに変化した時立ち下がる。その結果、コラムアド
レスラッチ信号のコラムアドレス受け付け期間は長い。

【００４６】一方、モード切り替え信号Ａが“Ｈ”レベ
ルの場合には、図５の右側半分に示すように、ノードＮ
Ｆの信号は外部／ＲＡＳ信号が“Ｌ”レベルの期間に外
部／ＣＡＳ信号が“Ｈ”レベルから“Ｌ”レベルに変化
した直後に立ち上がり、遅延量ｂの遅延の後立ち下が
る。その結果、コラムアドレスラッチ信号のコラムアド
レス受け付け期間は短い。

【００４７】この発明の実施例１は、前述したように、
マトリックス状に配置されたメモリセル７内の情報を、
行アドレス信号及び列アドレス信号を用いて読み出しを
行い、外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づい
て前記行アドレス信号及び列アドレス信号を制御するア
ドレス制御回路１Ａを備える半導体記憶装置において、
モード切り替え回路９から出力されるモード切り替え信
号Ａによってアドレス制御回路１Ａがコントロールさ
れ、通常読み出し動作時に前記外部／ＣＡＳ信号の
“Ｈ”レベルから“Ｌ”レベルへの変化時のみ、外部ア
ドレス信号を前記列アドレスとして取り込むようにした
ものである。

【００４８】この実施例１は、モード切り替え回路９で
動作モードをコントロールし、つまり、モード切り替え
信号Ａが“Ｌ”レベルの場合は通常モード、モード切り
替え信号Ａが“Ｈ”レベルの場合には特殊モードとし、
不必要な外部アドレス信号の変化を内部回路に伝えない
ようにして無駄に流れる動作電流をなくしたものであ
る。

【００４９】すなわち、この実施例１は、動作時の消費
電流の低減する動作モード（特殊モード）を実現するこ
とを目的とする。そのために、モード切り替え回路９を
用いてコラムアドレスを取り込むタイミングを変えるこ
とで、外部アドレス信号の変化に対する無用な内部回路
の動作を防ぎ、これによる無駄に流れる動作電流をなく
すことで、事実上の消費電流の低いデバイスを得ること
ができる。

【００５０】実施例２．なお、前述した実施例１ではモ
ード切り替え回路を１個使用し、動作電流の大幅な低減
を行うことは可能であるが、外部／ＣＡＳ信号からのア
クセス時間は遅くなってしまう。図４に示すように、外
部／ＣＡＳ信号が“Ｈ”レベルから“Ｌ”レベルに変化
した後すぐに外部アドレス信号を取り込み始め、そこか
ら内部情報を読み出すため出力系制御回路８が動作しは
じめる。

【００５１】これによって出力信号が読み出されるの
で、外部／ＣＡＳ信号からの時間（ｔ_CAC）はアドレス
の変化からのアクセス時間（ｔ_CAA）に等しくなる（一
般に、図１４に示すように、ｔ_CAC≒ｔ_CAA／２であ
る）。このアクセスの遅れを防ぐため、特殊モードによ
る高速読み出しを行うのが実施例２である。

【００５２】この発明の実施例２の構成について図６及
び図７を参照しながら説明する。図６は、この発明の実
施例２の構成を示すブロック図であり、ロウアドレスバ
ッファ２〜出力系制御回路８は上述した従来装置のもの
と同様である。また、図７は、この発明の実施例２のア
ドレス制御回路の構成を示す図である。

【００５３】図６において、１Ｂはアドレス制御回路、
９はモード切り替え信号Ａを出力するモード切り替え回
路、１０はモード切り替え信号Ｂを出力するモード切り
替え回路である。なお、モード切り替え回路９及び１０
の構成は、前述した実施例１のモード切り替え回路と同
様であり、モード切り替え信号Ａ及びＢは、コラムアド
レスラッチ信号を制御するために使用される。

【００５４】図７において、３１はインバータ、３２は
ＮＯＲゲート、３３はインバータ、３４はＮＡＮＤゲー
ト、３５は偶数段から構成され遅延量ｃの遅延素子、３
６はインバータ、３７はＮＡＮＤゲート、３８はインバ
ータ、３９はインバータ、４０及び４１はクロックドＣ
ＭＯＳである。

【００５５】また、４２はインバータ、４３及び４４は
ＮＯＲゲート、４５はＮＯＲゲート、４６はインバー
タ、４７は偶数段から構成され遅延量ｂの遅延素子、４
８はＮＯＲゲート、４９はＮＡＮＤゲート、５０はイン
バータ、５１はＮＯＲゲートである。

【００５６】さらに、５２は偶数段から構成され遅延量
ａの遅延素子、５３はインバータ、５４はＮＡＮＤゲー
ト、５５はＮＯＲゲート、５６はＮＯＲゲート、５７及
び５８はインバータである。

【００５７】ところで、この発明の請求項２に係るモー
ド切り替え手段は、この実施例２ではモード切り替え回
路９及び１０から構成され、この発明の請求項２に係る
アドレス制御手段は、この実施例２ではアドレス制御回
路１Ｂに相当し、この発明の請求項２に係るアドレスバ
ッファ手段は、この実施例２ではコラムアドレスバッフ
ァ３に相当し、この発明の請求項２に係るアドレス変化
検出手段は、この実施例２ではアドレス変化検出回路６
に相当し、この発明の請求項２に係る出力系制御手段
は、この実施例２ではロウアドレスバッファ２、ロウデ
コーダ４、コラムデコーダ５及び出力系制御回路８から
構成されている。

【００５８】つぎに、前述した実施例２の動作について
図８、図９及び図１０を参照しながら説明する。図８
は、この発明の実施例２におけるモード切り替え信号Ａ
が“Ｈ”レベル、モード切り替え信号Ｂが“Ｌ”レベル
の場合の動作を示すタイミングチャートである。また、
図９は、この発明の実施例２におけるモード切り替え信
号Ａ及びＢが共に“Ｈ”レベルの場合の動作を示すタイ
ミングチャートである。さらに、図１０は、この発明の
実施例２のアドレス制御回路１Ｂの動作を示すタイミン
グチャートである。

【００５９】図８において、（ａ）は外部／ＲＡＳ信
号、（ｂ）は外部／ＣＡＳ信号、（ｃ）は外部アドレス
信号、（ｄ）は出力系制御回路８の出力信号、（ｅ）は
コラムアドレスラッチ信号、（ｆ）はアドレス変化信号
をそれぞれ示す。

【００６０】図９において、（ａ）は外部／ＲＡＳ信
号、（ｂ）は外部／ＣＡＳ信号、（ｃ）は外部アドレス
信号、（ｄ）は出力系制御回路８の出力信号、（ｅ）は
コラムアドレスラッチ信号、（ｆ）はアドレス変化信号
をそれぞれ示す。

【００６１】図１０において、（ａ）はモード切り替え
信号Ａ、（ｂ）はモード切り替え信号Ｂ、（ｃ）は外部
／ＲＡＳ信号、（ｄ）は外部／ＣＡＳ信号、（ｅ）はノ
ードＮＧの信号、（ｆ）はノードＮＨの信号、（ｇ）は
ノードＮＪの信号（＝外部／ＣＡＳ信号）、（ｈ）はノ
ードＮＫの信号、（ｉ）はコラムアドレスラッチ信号を
それぞれ示す。

【００６２】まず、モード切り替え信号Ａが“Ｈ”レベ
ル、モード切り替え信号Ｂが“Ｌ”レベルの場合につい
て説明する。図８は、ページモードでの動作を示してい
るが、これは図４に示す実施例１の動作と全く同じであ
る。つまり、図８に示すように、外部／ＣＡＳ信号が
“Ｈ”レベルから“Ｌ”レベルに変化した時、コラムア
ドレスを取り込むように動作しており、そこから出力系
制御回路８が動き始めるので出力信号（Ｄｏｕｔ１、
２、３）が出てくるまでは、実施例１と同様にアドレス
アクセス（ｔ_CAA）の時間分必要とする。すなわち、ア
クセスの高速化はまだなされていない。

【００６３】次に、モード切り替え信号Ａ及びＢが共に
“Ｈ”レベルの場合について説明する。図９に示すよう
に、外部／ＲＡＳ信号が“Ｈ”レベルから“Ｌ”レベル
に下がった後、外部／ＣＡＳ信号がはじめて“Ｈ”レベ
ルから“Ｌ”レベルへ変化する時は、実施例１と同様に
外部／ＣＡＳ信号が“Ｌ”レベルに下がってすぐにコラ
ムアドレスを取り込み、出力系制御回路８が動作して、
アドレスアクセス時間（ｔ_CAA）過ぎた後、出力信号
（Ｄｏｕｔ１）が得られる。

【００６４】つづいて、外部／ＲＡＳ信号が“Ｌ”レベ
ルを保った状態で、外部／ＣＡＳ信号が“Ｌ”レベルか
ら“Ｈ”レベルへ変化した際、図９（ｅ）に示すよう
に、再びコラムアドレスラッチ信号が“Ｌ”レベルに変
化してコラムアドレスを取り込み、出力系制御回路８が
動作し始める。

【００６５】そして、外部／ＣＡＳ信号が再び“Ｈ”レ
ベルから“Ｌ”レベルへと変化した際には、すでに内部
で読んでいるデータを出力するだけなので、外部／ＣＡ
Ｓ信号が“Ｌ”レベルになってＣＡＳアクセス時間（ｔ
_CAC）の後出力信号（Ｄｏｕｔ２）が得られる。

【００６６】同様に、次の外部／ＣＡＳ信号の“Ｌ”レ
ベルから“Ｈ”レベルへの変化で３番目の出力に相当す
るコラムアドレスを取り込み、次の外部／ＣＡＳ信号の
“Ｈ”レベルから“Ｌ”レベルへの変化時にＣＡＳアク
セス時間（ｔ_CAC）で出力信号（Ｄｏｕｔ３）を出すこ
とができる。

【００６７】なお、次に読み出す予定のない場合には、
外部／ＣＡＳ信号の“Ｌ”レベルから“Ｈ”レベルへの
変化時に適当なコラムアドレスを取り込んで出力系制御
回路８は動作するが、図９に示すように、次の外部／Ｃ
ＡＳ信号が“Ｈ”レベルから“Ｌ”レベルへと変化する
前に外部／ＲＡＳ信号が“Ｌ”レベルから“Ｈ”レベル
へと変化すると、その時点で、すべてリセットがかかる
ため出力信号は出力されず、内部の回路もリセット状態
になる。

【００６８】すなわち、モード切り替え信号Ａが“Ｈ”
レベルで、モード切り替え信号Ｂが“Ｌ”レベルの場合
は、図１０の左側半分に示すように、外部／ＣＡＳ信号
が“Ｈ”レベルから“Ｌ”レベルに変化したときコラム
アドレスラッチ信号（“Ｌ”レベル）が出力される。

【００６９】また、モード切り替え信号Ａが“Ｈ”レベ
ルで、モード切り替え信号Ｂが“Ｈ”レベルの場合は、
図１０の右側半分に示すように、１発目のコラムアドレ
スラッチ信号（“Ｌ”レベル）は外部／ＣＡＳ信号が
“Ｈ”レベルから“Ｌ”レベルに変化したときに出力さ
れ、２発目以降のコラムアドレスラッチ信号は外部／Ｃ
ＡＳ信号が“Ｌ”レベルから“Ｈ”レベルに変化したと
きに出力される。

【００７０】このようなページモードは、高速アクセス
モードとして良く使用されており、一度に読み出すビッ
ト長は、長くなる傾向がある。この実施例２に示すよう
な動作モードを使用した場合、１番目のビットのアクセ
スが少し遅くなるだけで、それ以降のビットの読み出し
は遅くならない。さらに、消費電流は大幅に低減するこ
とが可能となり、低消費かつ高速な動作が可能になる。

【００７１】この発明の実施例２は、前述したように、
マトリックス状に配置されたメモリセル７内の情報を、
行アドレス信号及び列アドレス信号を用いて読み出しを
行い、上記行アドレス信号及び列アドレス信号の制御
が、外部／ＲＡＳ信号及び外部／ＣＡＳ信号によって制
御されるアドレス制御回路１Ｂによってコントロールさ
れる半導体記憶装置において、モード切り替え回路９か
ら出力されるモード切り替え信号Ａと、モード切り替え
回路１０から出力されるモード切り替え信号Ｂとによっ
て、アドレス制御回路１Ｂがコントロールされること
で、ページモード読み出し動作時に、上記外部／ＣＡＳ
信号の“Ｈ”レベルから“Ｌ”レベルへの最初の変化時
に、外部アドレス信号を上記列アドレスとして取り込ん
で内部動作を行い、それ以降は上記外部／ＣＡＳ信号の
“Ｌ”レベルから“Ｈ”レベルへの変化時に上記外部ア
ドレス信号を列アドレスとして取り込んで順次内部動作
を行う動作モードを備えたものである。

【００７２】この実施例２は、別のモード切り替え回路
１０と併用することで、ページモード動作時のアクセス
ペナルティを最小にするようにアドレスの取り込みタイ
ミングを変えるように動作させたものである。

【００７３】実施例３．この発明の実施例３について図
１１を参照しながら説明する。図１１は、この発明の実
施例３の出力系制御回路８Ａに含まれる差動増幅器（セ
ンスアンプ）を示す回路図である。なお、この実施例３
の構成は、出力系制御回路８Ａ以外は前述した実施例１
又は実施例２と同様である。

【００７４】図１１において、Ｑ₁₅、Ｑ₁₆、Ｑ₁₇及びＱ
₁₈はＰチャンネルＭＯＳトランジスタ、Ｑ₁₉、Ｑ₂₀、Ｑ
₂₁、Ｑ₂₂及びＱ₂₃はＮチャンネルＭＯＳトランジスタで
ある。

【００７５】図１１に示す回路はクロスカップル型の差
動増幅器（センスアンプ）であり、活性化信号φ（実施
例１及び２で説明したアドレス変化信号に相当する。）
が“Ｈ”レベルになった時点での入力信号Ｃ及／Ｃの電
圧レベルの差を感じて出力端子に“Ｈ”レベルあるいは
“Ｌ”レベルの信号を出力し、その後入力信号Ｃ、／Ｃ
の値が変化しても出力の値は活性化信号φが“Ｌ”レベ
ルにもどらないと変化しない。すなわち、ダイナミック
的に動作する差動増幅器である。

【００７６】なお、上記ダイナミック的に動作する差動
増幅器（センスアンプ）とは、プリチャージ時と動作時
が存在することを示す。つまり、連続してコラムアドレ
スが変化すると、その変化に応じてデータを出力しなく
てはならず、プリチャージ期間と動作期間を分けられな
い。従って、上記ダイナミック型の差動増幅器を使用す
ることができない。一方、連続してコラムアドレスが変
化しない場合は一度読み終えた後すぐプリチャージする
ことができる。

【００７７】従来例で示すようなファーストページモー
ド対応の回路では、コラムアドレスが変化する度に内部
信号を読みにいくように動作するため、図１１に示すよ
うな差動増幅器は使用できない。それは、入力信号Ｃ、
／Ｃがいつ変化するかわからないために、消費電流の大
きいカレントミラー型差動増幅器を使用せざるをえなか
った。

【００７８】前述した実施例１及び２に示すようなコラ
ムアドレスラッチ信号の動作では連続してコラムのアド
レスが変化することがないため、図１１に示すようなダ
イナミックなラッチ型差動増幅器（センスアンプ）を使
用することが可能となる。図１１に示すような差動増幅
器は、消費電流が少なくセンスの感度も図１５に示すカ
レントミラー型差動増幅器と孫色ないので、前述した実
施例１又は実施例２に示す半導体記憶装置と併用して用
いれば、より低消費電流で動作するデバイスが得られ
る。

【００７９】すなわち、この発明の実施例３は、前述し
たように、マトリックス状に配置されたメモリセル７内
の情報を、行アドレス信号及び列アドレス信号を用いて
読み出しを行い、上記行アドレス信号及び列アドレス信
号の制御が、外部／ＲＡＳ信号及び外部／ＣＡＳ信号に
よって制御されるアドレス制御回路１Ａ、１Ｂによって
コントロールされる半導体記憶装置において、上記外部
／ＣＡＳ信号が“Ｈ”レベルから“Ｌ”レベルあるいは
“Ｌ”レベルから“Ｈ”レベルへ変化するいずれかの時
のみ、外部アドレス信号を上記列アドレスとして取り込
むように制御されており、上記コラムアドレスの変化を
受けて動作する差動増幅器が、ラッチ型差動増幅器（セ
ンスアンプ）で構成されているものである。

【００８０】実施例４．一般的なＤＲＡＭにおいては、
Ｘ１品（１ビットだけ出力するデバイス）の場合でも内
部動作として４ビットのデータを同時に読んでおき（４
個の差動増幅器を動作させる。）ニブルモードに対応さ
せていたが、ニブルモードを用いた読み出しを行うユー
ザーは非常に少ないので、ニブルモード自体をサポート
する必要性がなくなってきた。そこで、Ｘ１品の場合で
は、内部動作として１ビットのデータのみを読むように
する、つまり差動増幅器を１個だけ動作することでさら
に動作電流の低域を図ることが可能となる。なお、この
実施例４の構成は、上記のことを除いて前述した実施例
１、２又は３と同様である。

【００８１】すなわち、この発明の実施例４は、マトリ
ックス状に配置されたメモリセル７内の情報を行アドレ
ス信号及び列アドレス信号を用いて読み出しを行い、上
記行アドレス信号及び列アドレス信号の制御が、外部／
ＲＡＳ信号及び外部／ＣＡＳ信号によって制御されるア
ドレス制御回路１Ａ、１Ｂによってコントロールされる
半導体記憶装置において、モード切り替え回路９から出
力されるモード切り替え信号Ａによって出力系制御回路
８、８Ａを制御し、Ｘ１デバイスとして動作する際、１
ビット分のデータを読み出す差動増幅器のみが動作する
ものである。

【００８２】実施例５．上記各実施例では、モード切り
替え回路９として、ボンディングパッドを別に設け、そ
のパッドと電源電圧レベルあるいは接地レベルにワイヤ
リングすることで、モード切り替え信号Ａを出力してい
たが、この実施例４では、ＷＣｂＲ（外部の／ＷＥ信号
と／ＣＡＳ信号を／ＲＡＳ信号より先に“Ｌ”レベルに
するタイミング）＋特定の外部アドレス信号に電源電圧
レベルより高い電圧を印加することでモード切り替え信
号Ａを生成するものである。この実施例５の構成は、上
記モード切り替え回路以外は前述した各実施例と同様で
ある。

【００８３】すなわち、この発明の実施例５は、マトリ
ックス状に配置されたメモリセル７内の情報を行アドレ
ス信号及び列アドレス信号を用いて読み出しを行い、上
記行アドレス信号及び列アドレス信号の制御が、外部／
ＲＡＳ信号及び外部／ＣＡＳ信号によって制御されるア
ドレス制御回路１Ａ、１Ｂによってコントロールされる
半導体記憶装置において、モード切り替え回路から出力
されるモード切り替え信号Ａ、Ｂによってアドレス制御
回路１Ａ、１Ｂがコントロールされ、上記外部／ＣＡＳ
信号の変化時に外部アドレス信号を上記列アドレスとし
て取り込むように動作し、上記モード切り替え回路がＷ
ＣｂＲの特殊タイミングと、上記外部アドレスの特定端
子に外部電源電圧より高い電圧をかけることで構成され
るものである。

【００８４】

【発明の効果】この発明の請求項１に係る半導体記憶装
置は、以上説明したとおり、モード切り替え信号を生成
するモード切り替え手段と、前記モード切り替え信号及
び外部／ＲＡＳ信号に基づき外部／ＣＡＳ信号がハイレ
ベルからローレベルに変化したときのみコラムアドレス
ラッチ信号を出力し、前記外部／ＲＡＳ信号及び外部／
ＣＡＳ信号に基づいてロウアドレスラッチ信号を出力す
るアドレス制御手段と、前記コラムアドレスラッチ信号
に基づいて外部アドレス信号をコラムアドレスとして取
り込むアドレスバッファ手段と、前記コラムアドレスの
取り込み時にアドレス変化信号を出力するアドレス変化
検出手段と、前記アドレス変化信号に基づいてマトリッ
クス状に配置されたメモリセル内の情報をロウアドレス
及び前記コラムアドレスを用いて読み出しを行う出力系
制御手段とを備えたので、コラムアドレス信号の取り込
みを制御でき、必要時以外での出力系の動作をなくすこ
とにより動作電流を大幅に減らすことができるという効
果を奏する。

【００８５】この発明の請求項２に係る半導体記憶装置
は、以上説明したとおり、第１及び第２のモード切り替
え信号を生成するモード切り替え手段と、前記第１及び
第２のモード切り替え信号並びに外部／ＲＡＳ信号に基
づき外部／ＣＡＳ信号がハイレベルからローレベルに最
初に変化したとき、その後のローレベルからハイレベル
に変化したときコラムアドレスラッチ信号を出力し、前
記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づいてロ
ウアドレスラッチ信号を出力するアドレス制御手段と、
前記コラムアドレスラッチ信号に基づいて外部アドレス
信号をコラムアドレスとして取り込むアドレスバッファ
手段と、前記コラムアドレスの取り込み時にアドレス変
化信号を出力するアドレス変化検出手段と、前記アドレ
ス変化信号に基づいてマトリックス状に配置されたメモ
リセル内の情報をロウアドレス及び前記コラムアドレス
を用いて読み出しを行う出力系制御手段とを備えたの
で、コラムアドレス信号の取り込みを制御でき、必要時
以外での出力系の動作をなくすことにより動作電流を大
幅に減らすことができるという効果を奏する。また、コ
ラムアドレス信号の取り込みタイミングを変えることが
でき、出力のアクセスの遅れを防ぐことができるという
効果を奏する。

【００８６】この発明の請求項３に係る半導体記憶装置
は、以上説明したとおり、モード切り替え信号を生成す
るモード切り替え手段と、前記モード切り替え信号及び
外部／ＲＡＳ信号に基づき外部／ＣＡＳ信号がハイレベ
ルからローレベルに変化したときにコラムアドレスラッ
チ信号を出力し、前記外部／ＲＡＳ信号及び外部／ＣＡ
Ｓ信号に基づいてロウアドレスラッチ信号を出力するア
ドレス制御手段と、前記コラムアドレスラッチ信号に基
づいて外部アドレス信号をコラムアドレスとして取り込
むアドレスバッファ手段と、前記コラムアドレスの取り
込み時にアドレス変化信号を出力するアドレス変化検出
手段と、前記アドレス変化信号に基づいてマトリックス
状に配置されたメモリセル内の情報をロウアドレス及び
前記コラムアドレスを用いて読み出しを行いラッチ型差
動増幅器を含む出力系制御手段とを備えたので、コラム
アドレス信号の取り込みを制御でき、必要時以外での出
力系の動作をなくすことにより動作電流を大幅に減らす
ことができるという効果を奏する。また、コラムアドレ
ス信号の取り込みタイミングを変えることができ、出力
のアクセスの遅れを防ぐことができるという効果を奏す
る。

【００８７】この発明の請求項４に係る半導体記憶装置
は、以上説明したとおり、モード切り替え信号を生成す
るモード切り替え手段と、前記モード切り替え信号及び
外部／ＲＡＳ信号に基づき外部／ＣＡＳ信号がハイレベ
ルからローレベルに変化したときにコラムアドレスラッ
チ信号を出力し、前記外部／ＲＡＳ信号及び外部／ＣＡ
Ｓ信号に基づいてロウアドレスラッチ信号を出力するア
ドレス制御手段と、前記コラムアドレスラッチ信号に基
づいて外部アドレス信号をコラムアドレスとして取り込
むアドレスバッファ手段と、前記コラムアドレスの取り
込み時にアドレス変化信号を出力するアドレス変化検出
手段と、前記アドレス変化信号に基づいてマトリックス
状に配置されたメモリセル内の情報をロウアドレス及び
前記コラムアドレスを用いて読み出しを行い差動増幅器
を含む出力系制御手段とを備え、Ｘ１デバイスとして動
作する場合には１ビット分のデータを読み出す差動増幅
器のみが動作するので、コラムアドレス信号の取り込み
を制御でき、必要時以外での出力系の動作をなくすこと
により動作電流を大幅に減らすことができるという効果
を奏する。また、コラムアドレス信号の取り込みタイミ
ングを変えることができ、出力のアクセスの遅れを防ぐ
ことができるという効果を奏する。

【００８８】この発明の請求項５に係る半導体記憶装置
は、以上説明したとおり、ＷＣｂＲの特殊タイミング
と、外部アドレスの特定端子に外部電源電圧より高い電
圧をかけることとによりモード切り替え信号を生成する
モード切り替え手段と、前記モード切り替え信号及び外
部／ＲＡＳ信号に基づき外部／ＣＡＳ信号がハイレベル
からローレベルに変化したときにコラムアドレスラッチ
信号を出力し、前記外部／ＲＡＳ信号及び外部／ＣＡＳ
信号に基づいてロウアドレスラッチ信号を出力するアド
レス制御手段と、前記コラムアドレスラッチ信号に基づ
いて外部アドレス信号をコラムアドレスとして取り込む
アドレスバッファ手段と、前記コラムアドレスの取り込
み時にアドレス変化信号を出力するアドレス変化検出手
段と、前記アドレス変化信号に基づいてマトリックス状
に配置されたメモリセル内の情報をロウアドレス及び前
記コラムアドレスを用いて読み出しを行う出力系制御手
段とを備えたので、コラムアドレス信号の取り込みを制
御でき、必要時以外での出力系の動作をなくすことによ
り動作電流を大幅に減らすことができるという効果を奏
する。また、コラムアドレス信号の取り込みタイミング
を変えることができ、出力のアクセスの遅れを防ぐこと
ができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１の構成を示すブロック図で
ある。

【図２】この発明の実施例１のモード切り替え回路の構
成を示す図である。

【図３】この発明の実施例１のアドレス制御回路の構成
を示す図である。

【図４】この発明の実施例１の動作を示すタイミングチ
ャートである。

【図５】この発明の実施例１のアドレス制御回路の動作
を示すタイミングチャートである。

【図６】この発明の実施例２の構成を示すブロック図で
ある。

【図７】この発明の実施例２のアドレス制御回路の構成
を示す図である。

【図８】この発明の実施例２の動作を示すタイミングチ
ャートである。

【図９】この発明の実施例２の動作を示すタイミングチ
ャートである。

【図１０】この発明の実施例２のアドレス制御回路の動
作を示すタイミングチャートである。

【図１１】この発明の実施例３の出力系制御回路に含ま
れる差動増幅器の構成を示す図である。

【図１２】従来の半導体記憶装置の構成を示すブロック
図である。

【図１３】従来の半導体記憶装置の動作を示すタイミン
グチャートである。

【図１４】従来の半導体記憶装置の動作を示すタイミン
グチャートである。

【図１５】従来の半導体記憶装置の出力系制御回路に含
まれる差動増幅器の構成を示す図である。

【符号の説明】

１Ａ、１Ｂ アドレス制御回路 ２ ロウアドレスバッファ ３ コラムアドレスバッファ ４ ロウデコーダ ５ コラムデコーダ ６ アドレス変化検出回路 ７ メモリセル ８ 出力系制御回路 ９ モード切り替え回路 １０ モード切り替え回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 モード切り替え信号を生成するモード切
   り替え手段、前記モード切り替え信号及び外部／ＲＡＳ
   信号に基づき外部／ＣＡＳ信号がハイレベルからローレ
   ベルに変化したときのみコラムアドレスラッチ信号を出
   力し、前記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基
   づいてロウアドレスラッチ信号を出力するアドレス制御
   手段、前記コラムアドレスラッチ信号に基づいて外部ア
   ドレス信号をコラムアドレスとして取り込むアドレスバ
   ッファ手段、前記コラムアドレスの取り込み時にアドレ
   ス変化信号を出力するアドレス変化検出手段、並びに前
   記アドレス変化信号に基づいてマトリックス状に配置さ
   れたメモリセル内の情報をロウアドレス及び前記コラム
   アドレスを用いて読み出しを行う出力系制御手段を備え
   たことを特徴とする半導体記憶装置。
2. 【請求項２】 第１及び第２のモード切り替え信号を生
   成するモード切り替え手段、前記第１及び第２のモード
   切り替え信号並びに外部／ＲＡＳ信号に基づき外部／Ｃ
   ＡＳ信号がハイレベルからローレベルに最初に変化した
   とき、その後のローレベルからハイレベルに変化したと
   きコラムアドレスラッチ信号を出力し、前記外部／ＲＡ
   Ｓ信号及び外部／ＣＡＳ信号に基づいてロウアドレスラ
   ッチ信号を出力するアドレス制御手段、前記コラムアド
   レスラッチ信号に基づいて外部アドレス信号をコラムア
   ドレスとして取り込むアドレスバッファ手段、前記コラ
   ムアドレスの取り込み時にアドレス変化信号を出力する
   アドレス変化検出手段、並びに前記アドレス変化信号に
   基づいてマトリックス状に配置されたメモリセル内の情
   報をロウアドレス及び前記コラムアドレスを用いて読み
   出しを行う出力系制御手段を備えたことを特徴とする半
   導体記憶装置。
3. 【請求項３】 モード切り替え信号を生成するモード切
   り替え手段、前記モード切り替え信号及び外部／ＲＡＳ
   信号に基づき外部／ＣＡＳ信号がハイレベルからローレ
   ベルに変化したときにコラムアドレスラッチ信号を出力
   し、前記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づ
   いてロウアドレスラッチ信号を出力するアドレス制御手
   段、前記コラムアドレスラッチ信号に基づいて外部アド
   レス信号をコラムアドレスとして取り込むアドレスバッ
   ファ手段、前記コラムアドレスの取り込み時にアドレス
   変化信号を出力するアドレス変化検出手段、並びに前記
   アドレス変化信号に基づいてマトリックス状に配置され
   たメモリセル内の情報をロウアドレス及び前記コラムア
   ドレスを用いて読み出しを行いラッチ型差動増幅器を含
   む出力系制御手段を備えたことを特徴とする半導体記憶
   装置。
4. 【請求項４】 モード切り替え信号を生成するモード切
   り替え手段、前記モード切り替え信号及び外部／ＲＡＳ
   信号に基づき外部／ＣＡＳ信号がハイレベルからローレ
   ベルに変化したときにコラムアドレスラッチ信号を出力
   し、前記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づ
   いてロウアドレスラッチ信号を出力するアドレス制御手
   段、前記コラムアドレスラッチ信号に基づいて外部アド
   レス信号をコラムアドレスとして取り込むアドレスバッ
   ファ手段、前記コラムアドレスの取り込み時にアドレス
   変化信号を出力するアドレス変化検出手段、並びに前記
   アドレス変化信号に基づいてマトリックス状に配置され
   たメモリセル内の情報をロウアドレス及び前記コラムア
   ドレスを用いて読み出しを行い差動増幅器を含む出力系
   制御手段を備え、Ｘ１デバイスとして動作する場合には
   １ビット分のデータを読み出す差動増幅器のみが動作す
   ることを特徴とする半導体記憶装置。
5. 【請求項５】 ＷＣｂＲの特殊タイミングと、外部アド
   レスの特定端子に外部電源電圧より高い電圧をかけるこ
   ととによりモード切り替え信号を生成するモード切り替
   え手段、前記モード切り替え信号及び外部／ＲＡＳ信号
   に基づき外部／ＣＡＳ信号がハイレベルからローレベル
   に変化したときにコラムアドレスラッチ信号を出力し、
   前記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に基づいて
   ロウアドレスラッチ信号を出力するアドレス制御手段、
   前記コラムアドレスラッチ信号に基づいて外部アドレス
   信号をコラムアドレスとして取り込むアドレスバッファ
   手段、前記コラムアドレスの取り込み時にアドレス変化
   信号を出力するアドレス変化検出手段、並びに前記アド
   レス変化信号に基づいてマトリックス状に配置されたメ
   モリセル内の情報をロウアドレス及び前記コラムアドレ
   スを用いて読み出しを行う出力系制御手段を備えたこと
   を特徴とする半導体記憶装置。