JPH0778471A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0778471A JPH0778471A JP5225337A JP22533793A JPH0778471A JP H0778471 A JPH0778471 A JP H0778471A JP 5225337 A JP5225337 A JP 5225337A JP 22533793 A JP22533793 A JP 22533793A JP H0778471 A JPH0778471 A JP H0778471A
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- internal voltage
- mos transistor
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Abstract
(57)【要約】
【目的】この発明は、内部電圧発生回路で発生される電
圧を電源電圧として用いる内部回路におけるＭＯＳトラ
ンジスタの閾値変動による悪影響を防止することを目的
とする。 【構成】外部印加電源電圧ＶCCとは異なる内部電圧Ｖin
t を発生する内部電圧発生回路13と、閾値をモニタする
ためのＭＯＳトランジスタを含み、上記内部電圧発生回
路13で発生される内部電圧Ｖint の値がこの閾値モニタ
用のＭＯＳトランジスタの閾値に応じて変化するように
上記内部電圧発生回路を制御する電圧変換回路14及び内
部電圧制限回路12とを具備し、閾値モニタ用のＭＯＳト
ランジスタの閾値が高い場合には内部電圧発生回路13で
発生される内部電圧の値を高くし、閾値モニタ用のＭＯ
Ｓトランジスタの閾値が低い場合には内部電圧発生回路
13で発生される内部電圧の値を低くするように制御する
ことを特徴とする。
圧を電源電圧として用いる内部回路におけるＭＯＳトラ
ンジスタの閾値変動による悪影響を防止することを目的
とする。 【構成】外部印加電源電圧ＶCCとは異なる内部電圧Ｖin
t を発生する内部電圧発生回路13と、閾値をモニタする
ためのＭＯＳトランジスタを含み、上記内部電圧発生回
路13で発生される内部電圧Ｖint の値がこの閾値モニタ
用のＭＯＳトランジスタの閾値に応じて変化するように
上記内部電圧発生回路を制御する電圧変換回路14及び内
部電圧制限回路12とを具備し、閾値モニタ用のＭＯＳト
ランジスタの閾値が高い場合には内部電圧発生回路13で
発生される内部電圧の値を高くし、閾値モニタ用のＭＯ
Ｓトランジスタの閾値が低い場合には内部電圧発生回路
13で発生される内部電圧の値を低くするように制御する
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は内部電源電圧発生回路
を備えたＭＯＳ型の半導体集積回路に係り、特にＭＯＳ
トランジスタの閾値の変動を考慮した改良に関する。
を備えたＭＯＳ型の半導体集積回路に係り、特にＭＯＳ
トランジスタの閾値の変動を考慮した改良に関する。
【０００２】
【従来の技術】現在のダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）においては、外部印加電源電圧
をそのまま用いるよりもむしろ、集積回路自体で電圧を
発生させることが望ましい。これは、集積回路内部で必
要とされる電圧レベルが複数であっても、集積回路に接
続される外部印加電源電圧を単一にすることを可能にす
る。現在のＤＲＡＭでは外部印加電源電圧を単一とし
て、他に必要な電圧は集積回路内部で発生させる方法が
取られている。
ス・メモリ（ＤＲＡＭ）においては、外部印加電源電圧
をそのまま用いるよりもむしろ、集積回路自体で電圧を
発生させることが望ましい。これは、集積回路内部で必
要とされる電圧レベルが複数であっても、集積回路に接
続される外部印加電源電圧を単一にすることを可能にす
る。現在のＤＲＡＭでは外部印加電源電圧を単一とし
て、他に必要な電圧は集積回路内部で発生させる方法が
取られている。
【０００３】また、内部電圧発生回路としては、基板な
いしウエル電位を供給する基板電位発生回路、内部電源
として用いる内部電源電圧発生回路、内部基準電圧とし
て用いる基準電圧発生回路等がある。これら内部電圧発
生回路の出力電圧は、動作マージンや信頼性の確保を狙
って設定されている。しかし、ＭＯＳトランジスタの閾
値はプロセス的な変動要因のために変動することが知ら
れている。このため、特に内部電圧を内部電源電圧とし
て使用する場合に、ＭＯＳトランジスタの閾値が高いに
もかかわらず内部電圧を一定にしてしまうと、内部回路
の動作マージンの低下を引き起こしてしまう。このよう
に内部電圧発生回路を備えた従来の半導体集積回路では
プロセスばらつきへの対策が不十分である。上記の例は
特にＤＲＡＭに関する場合であるが、ＤＲＡＭ以外の他
の半導体集積回路にも多くの場合に当てはまる。
いしウエル電位を供給する基板電位発生回路、内部電源
として用いる内部電源電圧発生回路、内部基準電圧とし
て用いる基準電圧発生回路等がある。これら内部電圧発
生回路の出力電圧は、動作マージンや信頼性の確保を狙
って設定されている。しかし、ＭＯＳトランジスタの閾
値はプロセス的な変動要因のために変動することが知ら
れている。このため、特に内部電圧を内部電源電圧とし
て使用する場合に、ＭＯＳトランジスタの閾値が高いに
もかかわらず内部電圧を一定にしてしまうと、内部回路
の動作マージンの低下を引き起こしてしまう。このよう
に内部電圧発生回路を備えた従来の半導体集積回路では
プロセスばらつきへの対策が不十分である。上記の例は
特にＤＲＡＭに関する場合であるが、ＤＲＡＭ以外の他
の半導体集積回路にも多くの場合に当てはまる。
【０００４】
【発明が解決しようとする課題】このように内部電圧発
生回路を備えた従来の半導体集積回路は、ＭＯＳトラン
ジスタの閾値変動が内部回路に対して悪影響を与えると
いう欠点がある。この発明は上記のような事情を考慮し
てなされたものであり、その目的は、内部電圧発生回路
で発生される電圧を電源電圧として用いる内部回路にお
けるＭＯＳトランジスタの閾値変動による悪影響を防止
することができる半導体集積回路を提供することであ
る。
生回路を備えた従来の半導体集積回路は、ＭＯＳトラン
ジスタの閾値変動が内部回路に対して悪影響を与えると
いう欠点がある。この発明は上記のような事情を考慮し
てなされたものであり、その目的は、内部電圧発生回路
で発生される電圧を電源電圧として用いる内部回路にお
けるＭＯＳトランジスタの閾値変動による悪影響を防止
することができる半導体集積回路を提供することであ
る。
【０００５】
【課題を解決するための手段】この発明の半導体集積回
路は、外部印加電源電圧とは異なる内部電圧を発生する
内部電圧発生手段と、閾値をモニタするためのＭＯＳト
ランジスタを含み、上記内部電圧発生手段で発生される
内部電圧の値がこの閾値モニタ用のＭＯＳトランジスタ
の閾値に応じて変化するように上記内部電圧発生手段を
制御する制御手段とを具備し、上記制御手段は、上記閾
値モニタ用のＭＯＳトランジスタの閾値が高い場合には
上記内部電圧発生手段で発生される内部電圧の値を高く
し、上記閾値モニタ用のＭＯＳトランジスタの閾値が低
い場合には上記内部電圧発生手段で発生される内部電圧
の値を低くするように制御することを特徴とする。
路は、外部印加電源電圧とは異なる内部電圧を発生する
内部電圧発生手段と、閾値をモニタするためのＭＯＳト
ランジスタを含み、上記内部電圧発生手段で発生される
内部電圧の値がこの閾値モニタ用のＭＯＳトランジスタ
の閾値に応じて変化するように上記内部電圧発生手段を
制御する制御手段とを具備し、上記制御手段は、上記閾
値モニタ用のＭＯＳトランジスタの閾値が高い場合には
上記内部電圧発生手段で発生される内部電圧の値を高く
し、上記閾値モニタ用のＭＯＳトランジスタの閾値が低
い場合には上記内部電圧発生手段で発生される内部電圧
の値を低くするように制御することを特徴とする。
【０００６】
【作用】閾値モニタ用のＭＯＳトランジスタの閾値が高
い場合には内部電圧発生手段で発生される内部電圧の値
が高くなるように制御され、閾値モニタ用のＭＯＳトラ
ンジスタの閾値が低い場合には内部電圧発生手段で発生
される内部電圧の値が低くなるように制御される。
い場合には内部電圧発生手段で発生される内部電圧の値
が高くなるように制御され、閾値モニタ用のＭＯＳトラ
ンジスタの閾値が低い場合には内部電圧発生手段で発生
される内部電圧の値が低くなるように制御される。
【０００７】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の半導体集積回路の要部の
基本的な構成を示すブロック図である。図において、11
は基準電圧発生回路、12は内部電圧制限回路、13は内部
電圧発生回路、14は電圧変換回路である。これらの各回
路は同一半導体基板上に形成されている。
り説明する。図１はこの発明の半導体集積回路の要部の
基本的な構成を示すブロック図である。図において、11
は基準電圧発生回路、12は内部電圧制限回路、13は内部
電圧発生回路、14は電圧変換回路である。これらの各回
路は同一半導体基板上に形成されている。
【０００８】基準電圧発生回路11は、外部印加電源電圧
ＶCCに対する電圧依存性が小さく、かつ、温度依存性の
小さい基準電圧φ１を発生する回路であり、例えばバイ
ポーラトランジスタを用いたバンドギャップレファレン
ス回路や、チャネルイオン注入を行っていないＭＯＳト
ランジスタを用いてほぼ一定の電圧を発生する回路等、
種々の形式のものが考えられる。
ＶCCに対する電圧依存性が小さく、かつ、温度依存性の
小さい基準電圧φ１を発生する回路であり、例えばバイ
ポーラトランジスタを用いたバンドギャップレファレン
ス回路や、チャネルイオン注入を行っていないＭＯＳト
ランジスタを用いてほぼ一定の電圧を発生する回路等、
種々の形式のものが考えられる。
【０００９】内部電圧制限回路12は、上記基準電圧発生
回路11で発生される基準電圧φ１と電圧変換回路14の出
力電圧φ２とを比較し、その大小関係に応じた信号φ３
を発生する。この信号φ３は内部電圧発生回路13に供給
される。
回路11で発生される基準電圧φ１と電圧変換回路14の出
力電圧φ２とを比較し、その大小関係に応じた信号φ３
を発生する。この信号φ３は内部電圧発生回路13に供給
される。
【００１０】内部電圧発生回路13は外部印加電源電圧Ｖ
CCとは異なる内部電圧Ｖint を発生するものであり、そ
の動作は上記信号φ３によって制御される。この内部電
圧発生回路13としては例えば、チャージポンプを用いた
昇圧回路や降圧回路等が使用される。
CCとは異なる内部電圧Ｖint を発生するものであり、そ
の動作は上記信号φ３によって制御される。この内部電
圧発生回路13としては例えば、チャージポンプを用いた
昇圧回路や降圧回路等が使用される。
【００１１】電圧変換回路14は、閾値補償するための閾
値モニタ用のＭＯＳトランジスタを備えており、内部電
圧発生回路13で発生される内部電圧Ｖint の値が設定値
になったときに出力電圧φ２が上記基準電圧発生回路11
の基準電圧φ１と等しくなるように内部電圧Ｖint の電
圧変換を行うものである。
値モニタ用のＭＯＳトランジスタを備えており、内部電
圧発生回路13で発生される内部電圧Ｖint の値が設定値
になったときに出力電圧φ２が上記基準電圧発生回路11
の基準電圧φ１と等しくなるように内部電圧Ｖint の電
圧変換を行うものである。
【００１２】このような構成でなる回路では、内部電圧
制限回路12、内部電圧発生回路13及び電圧変換回路14か
らなる閉ループにより、内部電圧発生回路13で発生され
る内部電圧int が基準電圧φ１に比例した一定の値とな
るように制御される。このとき、電圧変換回路14の出力
電圧φ２は閾値モニタ用のＭＯＳトランジスタの閾値を
反映した値となっている。このため、内部電圧int の値
はこの閾値モニタ用のＭＯＳトランジスタの閾値に応じ
て変化する。すなわち、閾値モニタ用のＭＯＳトランジ
スタの閾値が高くなると電圧変換回路14の出力電圧φ２
はこれに応じて低くなる。このとき、内部電圧制限回路
12は内部電圧発生回路13の出力電圧intが高くなるよう
に制御する。一方、閾値モニタ用のＭＯＳトランジスタ
の閾値が低くなると電圧変換回路14の出力電圧φ２はこ
れに応じて高くなる。このとき、内部電圧制限回路12は
内部電圧発生回路13の出力電圧int が低くなるように制
御する。従って、内部電圧int の値は電圧変換回路14内
に設けられた閾値モニタ用のＭＯＳトランジスタの閾値
に応じた値となるように制御される。
制限回路12、内部電圧発生回路13及び電圧変換回路14か
らなる閉ループにより、内部電圧発生回路13で発生され
る内部電圧int が基準電圧φ１に比例した一定の値とな
るように制御される。このとき、電圧変換回路14の出力
電圧φ２は閾値モニタ用のＭＯＳトランジスタの閾値を
反映した値となっている。このため、内部電圧int の値
はこの閾値モニタ用のＭＯＳトランジスタの閾値に応じ
て変化する。すなわち、閾値モニタ用のＭＯＳトランジ
スタの閾値が高くなると電圧変換回路14の出力電圧φ２
はこれに応じて低くなる。このとき、内部電圧制限回路
12は内部電圧発生回路13の出力電圧intが高くなるよう
に制御する。一方、閾値モニタ用のＭＯＳトランジスタ
の閾値が低くなると電圧変換回路14の出力電圧φ２はこ
れに応じて高くなる。このとき、内部電圧制限回路12は
内部電圧発生回路13の出力電圧int が低くなるように制
御する。従って、内部電圧int の値は電圧変換回路14内
に設けられた閾値モニタ用のＭＯＳトランジスタの閾値
に応じた値となるように制御される。
【００１３】図２はこの発明の第１の実施例の構成を示
すブロック図であり、この発明をＤＲＡＭに実施した場
合である。なお、図１と対応する箇所には同じ符号を付
して説明を行う。
すブロック図であり、この発明をＤＲＡＭに実施した場
合である。なお、図１と対応する箇所には同じ符号を付
して説明を行う。
【００１４】この実施例において、前記内部電圧制限回
路12として電圧比較回路15が用いられており、かつ前記
内部電圧発生回路13として昇圧回路を含むワード線駆動
電圧発生回路16が用いられている。
路12として電圧比較回路15が用いられており、かつ前記
内部電圧発生回路13として昇圧回路を含むワード線駆動
電圧発生回路16が用いられている。
【００１５】また、上記ワード線駆動電圧発生回路16で
発生される内部電圧Ｖint は行デコーダ17にデータ書き
込み用の電圧として供給されている。この行デコーダ17
はデータの書き込み時に、アドレス信号に応じてこの内
部電圧Ｖint をワード線ＷＬに選択的に供給する。上記
ワード線ＷＬにはセルトランスファゲート用のＮチャネ
ルＭＯＳトランジスタ18とデータ記憶用のキャパシタ19
とからなるＤＲＡＭメモリセル20が接続されている。ま
た、このメモリセル20にはビット線ＢＬが接続されてい
る。
発生される内部電圧Ｖint は行デコーダ17にデータ書き
込み用の電圧として供給されている。この行デコーダ17
はデータの書き込み時に、アドレス信号に応じてこの内
部電圧Ｖint をワード線ＷＬに選択的に供給する。上記
ワード線ＷＬにはセルトランスファゲート用のＮチャネ
ルＭＯＳトランジスタ18とデータ記憶用のキャパシタ19
とからなるＤＲＡＭメモリセル20が接続されている。ま
た、このメモリセル20にはビット線ＢＬが接続されてい
る。
【００１６】前記電圧変換回路14内には、上記メモリセ
ル20内のセルトランスファゲート用のＭＯＳトランジス
タ18の閾値変動を補償するためにこのＭＯＳトランジス
タ18と等価な、すなわちチャネル長やチャネル幅等の寸
法が等しくされかつ閾値が等しくなるように等しいドー
ズ量でチャネルイオン注入が行われた閾値検出用のＮチ
ャネルＭＯＳトランジスタ21が設けられている。また、
電圧変換回路14内には、前記内部電圧Ｖint を分圧する
ための手段として例えば２個の抵抗22、23が設けられて
いる。
ル20内のセルトランスファゲート用のＭＯＳトランジス
タ18の閾値変動を補償するためにこのＭＯＳトランジス
タ18と等価な、すなわちチャネル長やチャネル幅等の寸
法が等しくされかつ閾値が等しくなるように等しいドー
ズ量でチャネルイオン注入が行われた閾値検出用のＮチ
ャネルＭＯＳトランジスタ21が設けられている。また、
電圧変換回路14内には、前記内部電圧Ｖint を分圧する
ための手段として例えば２個の抵抗22、23が設けられて
いる。
【００１７】上記ＭＯＳトランジスタ21のドレイン及び
ゲートは上記ワード線駆動電圧発生回路16の出力端に接
続されている。また、このＭＯＳトランジスタ21のソー
スと接地電圧との間には上記２個の抵抗22、23が接続さ
れ、両抵抗22、23の接続点から前記電圧φ２が出力され
る。
ゲートは上記ワード線駆動電圧発生回路16の出力端に接
続されている。また、このＭＯＳトランジスタ21のソー
スと接地電圧との間には上記２個の抵抗22、23が接続さ
れ、両抵抗22、23の接続点から前記電圧φ２が出力され
る。
【００１８】このような構成でなるＤＲＡＭにおいて、
ワード線駆動電圧発生回路16で発生される内部電圧Ｖin
t の値は、メモリセル20内のセルトランスファゲート用
のＭＯＳトランジスタ18の閾値が設計値のときに、メモ
リセル20でデータの書き込みを行う際に十分な書き込み
特性が得られるような最小値に設定される。このとき、
セルトランスファゲート用のＭＯＳトランジスタ18の閾
値がプロセスのばらつきにより設計値からずれた場合、
電圧変換回路14内のＭＯＳトランジスタ21の閾値も上記
ＭＯＳトランジスタ18と同様にずれ、このずれの分だけ
ワード線駆動電圧発生回路16で発生される内部電圧Ｖin
t の値が補正されるので、データの書き込み時に、ワー
ド線ＷＬには常にメモリセル20で十分な書き込み特性が
得られるような電圧が供給される。
ワード線駆動電圧発生回路16で発生される内部電圧Ｖin
t の値は、メモリセル20内のセルトランスファゲート用
のＭＯＳトランジスタ18の閾値が設計値のときに、メモ
リセル20でデータの書き込みを行う際に十分な書き込み
特性が得られるような最小値に設定される。このとき、
セルトランスファゲート用のＭＯＳトランジスタ18の閾
値がプロセスのばらつきにより設計値からずれた場合、
電圧変換回路14内のＭＯＳトランジスタ21の閾値も上記
ＭＯＳトランジスタ18と同様にずれ、このずれの分だけ
ワード線駆動電圧発生回路16で発生される内部電圧Ｖin
t の値が補正されるので、データの書き込み時に、ワー
ド線ＷＬには常にメモリセル20で十分な書き込み特性が
得られるような電圧が供給される。
【００１９】なお、この実施例ではセルトランスファゲ
ート用のＭＯＳトランジスタ18の閾値がプロセスのばら
つきによって変化したときに内部電圧Ｖint の値が補正
される場合を説明したが、他の何等かの原因によってＭ
ＯＳトランジスタ18の閾値が変化した場合にも同様に内
部電圧Ｖint の値は補正されるものである。
ート用のＭＯＳトランジスタ18の閾値がプロセスのばら
つきによって変化したときに内部電圧Ｖint の値が補正
される場合を説明したが、他の何等かの原因によってＭ
ＯＳトランジスタ18の閾値が変化した場合にも同様に内
部電圧Ｖint の値は補正されるものである。
【００２０】図３はこの発明の第２の実施例の構成を示
すブロック図である。この実施例の場合にも、図１と対
応する箇所には同じ符号を付して説明を行う。この実施
例において、前記内部電圧制限回路12として図２の実施
例の場合と同様に電圧比較回路15が用いられており、前
記内部電圧発生回路13として内部昇圧回路24が用いられ
ている。
すブロック図である。この実施例の場合にも、図１と対
応する箇所には同じ符号を付して説明を行う。この実施
例において、前記内部電圧制限回路12として図２の実施
例の場合と同様に電圧比較回路15が用いられており、前
記内部電圧発生回路13として内部昇圧回路24が用いられ
ている。
【００２１】また、上記内部昇圧回路24で発生される内
部電圧Ｖint は外部印加電源電圧ＶCCを降圧して内部回
路に供給する降圧用のＮチャネルのＭＯＳトランジスタ
25のゲートに供給される。
部電圧Ｖint は外部印加電源電圧ＶCCを降圧して内部回
路に供給する降圧用のＮチャネルのＭＯＳトランジスタ
25のゲートに供給される。
【００２２】前記電圧変換回路14内には、上記降圧用の
ＮチャネルのＭＯＳトランジスタ25の閾値変動を補償す
るためにこのＭＯＳトランジスタ25と等価な構成の閾値
検出用のＮチャネルＭＯＳトランジスタ26が設けられて
いる。また、電圧変換回路14内には、内部昇圧回路24で
発生される内部電圧Ｖint を分圧するための手段として
図２の実施例の場合と同様に２個の抵抗22、23が設けら
れている。
ＮチャネルのＭＯＳトランジスタ25の閾値変動を補償す
るためにこのＭＯＳトランジスタ25と等価な構成の閾値
検出用のＮチャネルＭＯＳトランジスタ26が設けられて
いる。また、電圧変換回路14内には、内部昇圧回路24で
発生される内部電圧Ｖint を分圧するための手段として
図２の実施例の場合と同様に２個の抵抗22、23が設けら
れている。
【００２３】このような構成でなる回路では、外部印加
電圧源電圧ＶCCを降圧して内部回路に供給する際に、降
圧用のＭＯＳトランジスタ25の閾値がプロセスのばらつ
きによって変化したときに内部電圧Ｖint の値がその変
化による影響を打ち消すように補正される。これにより
内部回路には降圧用のＭＯＳトランジスタ25の閾値にか
かわらずに常に一定の降圧電圧が供給される。
電圧源電圧ＶCCを降圧して内部回路に供給する際に、降
圧用のＭＯＳトランジスタ25の閾値がプロセスのばらつ
きによって変化したときに内部電圧Ｖint の値がその変
化による影響を打ち消すように補正される。これにより
内部回路には降圧用のＭＯＳトランジスタ25の閾値にか
かわらずに常に一定の降圧電圧が供給される。
【００２４】図４はこの発明の第３の実施例の構成を示
すブロック図である。この実施例の場合にも、図１と対
応する箇所には同じ符号を付して説明を行う。この実施
例において、前記内部電圧制限回路12として図２の実施
例の場合と同様に電圧比較回路15が用いられている。ま
た、前記内部電圧発生回路13としてＰチャネルＭＯＳト
ランジスタ27からなる内部降圧回路28が用いられてい
る。そして、この内部降圧回路28で発生される内部電圧
Ｖint は内部回路に供給されている。
すブロック図である。この実施例の場合にも、図１と対
応する箇所には同じ符号を付して説明を行う。この実施
例において、前記内部電圧制限回路12として図２の実施
例の場合と同様に電圧比較回路15が用いられている。ま
た、前記内部電圧発生回路13としてＰチャネルＭＯＳト
ランジスタ27からなる内部降圧回路28が用いられてい
る。そして、この内部降圧回路28で発生される内部電圧
Ｖint は内部回路に供給されている。
【００２５】前記電圧変換回路14内には、上記内部電圧
Ｖint が供給される図示しない内部回路内に設けられた
ＮチャネルのＭＯＳトランジスタの閾値変動を補償する
ためにこの内部ＭＯＳトランジスタと等価な構成の閾値
検出用のＮチャネルＭＯＳトランジスタ29が設けられて
いる。また、電圧変換回路14内には、内部降圧回路28で
発生される内部電圧Ｖint を分圧するための手段として
図２の実施例の場合と同様に２個の抵抗22、23が設けら
れている。
Ｖint が供給される図示しない内部回路内に設けられた
ＮチャネルのＭＯＳトランジスタの閾値変動を補償する
ためにこの内部ＭＯＳトランジスタと等価な構成の閾値
検出用のＮチャネルＭＯＳトランジスタ29が設けられて
いる。また、電圧変換回路14内には、内部降圧回路28で
発生される内部電圧Ｖint を分圧するための手段として
図２の実施例の場合と同様に２個の抵抗22、23が設けら
れている。
【００２６】このような構成でなる回路では、外部印加
電圧源電圧ＶCCを降圧して内部回路に供給する際に、内
部のＮチャネルのＭＯＳトランジスタの閾値がプロセス
のばらつきによって変化したときに内部電圧Ｖint の値
がその変化による影響を打ち消すように補正される。
電圧源電圧ＶCCを降圧して内部回路に供給する際に、内
部のＮチャネルのＭＯＳトランジスタの閾値がプロセス
のばらつきによって変化したときに内部電圧Ｖint の値
がその変化による影響を打ち消すように補正される。
【００２７】次に上記各実施例回路の各回路部分の詳細
な構成を説明する。図５は、上記各実施例回路で使用さ
れる基準電圧発生回路11の詳細な構成を示している。
な構成を説明する。図５は、上記各実施例回路で使用さ
れる基準電圧発生回路11の詳細な構成を示している。
【００２８】この基準電圧発生回路11は、前記のように
バイポーラトランジスタを用いたバンドギャップレファ
レンス回路や、チャネルイオン注入を行っていないＭＯ
Ｓトランジスタを用いてほぼ一定の電圧を発生する回路
等、種々の形式のものが考えられるが、この図５に示す
ものではバンドギャップレファレンス回路を用いてい
る。
バイポーラトランジスタを用いたバンドギャップレファ
レンス回路や、チャネルイオン注入を行っていないＭＯ
Ｓトランジスタを用いてほぼ一定の電圧を発生する回路
等、種々の形式のものが考えられるが、この図５に示す
ものではバンドギャップレファレンス回路を用いてい
る。
【００２９】この回路は、定電流源31、３個のｎｐｎ型
のバイポーラトランジスタ32、33、34及び３個の抵抗3
5、36、37を用いて構成されており、負の温度係数を持
つバイポーラトランジスタのエミッタ・ベース間電圧Ｖ
１と、バイポーラトランジスタに流れるエミッタ電流密
度に応じてＶ１の温度係数が変化することを利用して形
成された正の温度係数を持つ抵抗35における降下電圧Ｖ
２とを加算することによって温度依存性のない安定した
基準電圧φ１を得ることができる。
のバイポーラトランジスタ32、33、34及び３個の抵抗3
5、36、37を用いて構成されており、負の温度係数を持
つバイポーラトランジスタのエミッタ・ベース間電圧Ｖ
１と、バイポーラトランジスタに流れるエミッタ電流密
度に応じてＶ１の温度係数が変化することを利用して形
成された正の温度係数を持つ抵抗35における降下電圧Ｖ
２とを加算することによって温度依存性のない安定した
基準電圧φ１を得ることができる。
【００３０】図６は上記基準電圧発生回路11の図５とは
異なる他の回路の詳細な構成を示している。図６（ａ）
のものは、抵抗41と直列接続されたｎ個のダイオード4
2，42，…とから構成されている。この回路において、
基準電圧φ１の値は各ダイオードの順方向電圧ＶF のｎ
倍の電圧と各ダイオードの等価オン抵抗の値で規定する
ことができる。図６（ｂ）のものは、図６（ａ）のダイ
オード42をＰチャネルのＭＯＳトランジスタ43に置き換
えたものであり、この場合にはＭＯＳトランジスタ43の
閾値Ｖthのｎ倍の電圧とＭＯＳトランジスタ43の等価オ
ン抵抗の値で規定することができる。図６（ｃ）のもの
は、図６（ｂ）の抵抗41をＰチャネルのＭＯＳトランジ
スタ44に置き換えたものである。図６（ｄ）のものは、
図６（ｃ）のＰチャネルのＭＯＳトランジスタ44、43を
それぞれＮチャネルのＭＯＳトランジスタ45、46に置き
換えたものである。
異なる他の回路の詳細な構成を示している。図６（ａ）
のものは、抵抗41と直列接続されたｎ個のダイオード4
2，42，…とから構成されている。この回路において、
基準電圧φ１の値は各ダイオードの順方向電圧ＶF のｎ
倍の電圧と各ダイオードの等価オン抵抗の値で規定する
ことができる。図６（ｂ）のものは、図６（ａ）のダイ
オード42をＰチャネルのＭＯＳトランジスタ43に置き換
えたものであり、この場合にはＭＯＳトランジスタ43の
閾値Ｖthのｎ倍の電圧とＭＯＳトランジスタ43の等価オ
ン抵抗の値で規定することができる。図６（ｃ）のもの
は、図６（ｂ）の抵抗41をＰチャネルのＭＯＳトランジ
スタ44に置き換えたものである。図６（ｄ）のものは、
図６（ｃ）のＰチャネルのＭＯＳトランジスタ44、43を
それぞれＮチャネルのＭＯＳトランジスタ45、46に置き
換えたものである。
【００３１】このように基準電圧発生回路11として種々
の構成のものを使用することができる。また、基準電圧
発生回路11で発生される基準電圧φ１を、抵抗分圧等の
電圧変換手段によって電圧変換しても本質的には同じで
あることは明らかである。
の構成のものを使用することができる。また、基準電圧
発生回路11で発生される基準電圧φ１を、抵抗分圧等の
電圧変換手段によって電圧変換しても本質的には同じで
あることは明らかである。
【００３２】図７は図２、図３、図４中の電圧比較回路
15の詳細な構成を示している。この回路では、２個のＰ
チャネルのＭＯＳトランジスタ51、52と２個のＮチャネ
ルのＭＯＳトランジスタ53、54とから構成された周知の
ものであり、ＮチャネルのＭＯＳトランジスタ53、54の
両ゲートに上記電圧φ２とφ１がそれぞれ供給され、両
電圧の大小関係に応じた信号φ３がＭＯＳトランジスタ
52と54の接続点から出力される。
15の詳細な構成を示している。この回路では、２個のＰ
チャネルのＭＯＳトランジスタ51、52と２個のＮチャネ
ルのＭＯＳトランジスタ53、54とから構成された周知の
ものであり、ＮチャネルのＭＯＳトランジスタ53、54の
両ゲートに上記電圧φ２とφ１がそれぞれ供給され、両
電圧の大小関係に応じた信号φ３がＭＯＳトランジスタ
52と54の接続点から出力される。
【００３３】図８は図２中のワード線駆動電圧発生回路
16で使用される昇圧回路、又は図３中の内部昇圧回路24
の詳細な構成を示している。昇圧回路には種々の形式の
ものがあるが、ここでは一例としてチャージポンプ型昇
圧回路を示している。このチャージポンプ型昇圧回路
は、クロック発振器６１と、バッファ回路６２及びチャ
ージポンプ回路63とから構成されている。この例はクロ
ック発振器61として最も簡単な場合であり、５段リング
発振器が用いられている。すなわち、それぞれＰチャネ
ルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジ
スタからなる５個のＣＭＯＳインバータ71、72、73、7
4、75が多段接続されており、終段のインバータ75の出
力が初段のインバータ71に帰還されている。そして、初
段のインバータ71のＮチャネル側のＭＯＳトランジスタ
のソースと接地電圧との間には、ゲートに前記電圧比較
回路15の出力信号φ３が供給されるＮチャネルのＭＯＳ
トランジスタ76のソース・ドレイン間が挿入されてい
る。また、２段目のインバータ72のＰチャネル及びＮチ
ャネルのＭＯＳトランジスタのゲート共通接続点と外部
印加電源電圧ＶCCとの間には、ゲートに上記信号φ３が
供給されるＰチャネルのＭＯＳトランジスタ77のソース
・ドレイン間が挿入されている。
16で使用される昇圧回路、又は図３中の内部昇圧回路24
の詳細な構成を示している。昇圧回路には種々の形式の
ものがあるが、ここでは一例としてチャージポンプ型昇
圧回路を示している。このチャージポンプ型昇圧回路
は、クロック発振器６１と、バッファ回路６２及びチャ
ージポンプ回路63とから構成されている。この例はクロ
ック発振器61として最も簡単な場合であり、５段リング
発振器が用いられている。すなわち、それぞれＰチャネ
ルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジ
スタからなる５個のＣＭＯＳインバータ71、72、73、7
4、75が多段接続されており、終段のインバータ75の出
力が初段のインバータ71に帰還されている。そして、初
段のインバータ71のＮチャネル側のＭＯＳトランジスタ
のソースと接地電圧との間には、ゲートに前記電圧比較
回路15の出力信号φ３が供給されるＮチャネルのＭＯＳ
トランジスタ76のソース・ドレイン間が挿入されてい
る。また、２段目のインバータ72のＰチャネル及びＮチ
ャネルのＭＯＳトランジスタのゲート共通接続点と外部
印加電源電圧ＶCCとの間には、ゲートに上記信号φ３が
供給されるＰチャネルのＭＯＳトランジスタ77のソース
・ドレイン間が挿入されている。
【００３４】そして、３段目のインバータ73の出力がバ
ッファ回路62に供給される。このバッファ回路62は直列
接続された２個のインバータ78、79によって構成され、
その出力はチャージポンプ回路63に供給される。
ッファ回路62に供給される。このバッファ回路62は直列
接続された２個のインバータ78、79によって構成され、
その出力はチャージポンプ回路63に供給される。
【００３５】チャージポンプ回路63はキャパシタ80と２
個のダイオード81、82を用いた周知のものである。この
ような構成でなる昇圧回路において、信号φ３が“Ｌ”
レベルのとき、クロック発振器61内の初段のインバータ
71に接続されたＮチャネルのＭＯＳトランジスタ76はオ
フ状態であり、このインバータ71には電流が流れないの
で発振動作しない。このとき、２段目のインバータ72に
接続されているＰチャネルのＭＯＳトランジスタ77はオ
ン状態になっており、この２段目のインバータ72の入力
信号の初期値は“Ｈ”レベルに設定されている。
個のダイオード81、82を用いた周知のものである。この
ような構成でなる昇圧回路において、信号φ３が“Ｌ”
レベルのとき、クロック発振器61内の初段のインバータ
71に接続されたＮチャネルのＭＯＳトランジスタ76はオ
フ状態であり、このインバータ71には電流が流れないの
で発振動作しない。このとき、２段目のインバータ72に
接続されているＰチャネルのＭＯＳトランジスタ77はオ
ン状態になっており、この２段目のインバータ72の入力
信号の初期値は“Ｈ”レベルに設定されている。
【００３６】電圧比較回路15の出力信号φ３が“Ｈ”レ
ベルになると、クロック発振器61の動作が開始される。
すなわち、信号φ３が“Ｈ”レベルになり、初段のイン
バータ71に接続されたＮチャネルのＭＯＳトランジスタ
76がオン状態になると、このインバータ71が動作可能に
なる。このとき、予め２段目のインバータ72の入力信号
の初期値は“Ｈ”レベルに設定されており、終段のイン
バータ75の出力信号は“Ｈ”レベルに設定されているた
め、インバータ71が動作することによってこの“Ｈ”レ
ベルの信号が反転されて２段目のインバータ72に供給さ
れる。この時、上記初期値設定用のＰチャネルのＭＯＳ
トランジスタ67はオフ状態になっているため、２段目の
インバータ72に対する入力信号が順次反転され、発振動
作が起こる。従って、上記ＭＯＳトランジスタ76は発振
動作を制御するスイッチとして働き、またＭＯＳトラン
ジスタ77は発振の停止時に各インバータに初期値を与え
るためのスイッチとして働く。なお、上記ＭＯＳトラン
ジスタ77は必ずしも必要なものではなく、従ってこのＭ
ＯＳトランジスタ77は省略することもできる。
ベルになると、クロック発振器61の動作が開始される。
すなわち、信号φ３が“Ｈ”レベルになり、初段のイン
バータ71に接続されたＮチャネルのＭＯＳトランジスタ
76がオン状態になると、このインバータ71が動作可能に
なる。このとき、予め２段目のインバータ72の入力信号
の初期値は“Ｈ”レベルに設定されており、終段のイン
バータ75の出力信号は“Ｈ”レベルに設定されているた
め、インバータ71が動作することによってこの“Ｈ”レ
ベルの信号が反転されて２段目のインバータ72に供給さ
れる。この時、上記初期値設定用のＰチャネルのＭＯＳ
トランジスタ67はオフ状態になっているため、２段目の
インバータ72に対する入力信号が順次反転され、発振動
作が起こる。従って、上記ＭＯＳトランジスタ76は発振
動作を制御するスイッチとして働き、またＭＯＳトラン
ジスタ77は発振の停止時に各インバータに初期値を与え
るためのスイッチとして働く。なお、上記ＭＯＳトラン
ジスタ77は必ずしも必要なものではなく、従ってこのＭ
ＯＳトランジスタ77は省略することもできる。
【００３７】バッファ回路62は、クロック発振器61で得
られた発振信号よりチャージポンプ回路63内のキャパシ
タ80を駆動するに十分な電流を供給するために設けられ
ている。
られた発振信号よりチャージポンプ回路63内のキャパシ
タ80を駆動するに十分な電流を供給するために設けられ
ている。
【００３８】また、チャージポンプ回路63において、ダ
イオード81はバッファ回路62からの出力信号が“Ｈ”
（ＶCC）レベルから“Ｌ”（接地）レベルに低下する際
に、外部印加電源電圧ＶCCの回路点からキャパシタ80へ
正の電荷を流し、逆にバッファ回路62からの出力信号が
“Ｌ”レベルから“Ｈ”レベルに上昇する際には電荷の
流れを阻止するように働く。同様に、ダイオード82はバ
ッファ回路62からの出力信号が“Ｈ”レベルから“Ｌ”
レベルに低下する際に、Ｖint からの電荷の流れを阻止
し、逆にバッファ回路62からの出力信号が“Ｌ”レベル
から“Ｈ”レベルに上昇する際には正の電荷をＶint 側
に流すように働く。従って、正の電荷はＶCCからＶint
へと流れ、Ｖint はＶCCよりも高くなる。
イオード81はバッファ回路62からの出力信号が“Ｈ”
（ＶCC）レベルから“Ｌ”（接地）レベルに低下する際
に、外部印加電源電圧ＶCCの回路点からキャパシタ80へ
正の電荷を流し、逆にバッファ回路62からの出力信号が
“Ｌ”レベルから“Ｈ”レベルに上昇する際には電荷の
流れを阻止するように働く。同様に、ダイオード82はバ
ッファ回路62からの出力信号が“Ｈ”レベルから“Ｌ”
レベルに低下する際に、Ｖint からの電荷の流れを阻止
し、逆にバッファ回路62からの出力信号が“Ｌ”レベル
から“Ｈ”レベルに上昇する際には正の電荷をＶint 側
に流すように働く。従って、正の電荷はＶCCからＶint
へと流れ、Ｖint はＶCCよりも高くなる。
【００３９】図８に示したチャージポンプ回路は最も単
純な例であり、この他の構成のチャージポンプ回路を用
いて昇圧された電圧を発生させるようにようにしてもよ
い。例えば２相のクロック信号で制御されるようなもの
等も使用できる。
純な例であり、この他の構成のチャージポンプ回路を用
いて昇圧された電圧を発生させるようにようにしてもよ
い。例えば２相のクロック信号で制御されるようなもの
等も使用できる。
【００４０】図９は上記図２の実施例回路中の電圧変換
回路14の他の詳細な構成を示している。図９（ａ）のも
のは、前記ＭＯＳトランジスタ21と内部電圧Ｖint との
間に抵抗91を挿入したものである。また、図９（ｂ）の
ものはＭＯＳトランジスタ21と抵抗23との間に接続され
ていた前記抵抗22を、内部電圧Ｖint とＭＯＳトランジ
スタ21との間に接続し直したものである。なお、図３、
図４の各実施例でも上記図９に示すような構成の電圧変
換回路を用いることができる。
回路14の他の詳細な構成を示している。図９（ａ）のも
のは、前記ＭＯＳトランジスタ21と内部電圧Ｖint との
間に抵抗91を挿入したものである。また、図９（ｂ）の
ものはＭＯＳトランジスタ21と抵抗23との間に接続され
ていた前記抵抗22を、内部電圧Ｖint とＭＯＳトランジ
スタ21との間に接続し直したものである。なお、図３、
図４の各実施例でも上記図９に示すような構成の電圧変
換回路を用いることができる。
【００４１】
【発明の効果】以上説明したようにこの発明によれば、
内部電圧発生回路で発生される電圧を電源電圧として用
いる内部回路におけるＭＯＳトランジスタの閾値変動に
よる悪影響を防止することができる半導体集積回路を提
供することができる。
内部電圧発生回路で発生される電圧を電源電圧として用
いる内部回路におけるＭＯＳトランジスタの閾値変動に
よる悪影響を防止することができる半導体集積回路を提
供することができる。
【図１】この発明の半導体集積回路の要部の基本的な構
成を示すブロック図。
成を示すブロック図。
【図２】この発明の第１の実施例のブロック図。
【図３】この発明の第２の実施例のブロック図。
【図４】この発明の第３の実施例のブロック図。
【図５】第１、第２及び第３の各実施例回路中の基準電
圧発生回路の詳細な構成を示す回路図。
圧発生回路の詳細な構成を示す回路図。
【図６】基準電圧発生回路の他の詳細な構成を示す回路
図。
図。
【図７】第１、第２及び第３の各実施例回路中の電圧比
較回路の詳細な構成を示す回路図。
較回路の詳細な構成を示す回路図。
【図８】図２中のワード線駆動電圧発生回路で使用され
る昇圧回路、又は図３中の内部昇圧回路の詳細な構成を
示す回路図。
る昇圧回路、又は図３中の内部昇圧回路の詳細な構成を
示す回路図。
【図９】図２の実施例回路中の電圧変換回路の他の詳細
な構成を示す回路図。
な構成を示す回路図。
11…基準電圧発生回路、12…内部電圧制限回路、13…内
部電圧発生回路、14…電圧変換回路、15…電圧比較回
路、16…ワード線駆動電圧発生回路、17…行デコーダ、
18…セルトランスファゲート用のＭＯＳトランジスタ、
19…データ記憶用のキャパシタ、20…ＤＲＡＭメモリセ
ル、21，26，29…閾値検出用のＭＯＳトランジスタ、2
2，23…抵抗、24…内部昇圧回路、25…降圧用のＭＯＳ
トランジスタ、28…内部降圧回路、61…クロック発振
器、62…バッファ回路、63…チャージポンプ回路。
部電圧発生回路、14…電圧変換回路、15…電圧比較回
路、16…ワード線駆動電圧発生回路、17…行デコーダ、
18…セルトランスファゲート用のＭＯＳトランジスタ、
19…データ記憶用のキャパシタ、20…ＤＲＡＭメモリセ
ル、21，26，29…閾値検出用のＭＯＳトランジスタ、2
2，23…抵抗、24…内部昇圧回路、25…降圧用のＭＯＳ
トランジスタ、28…内部降圧回路、61…クロック発振
器、62…バッファ回路、63…チャージポンプ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０３Ｇ 3/20 Ｚ
Claims (7)
- 【請求項１】 半導体基板上に形成された半導体集積回
路であって、 外部印加電源電圧とは異なる内部電圧を発生する内部電
圧発生手段と、 閾値をモニタするためのＭＯＳトランジスタを含み、上
記内部電圧発生手段で発生される内部電圧の値がこの閾
値モニタ用のＭＯＳトランジスタの閾値に応じて変化す
るように上記内部電圧発生手段を制御する制御手段とを
具備し、 上記制御手段は、上記閾値モニタ用のＭＯＳトランジス
タの閾値が高い場合には上記内部電圧発生手段で発生さ
れる内部電圧の値を高くし、上記閾値モニタ用のＭＯＳ
トランジスタの閾値が低い場合には上記内部電圧発生手
段で発生される内部電圧の値を低くするように制御する
ことを特徴とする半導体集積回路。 - 【請求項２】 前記閾値モニタ用のＭＯＳトランジスタ
が、前記内部電圧発生手段を制御する制御手段のフィー
ドバックループ内に含まれていることを特徴とする請求
項１に記載の半導体集積回路。 - 【請求項３】 前記内部電圧発生手段が昇圧回路である
ことを特徴とする請求項１又は２に記載の半導体集積回
路。 - 【請求項４】 前記内部電圧発生手段が降圧回路である
ことを特徴とする請求項１又は２に記載の半導体集積回
路。 - 【請求項５】 前記内部電圧発生手段がワード線の駆動
に用いられる電圧を発生するものであり、前記閾値モニ
タ用のＭＯＳトランジスタはダイナミック型メモリセル
のセルトランスファゲート用のＭＯＳトランジスタと等
価な構成されていることを特徴とする請求項１又は２に
記載の半導体集積回路。 - 【請求項６】 前記内部電圧発生手段で発生される内部
電圧が内部降圧電圧を発生するＭＯＳトランジスタのゲ
ートに供給されており、前記閾値モニタ用のＭＯＳトラ
ンジスタは上記内部降圧電圧発生用のＭＯＳトランジス
タと等価な構成されていることを特徴とする請求項１又
は２に記載の半導体集積回路。 - 【請求項７】 半導体基板上に形成された半導体集積回
路であって、 制御信号に応じて動作が制御され、外部印加電源電圧と
は異なる内部電圧を発生する内部電圧発生手段と、 閾値をモニタするためのＭＯＳトランジスタを含み、上
記内部電圧発生手段で発生された内部電圧を、その値が
この閾値モニタ用のＭＯＳトランジスタの閾値に応じて
変化すると共に内部電圧よりも低いレベルの電圧に変換
する電圧変換手段と、 基準電圧を発生する基準電圧発生手段と、 上記基準電圧と上記電圧変換手段で変換された電圧とを
比較してその大小関係に応じた信号を発生し、上記内部
電圧発生手段に対して制御信号として供給する電圧比較
手段とを具備したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225337A JPH0778471A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225337A JPH0778471A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778471A true JPH0778471A (ja) | 1995-03-20 |
Family
ID=16827774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225337A Pending JPH0778471A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778471A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2002237183A (ja) * | 2001-02-07 | 2002-08-23 | Fujitsu Ltd | 電圧発生回路および半導体記憶装置 |
| JP2005063640A (ja) * | 2003-08-13 | 2005-03-10 | Samsung Electronics Co Ltd | ビットラインのプリチャージレベルを一定に維持する不揮発性半導体メモリ装置 |
| JP2006139883A (ja) * | 2004-11-15 | 2006-06-01 | Oki Electric Ind Co Ltd | ワード線昇圧回路 |
| US7312649B2 (en) | 2003-04-17 | 2007-12-25 | Matsushita Electric Industrial Co., Ltd. | Voltage booster power supply circuit |
| US7456681B2 (en) | 2005-02-28 | 2008-11-25 | Elpida Memory, Inc. | Power supply voltage step-down circuit, delay circuit, and semiconductor device having the delay circuit |
| JP2009048319A (ja) * | 2007-08-16 | 2009-03-05 | Seiko Instruments Inc | 基準電圧回路 |
| JP2009123292A (ja) * | 2007-11-15 | 2009-06-04 | Toshiba Corp | 半導体記憶装置 |
| JP2012212493A (ja) * | 2011-03-31 | 2012-11-01 | Elpida Memory Inc | 半導体装置 |
-
1993
- 1993-09-10 JP JP5225337A patent/JPH0778471A/ja active Pending
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