JPH0778882A

JPH0778882A - 半導体装置及びその製造方法

Info

Publication number: JPH0778882A
Application number: JP5223085A
Authority: JP
Inventors: Nozomi Matsuzaki; 望松崎; Akira Fukami; 彰深見; Takahiro Nagano; 隆洋長野; Toshiaki Yamanaka; 俊明山中; Hideji Yahata; 秀治矢幡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-08
Filing date: 1993-09-08
Publication date: 1995-03-20

Abstract

(57)【要約】【目的】ＣＭＯＳ／ＢｉＣＭＯＳにおいて、寄生抵抗
及び寄生容量を低減することで高速動作可能なデバイス
を製造する。【構成】ＭＯＳトランジスタの埋込コンタクト電極と
ゲート電極を同時加工して自己整合的に拡散層を設け、
且つ当該電極表面をシリサイド化する。【効果】拡散層の浅接合化を妨げること無く拡散層寄
生抵抗を低減でき、同時にゲート電極の寄生抵抗を低減
できる。これにより動作速度を向上できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にＬＳＩ等の半導体装置の内、寄生抵抗
低減を図ることで高速化を達成する技術に関するもので
ある。

【０００２】

【従来の技術】デバイスの高速動作においては、寄生抵
抗・容量の低減は必須である。一解決策として、ゲート
電極と拡散層の自己整合的シリサイド化（サリサイド）
による寄生抵抗低減技術がある。この寄生抵抗低減技術
の公知例としては、(1)IEEE Electron Device Letters.
VOL. 13 NO. 11,NOVEMBER 1992, 「BiCMOS Technology
with 60-GHz n-p-n Bipolar and 0.25-μm CMOS」、
(2)IEDM Tecnichal Digest,pp.91-97,1991,「AN ADVANC
ED 0.4μm BICMOS TECHNOLOGY FOR HIGH PERFORMANCE A
SIC APPLICATIONS」が挙げられる。上記(1)は、通常の
ＣＭＯＳと２層ポリシリコン自己整合バイポーラから成
るＢｉＣＭＯＳであり、配線前の層間絶縁膜形成プロセ
ス直前にサリサイド化を行っている。上記(2)は、ｎ型
拡散層とｐ型拡散層をポリシリコンで結合する「埋込コ
ンタクト電極」と呼ばれる技術を用いているが、ゲート
電極と拡散層をシリサイド化する点では(1)と同様であ
る。

【０００３】

【発明が解決しようとする課題】公知例(1)はサリサイ
ドとして一般的な構造であるが、ＣＭＯＳの拡散層をシ
リサイド化することにおいては問題がある。周知のよう
に、ＣＭＯＳは加工の微細化によりその性能を向上させ
てきた。それに比例して拡散層の接合深さも浅くなって
きており、０.２μmプロセスでの接合深さは０.１μｍ
程度になっている。このような浅い接合の表面にシリサ
イド層を形成すると、シリサイド／拡散層界面の不整合
起因で、リーク電流の増大或いは接合そのものの破壊を
招きやすい。微細加工が進めばシリサイド層も薄くせね
ばならず、再び寄生抵抗の上昇の問題を抱えることにな
る。しかも該層起因の接合破壊の可能性は解決されな
い。

【０００４】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明の代表的な実施形態は、埋込コンタクト電
極とゲート電極を持ち、かつ露出する拡散層表面をシリ
サイド化しない構造のＭＯＳトランジスタとする。さら
に、ゲート電極と埋込コンタクト電極間のスペースに対
して自己整合的にパンチスルー防止イオン層を設ける構
造とする。

【０００５】

【作用】埋込コンタクト電極上にのみ配線用コンタクト
ホールを形成すれば、拡散層はコンタクトホールの合わ
せ余裕を考慮する必要がないので、その分寸法を縮小で
きる。これはそのまま寄生容量の低減につながる。埋込
電極・ゲート電極間スペースに露出している拡散層は、
上記スペース寸法のみでその大きさが決まるので、シー
ト抵抗は変わらなくても、サイズを縮めることで見かけ
の寄生抵抗を低減できる。しかも微細加工レベルが向上
すれば該寸法は縮小される。即ち加工レベル向上に伴
い、従来技術とは逆に寄生抵抗を低減することができ
る。そのため拡散層のシリサイド化は特に必要無く、浅
い接合を設けても拡散層の接合破壊に結び付く要因は無
い。また、上記スペースの開口部分に垂直にイオンを打
ち込むだけで、局所に自己整合的にパンチスルー防止用
の高濃度不純物層を設けることができる。このため、拡
散層寄生容量増大を抑えること、及びゲート電極直下の
ウエル不純物濃度を下げてキャリアの易動度を上げるこ
とができる。本発明は、高速化を阻んできた要因を一挙
に取り除くものである。同時に拡散層縮小により集積度
も向上させることができる。

【０００６】

【実施例】図１乃至図８に本発明の半導体装置の製造方
法の例を示す。加工は０.２μｍルールを用いるものと
する。まず、図１に示すようにシリコン基板１０１上
に、ｎＭＯＳトランジスタ用のｐウエル１０２、ｐＭＯ
Ｓトランジスタ用のｎウエル１０３（共に不純物濃度10
の17乗程度）及び厚さ４００ｎｍ程度の素子分離酸化膜
１０４を形成する。

【０００７】図２に示すように厚さ６.５ｎｍのゲート
酸化膜１０５を形成した後、全面に厚さ２０ｎｍ程度の
第一のポリシリコン１０６を堆積する。図３に示すよう
に１０６上にレジストを塗布し、フォトリソグラフィー
技術及びエッチング技術を用い１０５及び１０６の一部
分を選択的に除去し、シリコン基板を露出させる（１０
７及び１０８）。図４に示すように全面に第２のポリシ
リコンを堆積し、イオン打込み技術を用いてｎ型領域１
０９及びｐ型領域１１０を形成する。図５に示すように
１０９及び１１０を１１１〜１１６の形状に加工する。
ｎ型・ｐ型のポリシリコンはこの時点で１１３と１１４
の様に分離しておき、不純物相互拡散を防ぐ構造とす
る。この後、熱処理を加え、ｎＭＯＳトランジスタのソ
ース・ドレイン滲出し領域１１７及びｐＭＯＳトランジ
スタのソース・ドレイン滲出し領域１１９を形成する。
以降、公知の技術であるＬＤＤ構造を作成する工程を示
すが、該工程を省略してシングルドレイン構造にしても
差し支えない。ｎＭＯＳトランジスタの低濃度ソース・
ドレイン領域１１８、ｐＭＯＳトランジスタの低濃度ソ
ース・ドレイン領域１２０をイオン打ち込みで形成す
る。図６に示すように厚さ１００ｎｍ程度のサイドウォ
ールスペーサ１２１を形成した後、ｎＭＯＳトランジス
タの高濃度ソース・ドレイン領域１２２及びパンチスル
ーストッパ層１２３をイオン打込みで形成する。同様に
ｐＭＯＳトランジスタの高濃度ソース・ドレイン領域１
２４及びパンチスルーストッパ層１２５を形成する。な
お、１２３、１２５のイオン層は、イオンの平面方向へ
の拡散を考慮して、１２１を形成する以前にイオン打ち
込みをしても構わない。所定のイオン打込みが終了した
後に、不純物活性化の熱処理を行う。この熱処理終了
後、図７に示すように、Ｔｉ、Ｃｏ等、シリサイド１２
６を形成する金属を用いて１１１〜１１６をシリサイド
化する。図８に示すように層間絶縁膜１２８を堆積した
後、金属配線層１２７から１３０で配線する。

【０００８】図９乃至図１６に、本発明を用いたＢｉＣ
ＭＯＳ半導体装置の製造方法の例を示す。図９に示すよ
うにｐ型基板２０１上にｐ型高濃度埋込層２０２及びｎ
型高濃度埋込層２０３を形成した後、その表面にシリコ
ンのエピタキシャル成長を行う。ＭＯＳトランジスタは
図１と同様であるのでｎＭＯＳトランジスタで代表し、
ｐＭＯＳトランジスタの記載は図が煩雑になるのを防ぐ
ため略す。ｎＭＯＳトランジスタのｐウエル２０４、ｎ
ｐｎバイポーラのｎ型ウエル２０５、素子分離酸化膜２
０７を形成する。ＭＯＳトランジスタのゲート酸化膜２
０８を形成した後、全面に第一のポリシリコン２０９を
堆積する。図１０に示すようにｎＭＯＳトランジスタの
ソース・ドレイン領域用開口部２１０、バイポーラのベ
ース・エミッタ形成用開口部２１１及びコレクタ引上げ
開口部２１２を設ける。これら開口部は図３の場合と同
様、基板が露出している。図１１に示すように表面全体
に第２のポリシリコンを堆積し、ｎ型領域２１３及びｐ
型領域２１４を形成する。全面に絶縁膜２１５を堆積し
た後、バイポーラのエミッタ電極用開口部２１６を設け
る。図１２に示すように開口部２１６に真性ベース領域
２１７をイオン打込みで形成した後、２１６側壁に絶縁
膜層２１８を形成し、次いでエミッタ２１９をイオン打
込みで設ける。全面にｎ型の第３のポリシリコンを堆積
し、これをエミッタ電極２２０に加工する。図１３に示
すように２２０の側壁には絶縁膜層２２１を形成する。
この後、第２のポリシリコン層を２２２〜２２６に分離
加工する。図１４に示すように熱処理によりソース・ド
レイン滲出し領域２２７及び外部ベース滲出し領域２２
８を形成する。イオン打込みにより、開口部のソース・
ドレイン領域２２９を形成した後、側壁絶縁膜層２３
０、次いでソース・ドレインとは逆導電型の高濃度パン
チスルーストッパ層を形成する。ここでは図が煩雑にな
るのを防ぐため、製造方法はシングルドレイン構造で代
表した。図１５に示すように次いで２２０〜２２６表面
に、図７に示したのと同様な方法でシリサイド層２３２
を形成する。この後、図１６に示すように層間絶縁膜２
３３を堆積し、配線層２３４〜２３８で配線を行う。

【０００９】図１７にＳＲＡＭを示す。本例のＳＲＡＭ
はメモリセル３０１、入力バッファ３０２、デコーダ３
０３、センスアンプ回路３０４及び出力バッファ３０５
から成る。本発明の半導体デバイスは基本的なＣＭＯＳ
デバイスであるから、上記全ての部分に用いることが可
能となる。特に、メモリセル３０１が完全ＣＭＯＳ型な
ら本発明をそのまま用いることができる。尚、ＳＲＡＭ
に限らず、ＤＲＡＭ、フラッシュメモリ等、ＣＭＯＳデ
バイスが用いられるメモリならば本発明は有効である。

【００１０】図１８にプロセッサの例を示す。ここで示
したプロセッサは、命令受取用のＣ−キャッシュメモリ
４０１、デコーダ４０２、デコーダ部の出力信号に基づ
いて演算処理を実行して出力するデータ・ストラクチャ・
マクロセル４０３、演算結果を格納するＤ−キャッシュ
メモリ４０４、演算後の次の命令をＣ−キャッシュメモ
リ４０１から読み出すためのアドレスを指定するＣ−Ｔ
ＬＢ４０５、演算結果の論理アドレスをＤ−キャッシュ
メモリ４０４の物理アドレスに変換してデータ格納アド
レスを指定するＤ−ＴＬＢから構成されている。これら
の構成部分に本発明のＣＭＯＳデバイスを適用すれば、
高速動作のプロセッサが実現できる。アーキテクチャの
異なるプロセッサにおいてもＣＭＯＳが使用されるかぎ
り、本発明を適用することが可能である。図の記載は省
略したが、ゲートアレイもＣＭＯＳデバイスから成る論
理ＬＳＩなので、本発明を適用すれば高速動作の効果を
得ることができる。本発明は、プロセッサ、ゲートアレ
イ、メモリ等、全てに応用が可能であり、本発明を用い
た半導体装置を使用したシステム全てに高速動作の効果
をもたらす。

【００１１】

【発明の効果】ゲート電極端と素子分離酸化膜端の距離
を拡散層幅とすると、０.２μｍルールの元でコンタク
トホール径を０.３５μｍの場合、マスクの合わせ余裕
も考慮すれば拡散層幅は１μｍ程度が必要になる。本発
明では、埋込コンタクト電極の拡散層とのコンタクト幅
（短辺方向）を０.３μｍ、埋込コンタクト・ゲート電極
間スペースを０.３μｍとできるので、拡散層幅はその
和０.６μｍ、即ち従来技術の６０％の面積に低減する
ことができる。これはそのまま拡散層寄生容量の底面成
分を６０％に抑えることを意味する。

【００１２】寄生抵抗・容量低減による動作速度の改善
効果を述べる。０.２μｍＣＭＯＳに於いては、ゲート
電極のシート抵抗はＷＳｉポリサイドの場合凡そ３０Ω
／□である。これをＴｉＳｉに置き換えれば１０Ω／□
以下に低減できる。同じく拡散層シート抵抗も１００〜
２００Ω／□程度あったものが１０Ω／□以下に低減で
きる。このような条件では動作速度は約１０％改善され
る。本発明では拡散層についてはシート抵抗そのものは
変化しないが、埋込コンタクト電極がゲート幅方向全て
を拡散層とのコンタクトに使用できることを利用して寄
生抵抗を低減できる。Ｗ１０μｍの場合、ゲート電極端
までの距離が０.３μｍと小さければ拡散層シート抵抗
を２００Ω／□としても、寄生抵抗は、２００×（０.３／１０）＜１０Ω となる。このように、拡散層をシリサイド化しなくても
動作速度に対する影響を無視できるほどに寄生抵抗を低
減できる。これに加えて上述の寄生抵抗低減効果も作用
するので、結果として公知例のサリサイドＣＭＯＳと同
等の高速動作を達成できるのである。

【図面の簡単な説明】

【図１】本発明の実施例による半導体装置の製造方法を
示す断面図である。

【図２】本発明の実施例による半導体装置の製造方法を
示す断面図である。

【図３】本発明の実施例による半導体装置の製造方法を
示す断面図である。

【図４】本発明の実施例による半導体装置の製造方法を
示す断面図である。

【図５】本発明の実施例による半導体装置の製造方法を
示す断面図である。

【図６】本発明の実施例による半導体装置の製造方法を
示す断面図である。

【図７】本発明の実施例による半導体装置の製造方法を
示す断面図である。

【図８】本発明の実施例による半導体装置の製造方法を
示す断面図である。

【図９】本発明の他の実施例による半導体装置の製造方
法を示す断面図である。

【図１０】本発明の他の実施例による半導体装置の製造
方法を示す断面図である。

【図１１】本発明の他の実施例による半導体装置の製造
方法を示す断面図である。

【図１２】本発明の他の実施例による半導体装置の製造
方法を示す断面図である。

【図１３】本発明の他の実施例による半導体装置の製造
方法を示す断面図である。

【図１４】本発明の他の実施例による半導体装置の製造
方法を示す断面図である。

【図１５】本発明の他の実施例による半導体装置の製造
方法を示す断面図である。

【図１６】本発明の他の実施例による半導体装置の製造
方法を示す断面図である。

【図１７】本発明の実施例の半導体装置の一例であるＳ
ＲＡＭのチップのレイアウト図である。

【図１８】本発明の実施例の半導体装置の他の一例であ
るプロセッサのチップのレイアウト図である。

【符号の説明】

１１１、１１３…ｎＭＯＳトランジスタのソース・ドレ
イン埋込コンタクト電極１１２…ｎＭＯＳトランジスタのゲート電極１１４、１１６…ｐＭＯＳトランジスタのソース・ドレ
イン埋込コンタクト電極１１５…ｐＭＯＳトランジスタのゲート電極１１７…ｎＭＯＳトランジスタのソース・ドレイン滲出
し領域１１９…ｐＭＯＳトランジスタのソース・ドレイン滲出
し領域１１８…ｎＭＯＳトランジスタのソース・ドレイン打込
み領域１２０…ｐＭＯＳトランジスタのソース・ドレイン打込
み領域１２３…ｎＭＯＳトランジスタのｐ型パンチスルースト
ッパ層１２５…ｐＭＯＳトランジスタのｎ型パンチスルースト
ッパ層１２６…シリサイド層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/092 (72)発明者山中俊明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者矢幡秀治東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】絶縁膜上のポリシリコンをゲート電極と
し、半導体基板上に接するポリシリコンをソース・ドレイン
電極の一部とし、上記ゲート電極と上記ソース・ドレイン電極との２種の
ポリシリコンが互いに分離された空間領域直下の上記半
導体基板の表面に形成されたソース・ドレイン領域を有
し、上記半導体基板表面の上記ソース・ドレイン領域の直下
に上記ゲート電極直下の基板部分と同導電型且つ該基板
部分よりも高濃度のイオン層を有し、上記ゲート電極としてのポリシリコン及び上記ソース・
ドレイン電極とポリシリコンのそれぞれの表面に金属と
シリコンとの合金層を有することを特徴とする半導体装
置。
【請求項２】上記半導体基板に接するポリシリコンをベ
ース電極とし、上記ベース電極の一部を除去した領域の
側壁に側壁絶縁膜を有し、該側壁絶縁膜と上記半導体基
板表面に接するポリシリコンをエミッタ電極とするバイ
ポーラトランジスタをさらに有したことを特徴とする請
求項１に記載の半導体装置。
【請求項３】半導体基板上に絶縁膜を形成する工程と、上記絶縁膜上に第１のポリシリコンを堆積する工程と、上記第１のポリシリコンをマスクとして上記絶縁膜を除
去し基板表面を露出する工程と、上記基板表面露出領域に接触する第２のポリシリコンを
堆積する工程と、上記第２のポリシリコンを基板表面に接触する領域と上
記絶縁膜上に残存する領域とに分離する工程と、上記絶縁膜上に残存する第２のポリシリコンの２つの側
壁に最も近い２つの基板露出面に導電層を設ける工程
と、上記基板露出面に設けた導電層直下に、上記導電層と逆
型で上記絶縁膜直下の導電層の不純物濃度よりも高い不
純物濃度を有する導電領域を形成する工程と、残存した上記第２のポリシリコン表面に金属とシリコン
との合金から成る層を形成する工程とをを有することを
特徴とする半導体装置の製造方法。
【請求項４】上記第２のポリシリコン層と上記絶縁膜を
除去して露出した基板表面に上記露出部分と逆導電型の
第１の不純物領域を設ける工程と、上記第１の不純物領域内に該第１の不純物領域と反対導
電型の第２の不純物領域を設ける工程と、上記第２の不純物領域に接する第３のポリシリコン層を
形成する工程とをさらに含むことを特徴とする請求項３
に記載の半導体装置の製造方法。
【請求項５】請求項１あるいは請求項２に記載の構造を
持つ半導体デバイスを含む半導体記憶装置。
【請求項６】請求項３あるいは請求項４に記載の方法で
製造された半導体記憶装置。
【請求項７】請求項１あるいは請求項２に記載の半導体
装置を構成部分に含む電子装置及びシステム。
【請求項８】請求項３あるいは請求項４に記載の方法で
製造された半導体装置を構成部分に含む電子装置及びシ
ステム。