JPH0778965A - 高耐圧半導体素子 - Google Patents

Abstract

(57)【要約】 【目的】最大電流遮断能力の低下を招くこと無く、ター
ンオン特性を改善できる高耐圧半導体素子を提供するこ
と。 【構成】Ｐ型エミッタ層１上に設けられたＮ^- 型ベース
層２と、Ｎ^- 型ベース層２の表面に選択的に形成された
第１および第２のＰ型ベース層３₁ ，３₂ と、第１のＰ
型ベース層３₁ の表面に選択的に形成されたＮ⁺ 型ソー
ス層４およびＮ⁺型ドレイン層５と、Ｎ⁺ 型ソース層４
とＮ⁺ 型ドレイン層５との間の領域上に、第１のゲート
絶縁膜６を介して設けられた第１のゲート電極７と、第
２のＰ型ベース層３₂ の表面に選択的に形成されたＮ⁺
型エミッタ層８と、Ｎ⁺ 型ドレイン層５とＮ⁺ 型エミッ
タ層８との間の領域上に、第２のゲート絶縁膜９を介し
て設けられた第２のゲート電極１０と、Ｎ⁺ 型ドレイン
層５とＮ⁺ 型エミッタ層８とを接続するフローティング
電極１１とを備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高耐圧半導体素子に係
り、特にＭＯＳゲート構造を有する高耐圧半導体素子に
関する。

【０００２】

【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。

【０００３】図８は、従来のＩＧＢＴの構造を示す素子
断面図である。図中、７１はＰ型エミッタ層を示してお
り、このＰ型エミッタ層７１上には、低不純物濃度のＮ
^- 型ベース層７２が設けられている。このＮ^- 型ベース
層７２の表面には、Ｐ型ベース層７３が選択的に形成さ
れており、このＰ型ベース層７３の表面にはＮ⁺ 型ソー
ス層７４が選択的に形成されている。

【０００４】二つのＮ⁺ 型ソース層７４の間の領域上に
は、ゲート絶縁膜７５を介してゲート電極７６が設けら
れている。また、このゲート電極７６側には、Ｐ型ベー
ス層７３およびＮ⁺ 型ソース層７４にコンタクトするカ
ソード電極７７が設けられている。そして、Ｐ型エミッ
タ層７１の裏面にはアノード電極７０が設けられてい
る。

【０００５】このように構成されたＩＧＢＴの動作は次
の通りである。すなわち、素子をターンオンするには、
例えば、アノード電極７０に正電圧，カソード電極７６
に負電圧を印加した状態で、ゲート電極７６にカソード
電極７７よりも高い電圧を印加する。

【０００６】この結果、ゲート電極７６の下部のＰ型ベ
ース層７３の表面にＮ型チャネルが形成され、Ｎ⁺ 型ソ
ース層７４からＮ^- 型ベース層７２に電子が注入される
とともに、この電子の注入に伴ってＰ型エミッタ層７１
からＮ^- 型ベース層７２に正孔が注入される。

【０００７】このような電子，正孔の注入によってＮ^-
型ベース層７２内にキャリアが蓄積される結果、導電変
調が起こり、素子はターンオンする。一方、素子をター
ンオフするには、ゲート電極７６にカソード電極７７よ
りも低い電圧を印加し、上記Ｎ型チャネルを消滅させ、
Ｎ⁺ 型ソース層７４からＮ^-型ベース層７２への電子の
注入を停止させれば良い。

【０００８】しかしながら、この種のＩＧＢＴには次の
ような問題があった。すなわち、Ｐ型エミッタ層７１か
らＮ^- 型ベース層７２への正孔の注入効率は高くできる
が、寄生サイリスタのラッチアップを防止する目的か
ら、Ｎ⁺ 型ソース層７４からＮ^- 型ベース層７２への電
子の注入効率を高くするには限界があった。このため、
最大電流遮断能力は大きくできるが、ＧＴＯサイリスタ
に比べてオン抵抗が高いという問題があった。

【０００９】

【発明が解決しようとする課題】上述の如く、従来のＩ
ＧＢＴは、最大電流遮断能力は大きいが、ＧＴＯサイリ
スタに比べてオン抵抗が高いという問題があった。本発
明は、上記事情を考慮してなされたもので、その目的と
するところは、最大電流遮断能力の低下を招くこと無
く、ターンオン特性を改善できる高耐圧半導体素子を提
供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の高耐圧半導体素子は、第１導電型エミッ
タ層上に設けられた第２導電型ベース層と、この第２導
電型ベース層の表面に選択的に形成された第１および第
２の第１導電型ベース層と、前記第１の第１導電型ベー
ス層の表面に選択的に形成された第２導電型ソース層お
よび第２導電型ドレイン層と、前記第２導電型ソース層
と前記第２導電型ドレイン層との間の領域上に、第１の
ゲート絶縁膜を介して設けられた第１のゲート電極と、
前記第２の第１導電型ベース層の表面に選択的に形成さ
れた第２導電型エミッタ層と、前記第２導電型ドレイン
層と前記第２導電型エミッタ層との間の領域上に、第２
のゲート絶縁膜を介して設けられた第２のゲート電極
と、前記第２導電型ドレイン層と前記第２導電型エミッ
タ層とを接続するフローティング電極とを備えたことを
特徴とする。

【００１１】

【作用】本発明によれば、素子のターンオン状態では、
第１のゲート電極の下部の第１導電型ベース層の表面に
チャネルが形成され、第２導電型ソース層中の多数キャ
リアは、上記チャネル，第２導電型ドレイン層，フロー
ティング電極，第２導電型エミッタ層の順の経路で、第
２の第１導電型ベース層に注入される。

【００１２】このキャリア注入により、第１導電型エミ
ッタ層，第２導電型ベース層，第２の第１導電型ベース
層および第１導電型エミッタ層で構成されたサイリスタ
がラッチアップし、素子はサイリスタ並みの低いオン抵
抗を実現できる。

【００１３】このように本実施例によれば、オン電圧が
低いサイリスタモードで素子がターンオンするので、Ｉ
ＧＢＴよりもオン電圧が低くなり、ターンオン特性が改
善される。

【００１４】また、本発明によれば、第１導電型エミッ
タ層，第２導電型ベース層，第１の第１導電型ベース層
および第２導電型ドレイン層とでＩＧＢＴが構成されて
いるが、このＩＧＢＴを構成する第１の第１導電型ベー
ス層は、上記サイリスタを構成する第２の第１導電型ベ
ース層とは別個のものである。

【００１５】このため、第１の第１導電型ベース層の不
純物濃度は、第２の第１導電型ベース層とは独立に設定
できるので、上記ＩＧＢＴの最大電流遮断能力が低下す
ることはない。

【００１６】また、第２の第１導電型ベース層の不純物
濃度を第１の第１導電型ベース層の濃度よりも低くする
と、オン抵抗を下げることが可能で、また、逆に濃度を
高くすると、ターンオフ能力を向上させることができ
る。

【００１７】また、第２の第１導電型ベース層の不純物
濃度を局所的に変化させたり、ＳＩサイリスタのように
ベース層の無い部分を設けることによって、ターンオン
特性とターンオフ特性とのトレードオフを向上させるこ
とができる。

【００１８】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係る高耐圧半導体
素子（１／２サイズ）の構造を示す素子断面図である。

【００１９】図中、１はＰ型エミッタ層を示しており、
このＰ型エミッタ層１上には、低不純物濃度のＮ^- 型ベ
ース層２が設けられている。このＮ^- 型ベース層２の表
面には、第１のＰ型ベース層３₁ および第２のベース層
３₂ が選択的に形成されている。

【００２０】第１のＰ型ベース層３₁ の表面には、Ｎ⁺
型ソース層４，Ｎ⁺ 型ドレイン層５が選択的に形成さ
れ、一方、第２のＰ型ベース層３₂ の表面には、Ｎ⁺ 型
エミッタ層８が選択的に形成されている。

【００２１】Ｎ⁺ 型ソース層４とＮ⁺ 型ドレイン層５と
の間の第１のＰ型ベース層３₁ 上には、第１のゲート絶
縁膜６を介して、第１のゲート電極７が設けられてい
る。すなわち、第１のＰ型ベース層３₁ 内には、Ｎ型チ
ャネルのＭＯＳトランジスタが形成されている。また、
Ｎ⁺ 型ドレイン層５とＮ⁺ 型エミッタ層８との間の領域
上には、第２のゲート絶縁膜９を介して、第２のゲート
電極１０が設けられている。

【００２２】第１のＰ型ベース層３₁ およびＮ⁺ 型ソー
ス層４には、カソード電極１２が設けられている。ま
た、Ｎ⁺ 型ドレイン層５とＮ⁺ 型エミッタ層８とは、フ
ローティング電極１１により接続されている。そして、
Ｐ型エミッタ層１の裏面にはアノード電極１３が設けら
れている。

【００２３】このように構成された高耐圧半導体素子の
動作は次の通りである。すなわち、素子をターンするに
は、例えば、アノード電極１３に正電圧，カソード電極
１２に負電圧を印加した状態で、第１のゲート電極７お
よび第２のゲート電極１０にカソード電極１２よりも高
い電圧を印加する。

【００２４】この結果、第１のゲート電極７の下部の第
１のＰ型ベース層３₁ の表面に第１のＮ型チャネルが形
成され、Ｎ⁺ 型ソース層４中の電子は、上記第１のＮ型
チャネル，Ｎ⁺ 型ドレイン層５，フローティング電極１
１，Ｎ⁺ 型エミッタ層８の順の経路で、第２のＰ型ベー
ス層３₂ に注入される。

【００２５】この電子の注入により、Ｐ型エミッタ層
１，Ｎ^- 型ベース層２，第２のＰ型ベース層３₂ および
Ｎ⁺ 型エミッタ層８で構成されたサイリスタがラッチア
ップし、素子はターンオンする。

【００２６】このとき、第２のゲート電極１０の下部の
第１のＰ型ベース層３₁ の表面には第２のＮ型チャネル
が形成されるため、Ｎ⁺ 型ソース層４中の電子は、Ｎ⁺
型ソース層４，第１のＮ型チャネル，Ｎ⁺ 型ドレイン層
５，第２のＮ型チャネル，Ｎ^- 型ベース層２の順の経路
で、Ｐ型エミッタ層１に電子が注入される。このため、
Ｎ^- 型ベース層２とＰ型エミッタ層１とで構成されたダ
イオードも、素子のターンオンに寄与する。

【００２７】このように本実施例によれば、ＩＧＢＴよ
りもオン電圧が低いサイリスタや、ダイオードが動作す
ることにより、素子はターンオンするため、ＩＧＢＴよ
りも優れたターンオン特性の高耐圧半導体素子が得られ
る。

【００２８】また、Ｐ型エミッタ層１，Ｎ^- 型ベース層
２，第１のＰ型ベース層３₁ およびＮ⁺ 型ドレイン層５
とでＩＧＢＴが構成されているが、このＩＧＢＴを構成
する第１のＰ型ベース層３₁ は、上記サイリスタを構成
する第２のＰ型ベース層３₂とは別個のものである。

【００２９】このため、第１のＰ型ベース層３₁ の不純
物濃度は、第２のＰ型ベース層３₂とは独立に設定でき
るので、上記ＩＧＢＴの最大電流遮断能力が低下するこ
とはない。

【００３０】図２は、セルサイズと電流密度との関係を
示す特性図である。これは図１の高耐圧半導体素子にお
いて、ＩＧＢＴ部分の設計は同じで、セルサイズを変化
させたときの素子に流れる電流密度を示している。すな
わち、ＩＧＢＴ部分のサイズは一定（Ｌ_s ＝５μｍ）と
し、サイリスタ部分のサイズを変え場合の電流密度の変
化を示している。ここで、正孔のライフタイムは１０μ
ｓ、アノード・カソード間電圧は２．６Ｖとした。ま
た、比較のため、通常のＩＧＢＴにおける電流密度とセ
ルサイズとの関係も示してある。

【００３１】図２から、ＩＧＢＴの場合、セルサイズが
小さくなるに伴い電流密度は大きくなり、そして、セル
サイズが小さくなり過ぎると電流密度は小さくなること
が分かる。

【００３２】一方、本発明の場合、図２からセルサイズ
が小さくなるに伴い電流密度が大きくなり、且つどのセ
ルサイズにおいてもＩＧＢＴよりも大きいことが分か
る。更に、セルサイズが１２０μｍ以下になると、本発
明の素子の電流密度は、ＩＧＢＴの電流密度の最大値よ
りも大きくなることが分かる。

【００３３】なお、図２の特性曲線は、ＩＧＢＴ部分の
サイズや各層の厚みその他のパラメータを変えると若干
変化するが、二つの特性曲線の関係は略一定であり、セ
ルサイズを１２０μｍ以下にすれば、従来得られなかっ
た大きな電流密度を得ることができる。

【００３４】このように、本実施例によれば、セルサイ
ズが１２０μｍ以下であれば、ＩＧＢＴの電流密度の最
大値よりも大きな電流密度が得られるため、セルサイズ
を１２０μｍ以下、例えば、５０μｍにすることによ
り、通常のＩＧＢＴの最大電流遮断能力と同様な大きさ
のままで、十分に低いオン電圧を実現できる。

【００３５】かくして本実施例によれば、オン電圧が低
いサイリスタモードで素子がターンオンするので、ＩＧ
ＢＴよりもオン電圧が低くなり、ターンオン特性が改善
される。しかも、ＩＧＢＴを構成する第１のＰ型ベース
層３₁ は、サイリスタを構成する第２のＰ型ベース層３
₂ とは別個なものなので、第２のＰ型ベース層３₂ とは
独立に第１のＰ型ベース層３₁ の不純物濃度を設定でき
るので、最大電流遮断能力が低下するという問題はな
い。

【００３６】以下、本発明の他の実施例に係る高耐圧半
導体素子について説明する。なお、以下の図において、
前出した図の高耐圧半導体素子と対応する部分には前出
した図と同一符号を付してあり、詳細な説明は省略す
る。

【００３７】図３は、本発明の第２の実施例に係る高耐
圧半導体素子の構造を示す素子断面図である。本実施例
の高耐圧半導体素子が先の実施例のそれと異なる点は、
第１のＰ型ベース層３₁ 内にＮ⁺ 型ソース層４およびＮ
⁺ 型ドレイン層５にコンタクトする高濃度のＰ⁺ 型拡散
層１４が形成されていることにある。

【００３８】このように構成された高耐圧半導体素子で
も先の実施例とそれと同様な効果が得られる。更に、本
実施例の場合、Ｐ⁺ 型拡散層１４の存在によって、第１
のＰ型ベース層３₁ 内の抵抗が低くなり、第１のＰ型ベ
ース層３₁ 内を流れる正孔電流による電圧降下が小さく
なる。このため、Ｎ⁺ 型ソース層４，第１のＰ型ベース
層３₁，Ｎ^- 型ベース層２およびＰ型エミッタ層１とで
構成された寄生サイリスタ、並びにＮ⁺ 型ドレイン層
５，第１のＰ型ベース層３₁ ，Ｎ^- 型ベース層２および
Ｐ型エミッタ層１とで構成された寄生サイリスタのラッ
チアップを防止でき、ターンオフ特性を改善できる。

【００３９】図４は、本発明の第３の実施例に係る高耐
圧半導体素子の構造を示す素子断面図である。本実施例
の高耐圧半導体素子が第２の実施例のそれと異なる点
は、第２のＰ型ベース層３₂ 内に埋め込み絶縁膜１５が
形成されていることにある。埋め込み絶縁膜１５は、例
えば、シリコン酸化膜で形成する。

【００４０】このような埋め込み絶縁膜１５が存在する
と、第２のＰ型ベース層３₂ 内の正孔の横方向ドリフト
（特に第１のＰ型ベース層３₁ 方向のドリフト）を防止
でき、第２のＰ型ベース層３₂ 内の正孔の濃度プロファ
イルが適正化され（第２のＰ型ベース層３₂ 内の右側の
正孔の濃度が高くなる）、オン電圧が低くなる。

【００４１】また、埋め込み絶縁膜１５の存在によっ
て、正孔の流れが制限されることにより、寄生サイリス
タがラッチアップするような正孔の流れが起き難くな
り、ターンオフ特性も改善される。

【００４２】図５は、本発明の第４の実施例に係る高耐
圧半導体素子の構造を示す素子断面図である。本実施例
の高耐圧半導体素子が第２の実施例のそれと異なる点
は、第２のゲート電極１０とＮ⁺ 型エミッタ層８との間
の距離を広く取ったことにある。

【００４３】このように構成された高耐圧半導体素子で
も、第２のＰ型ベース層３₂ 内の右側の正孔の濃度が高
くなり、正孔の濃度プロファイルが適正化され、オン電
圧が小さくなる。また、寄生サイリスタがラッチアップ
するような正孔の流れが起き難くなり、ターンオフ特性
も改善される。

【００４４】図６は、本発明の第５の実施例に係る高耐
圧半導体素子の構造を示す素子断面図である。本実施例
の高耐圧半導体素子が第１の実施例のそれと異なる点
は、第２のゲート電極１０の下部に高濃度のＮ⁺ 型拡散
層１６が形成されていることにある。このＮ⁺ 型拡散層
１６の不純物濃度は、例えば、１０¹⁵／ｃｍ² とする。
この程度の不純物濃度であれば耐圧は低下しないので、
高濃度になった分だけオン電圧が低くなり、ターンオン
特性が改善される。

【００４５】図７は、本発明の第６の実施例に係る高耐
圧半導体素子の構造を示す素子断面図である。本実施例
の高耐圧半導体素子が第２の実施例のそれと異なる点
は、第２のＰ型ベース層３₂ がＮ⁺ 型エミッタ層８の下
部に分散的に形成され、ＳＩサイリスタが構成されてい
ることにある。本実施例によれば、ノーマリオンタイプ
のサイリスタであるＳＩサイリスタが形成されているた
め、ターンオフ特性（オン電圧）が改善される。

【００４６】

【発明の効果】以上詳述したように本発明によれば、オ
ン電圧が低いサイリスタモードで素子がターンオンする
ので、ＩＧＢＴよりもオン電圧が低くなり、ターンオン
特性が改善される。しかも、上記ＩＧＢＴを構成する第
１の第１導電型ベース層は、サイリスタを構成する第２
の第１導電型ベース層とは別個なものなので、第２の第
１導電型ベース層とは独立に第１の第１導電型ベース層
の不純物濃度を設定できるので、上記ＩＧＢＴの最大電
流遮断能力が低下することはない。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。

【図２】本発明の効果を示す特性図。

【図３】本発明の第２の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。

【図４】本発明の第３の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。

【図５】本発明の第４の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。

【図６】本発明の第５の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。

【図７】本発明の第６の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。

【図８】従来のＩＧＢＴの構造を示す素子断面図。

【符号の説明】

１…Ｐ型エミッタ層（第１導電型エミッタ層） ２…Ｎ^- 型ベース層（第２導電型ベース層） ３₁ …Ｐ型ベース層（第１の第１導電型ベース層） ３₂ …Ｐ型ベース層（第２の第１導電型ベース層） ４…Ｎ⁺ 型ソース層（第２導電型ソース層） ５…Ｎ⁺ ドレイン層（第２導電型ドレイン層） ６…ゲート絶縁膜（第１のゲート絶縁膜） ７…ゲート電極（第１のゲート電極） ８…Ｎ⁺ 型エミッタ層 ９…ゲート絶縁膜（第２のゲート絶縁膜） １０…ゲート電極（第２のゲート電極） １１…フローティング電極 １２…カソード電極 １３…アノード電極 １４…Ｐ⁺ 型拡散層 １５…埋め混み絶縁膜 １６…Ｎ⁺ 型拡散層 ７０…アノード電極 ７１…Ｐ型エミッタ層 ７２…Ｎ^- 型ベース層 ７３…Ｐ型ベース層 ７４…Ｎ⁺ 型ソース層 ７５…ゲート絶縁膜 ７６…ゲート電極 ７７…カソード電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｚ

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１導電型エミッタ層上に設けられた第２
   導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
   １および第２の第１導電型ベース層と、 前記第１の第１導電型ベース層の表面に選択的に形成さ
   れた第２導電型ソース層および第２導電型ドレイン層
   と、 前記第２導電型ソース層と前記第２導電型ドレイン層と
   の間の領域上に、第１のゲート絶縁膜を介して設けられ
   た第１のゲート電極と、 前記第２の第１導電型ベース層の表面に選択的に形成さ
   れた第２導電型エミッタ層と、 前記第２導電型ドレイン層と前記第２導電型エミッタ層
   との間の領域上に、第２のゲート絶縁膜を介して設けら
   れた第２のゲート電極と、 前記第２導電型ドレイン層と前記第２導電型エミッタ層
   とを接続するフローティング電極とを具備してなること
   を特徴とする高耐圧半導体素子。