JPH0778991A

JPH0778991A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH0778991A
Application number: JP16124393A
Authority: JP
Inventors: Seiichi Ishihara; 原整一石
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1993-06-30
Filing date: 1993-06-30
Publication date: 1995-03-20

Abstract

(57)【要約】（修正有）【目的】多結晶シリコン膜上にタングステンシリサイド
膜を成膜したタングステンポリサイド膜を有する半導体
装置であって、良好な低抵抗を確保しながらも、多結晶
シリコン膜とタングステンシリサイド膜との密着性に優
れ、かつゲート酸化膜へのフッ素の拡散を低減すること
ができ、しかも、キャップを成膜しなくても、その後の
熱処理工程における異常酸化も好適に防止することがで
きる半導体装置および製造方法、およびこれを利用する
ポリサイドゲートＭＯＳ構造を有する半導体装置を提供
する。【構成】タングステンシリサイド膜１８が、多結晶シリ
コン膜１６との界面近傍の高シリコン組成部２０、中央
の低シリコン組成部２７および表面近傍の高シリコン組
成部２４より構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多結晶シリコン膜上に
タングステンシリサイド膜を積層してなる半導体装置
（タングステンポリサイド膜）およびその製造方法、な
らびにこのタングステンポリサイド膜を利用したポリサ
イドゲートＭＯＳ構造の半導体装置に関する。

【０００２】

【従来の技術】タングステンとシリコンとを有するタン
グステンシリサイド膜を多結晶シリコン上に成膜してな
るタングステンポリサイド膜が、ＭＯＳ型トランジスタ
等のゲート電極として利用されている。このタングステ
ンポリサイド膜は低抵抗であり、これをゲート電極とし
て利用することによって、素子の処理速度の高速化を図
ることができる。

【０００３】このようなタングステンポリサイド膜を有
する半導体装置を形成する際には、一例として、図４に
示されるように、シリコン基板５０上に熱酸化によって
ゲート酸化膜５２を成膜し、次いで、減圧ＣＶＤ法によ
ってゲート酸化膜上に多結晶シリコンを成長させ、さら
に、Ｎ型不純物をイオン注入法等によって導入して多結
晶シリコン膜５４を成膜する。Ｎ型多結晶シリコン膜５
４表面の自然酸化膜をＨＦ溶液等で除去した後、ＣＶＤ
法によってタングステンシリサイド膜５６をＮ型多結晶
シリコン膜５４上に気相成長させ、半導体装置６０が製
造される。

【０００４】タングステンシリサイド膜の成膜方法とし
ては、６フッ化タングステン(WF₆)と、モノシラン(Si
H₄)あるいはジクロルシラン(SiH₂Cl₂) とを原料ガスと
したＣＶＤ法（Chemical Vapor Depsition）が一般的に
用いられている。また、タングステンシリサイド膜の気
相成長においては、通常は成膜直後のタングステンシリ
サイド膜中のＳｉ／Ｗ比が２．６〜２．８となるよう
に、原料ガスの流量比等を調整する。

【０００５】前述のように、タングステンポリサイド膜
は低抵抗で、処理速度の早い素子が実現可能な反面、下
記のような問題点も有する。まず、タングステンシリサ
イド膜と多結晶シリコン膜との密着性が低く、両者が比
較的容易に剥離してしまうため、信頼性があまり高くな
い。また、タングステンシリサイド膜は酸化されやす
く、酸化雰囲気に入った際に容易に異常酸化を起こして
しまうため、タングステンシリサイド膜成膜の後の工程
によっては、素子の歩留りが非常に低くなってしまう。
さらに、ＣＶＤの原料ガスとしてWF₆ を用いるため、タ
ングステンシリサイド膜中にフッ素が混入し、このフッ
素がその後の熱処理工程等でゲート酸化膜中に拡散して
しまうため、ゲート酸化膜の膜厚増加、ゲート酸化膜の
絶縁性の低下等が生じて信頼性が低下してしまう。

【０００６】これらの問題点は、タングステンシリサイ
ド膜中のシリコン量を増加することによって解決するこ
とができる。しかしながら、タングステンシリサイド膜
中のシリコン量を増加すると抵抗値が増大してしまうた
め、ゲート電極等の抵抗を小さくして素子の高速化を図
るという、タングステンポリサイド膜の本来の目的を果
たすことができなくなってしまう。

【０００７】このような問題点を解決するため、タング
ステンシリサイド膜と多結晶シリコン膜との間に、シリ
コン組成が過剰な第２のタングステンシリサイド膜を成
膜する方法が、特開昭６１−１２５０４３号公報に開示
されている。しかしながら、この方法ではタングステン
シリサイド膜の成膜直後は各膜の密着性は良好である
が、熱処理後には第２のタングステンシリサイド膜の過
剰なシリコンが多結晶シリコン膜に拡散してしまうた
め、熱処理後は両者の密着性が低下してしまうという問
題点がある。しかも、酸化雰囲気中におけるタングステ
ンシリサイド膜の異常酸化については何ら解決されてい
ないため、通常のタングステンポリサイド膜と同様に、
その後は酸化雰囲気にさらされないような工程しか選択
することができず、製造プロセスの自由度が低いという
問題点がある。

【０００８】そのため、上記特開昭６１−１２５０４３
号公報に開示されるタングステンポリサイド膜も含め、
タングステンポリサイド膜を利用する半導体装置の製造
においては、タングステンシリサイド膜表面の異常酸化
を防止するために、タングステンシリサイド膜を成膜し
た後、ＣＤＶ法等によってシリコン酸化膜（いわゆるキ
ャップ）を成膜しており、半導体装置製造の工程増およ
びコストアップの要因となっている。

【０００９】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術の問題点を解決することにあり、多結晶シリコ
ン膜上にタングステンシリサイド膜を成膜したタングス
テンポリサイド膜を有する半導体装置であって、良好な
低抵抗を確保しながらも、多結晶シリコン膜とタングス
テンシリサイド膜との密着性に優れ、かつゲート酸化膜
へのフッ素の拡散を低減することができ、しかも、キャ
ップを成膜しなくても、その後の熱処理工程における異
常酸化も好適に防止することができる半導体装置および
その製造方法、ならびに前記ポリサイド構造の半導体装
置より製造されるポリサイドゲートＭＯＳ構造を有する
半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体装置の第１の態様は、多結晶シリコ
ン膜上にタングステンシリサイド膜を積層してなるタン
グステンポリサイド膜を有する半導体装置であって、前
記タングステンシリサイド膜が、多結晶シリコン膜との
界面近傍の高シリコン組成部、中央の低シリコン組成部
および表面近傍の高シリコン組成部より構成されること
を特徴とする半導体装置を提供する。

【００１１】また、前記高シリコン組成部のＳｉ／Ｗ原
子比が２．８超３．５未満、前記低シリコン組成部のＳ
ｉ／Ｗ原子比が２．６以下であるのが好ましい。

【００１２】また、本発明の半導体装置の第２の態様
は、前記半導体装置をリソグラフィによって所定形状に
整形した後、ｎ^- イオン注入、サイドウォールの形成、
マスク酸化膜の形成、ｎ⁺ イオン注入、およびアニール
の工程を経て形成されたポリサイドゲートＭＯＳ構造を
有することを特徴とする半導体装置を提供する。

【００１３】さらに、本発明の半導体装置の製造方法
は、多結晶シリコン膜上にタングステンシリサイド膜を
積層してなるタングステンポリサイド膜を有する半導体
装置を製造するに際し、タングステンシリサイド膜の成
膜をＣＶＤ法によって行い、かつタングステンおよびシ
リコンのそれぞれの原料ガスの混合比および／またはＣ
ＶＤ温度を調節することにより、タングステンシリサイ
ド膜の成膜初期は高シリコン組成、成膜中期は低シリコ
ン組成、成膜後期は高シリコン組成とすることを特徴と
する半導体装置の製造方法を提供する。

【００１４】また、前記本発明の半導体装置の製造方法
において、前記ＣＶＤ法における成膜温度が３００〜５
００℃で、かつ原料ガスとして６フッ化タングステンと
モノシランとを用い、タングステンシリサイド膜の成膜
初期および後期は６フッ化タングステン／モノシランの
流量比が１／５００〜１／１２００、同成膜中期は６フ
ッ化タングステン／モノシランの流量比が１／５０〜１
／１００であるのが好ましい。

【００１５】あるいは、前記本発明の半導体装置の製造
方法において、前記ＣＶＤ法における成膜温度が４５０
〜６５０℃で、かつ原料として６フッ化タングステンと
ジクロルシランとを用い、タングステンシリサイド膜の
成膜初期および後期は６フッ化タングステン／ジクロル
シランの流量比が１／５００〜１／１２００、同成膜中
期は６フッ化タングステン／ジクロルシランの流量比が
１／５０〜１／１００であるのが好ましい。

【００１６】以下、本発明の半導体装置および半導体装
置の製造方法について詳細に説明する。

【００１７】図１に、本発明の半導体装置の第１の態様
の一例を概念的に示す。本発明の半導体装置は、多結晶
シリコン膜上にタングステンシリサイド膜を成膜してな
るタングステンポリサイド膜を有するもので、図１に示
される半導体装置１０は、シリコン基板１２上にゲート
酸化膜１４が成膜され、その上に多結晶シリコン膜１６
が成膜され、さらにその上にタングステンシリサイド膜
１８が成膜されて構成される。すなわち、図示例におい
ては、多結晶シリコン膜１６とタングステンシリサイド
膜１８とによってタングステンポリサイド膜（タングス
テンポリサイド構造）が構成される。

【００１８】半導体装置１０において、ゲート酸化膜１
４の成膜方法には特に限定はなく、熱酸化等の公知の方
法がいずれも利用可能である。

【００１９】また、多結晶シリコン膜１６の成膜方法に
も特に限定はなく、減圧ＣＶＤ等の公知の方法で多結晶
シリコンを成膜した後、イオン注入法、POCl₃ 等からの
熱拡散等の方法によってＮ型不純物、リン等を、成膜し
た多結晶シリコンに導入して成膜すればよい。なお、多
結晶シリコン膜１６の厚さには特に限定はないが、好ま
しくは１００ｎｍ〜２００ｎｍ程度である。

【００２０】多結晶シリコン膜１６の上にはタングステ
ンシリサイド膜１８が成膜され、タングステンポリサイ
ド膜が構成される。このタングステンシリサイド膜１８
は、本発明の最も特徴的な部分で、多結晶シリコン膜１
６との界面近傍のシリコン量の多い高シリコン組成部２
０、各膜の積層方向中央部分のシリコン量の少ない低シ
リコン組成部２２、およびタングステンシリサイド膜１
８（タングステンポリサイド膜）表面近傍のシリコン量
の多い高シリコン組成部２４とより構成される。

【００２１】すなわち、本発明の半導体装置のタングス
テンシリサイド膜１８は、各膜の積層方向に、図２のグ
ラフに模式的に示されるようなＳｉ／Ｗ原子比（以下、
Ｓｉ／Ｗ比とする）分布、すなわちシリコン量の分布を
有する。なお、図３は特開昭６１−１２５０４３号公報
に開示されるタングステンシリサイド膜のシリコン組成
分布である。図２および図３においては、縦軸はＳｉ／
Ｗ比を示しており、数値が大きい程シリコン組成比が高
い。他方、横軸は膜の深さ方向を示し、左方向が膜表面
方向である。さらに、点線は９００℃で３０分（窒素ガ
ス等の不活性雰囲気で）アニールした後のシリコン組成
分布を示す。

【００２２】図３に示されるように、特開昭６１−１２
５０４３号公報に開示されるタングステンシリサイド膜
は、タングステンシリサイド膜の成膜直後は第２のタン
グステンシリサイド膜（ＷＳｉ−２）が高シリコン組成
であるので、多結晶シリコン膜とタングステンシリサイ
ド膜との密着性は良好であるが、アニール後は第２のタ
ングステンシリサイド膜のシリコンが多結晶シリコン膜
に拡散して含有量が低下するため、密着性が低下してし
まい、しかも、膜表面に関しては、成膜直後も低シリコ
ン組成でアニール後にはさらにシリコン組成が低下する
ため、酸化雰囲気下において異常酸化を起こしやすいの
は前述のとおりである。

【００２３】これに対し、本発明の半導体装置１０はタ
ングステンシリサイド膜１８が、図１および図２に示さ
れるように表面近傍の高シリコン組成部２４および多結
晶シリコン膜１６との界面近傍の高シリコン組成部２０
を有するため、アニールした後であっても、高シリコン
組成部２０および高シリコン組成部２４は、共に図３に
示される従来例よりも高シリコン組成を保っている。

【００２４】本発明においては、上記構成を有すること
によって、加熱処理等による膜表面の異常酸化を好適に
防止することができるので、本発明を利用する半導体装
置の歩留りを大幅に向上することができ、その後の製造
プロセスの自由度も向上することができる。また、加熱
処理後も多結晶シリコン膜１６とタングステンシリサイ
ド膜１８との密着性を良好に保つことができ、さらにゲ
ート酸化膜１４へのフッ素の拡散を防止することができ
る。しかも、表面近傍および界面近傍以外の中央部分は
低シリコン組成部２２となっているので、タングステン
シリサイド膜１８（タングステンポリサイド膜）の低抵
抗も確保することができる。

【００２５】なお、多結晶シリコン膜１６との界面近傍
の高シリコン組成部２０のシリコン量は、好ましくはＳ
ｉ／Ｗ比で２．８超３．５未満、より好ましくは２．９
〜３．１である。また、中央部分の低シリコン組成部２
２のシリコン量は、好ましくはＳｉ／Ｗ比で２．６以
下、より好ましくは２．２〜２．５である。さらに、表
面近傍の高シリコン組成部２４のシリコン量は、好まし
くはＳｉ／Ｗ比で２．８超３．５未満、より好ましくは
３．０〜３．３である。

【００２６】各組成部におけるＳｉ／Ｗ比を上記範囲と
することにより、耐異常酸化性、多結晶シリコン膜１６
との密着性、低抵抗、ゲート酸化膜１４へのフッ素侵入
の低減、良好な生産性等の優れた特性をバランスよく発
揮する半導体装置を実現可能である。

【００２７】なお、これらの高シリコン組成部２０、低
シリコン組成部２２および高シリコン組成部２４は、互
いに明確な界面を有さず連続的に成膜されたものであっ
てもよく、あるいは各層が積層されたようにして成膜さ
れたものであってもよい。

【００２８】このような本発明の半導体装置１０のタン
グステンシリサイド膜１８は、各種の公知の薄膜成膜技
術によって製造することができるが、好ましくは、ＣＶ
Ｄ法によって行い、かつタングステンおよびシリコンの
それぞれの原料ガスの流量比および／またはＣＶＤ温度
を調節する本発明の製造方法によって製造される。

【００２９】すなわち、ＣＶＤ法によるタングステンシ
リサイド膜の成膜は、３００〜６５０℃程度の温度で、
原料ガスとして６フッ化タングステン(WF₆) と、モノシ
ラン(SiH₄)あるいはジクロルシラン(SiH₂Cl₂) とを用い
て行われるが、高シリコン組成部２０および２４を成膜
する際には、モノシランあるいはジクロルシランの流量
を増加あるいは６フッ化タングステンの流量を減少して
高シリコン組成とし、逆に、低シリコン組成部２２を成
膜する際には、モノシランあるいはジクロルシランの流
量を減少あるいは６フッ化タングステンの流量を増加し
て低シリコン組成とする。また、原料ガス流量ではなく
反応温度を調整してもよく、高シリコン組成部２０およ
び２４を成膜する際には反応温度を高くし、逆に、低シ
リコン組成部２２を成膜する際には反応温度を低くす
る。あるいは原料ガス流量の調整と反応温度の調整とを
併用してもよい。

【００３０】好ましくは、原料ガスとして６フッ化タン
グステンとモノシランとを用いる場合には、ＣＶＤ法に
おける成膜温度を３００〜５００℃、好ましくは３５０
〜４５０℃とし、原料ガスの流量比（単位ＳＣＣＭ以
下同様）を、タングステンシリサイド膜の成膜初期およ
び後期は６フッ化タングステン／モノシラン＝１／５０
０〜１／１２００、好ましくは１／８００〜１／１００
０とし、同成膜中期は６フッ化タングステン／モノシラ
ン＝１／５０〜１／１００、好ましくは１／６０〜１／
８０に調整する。

【００３１】また、原料ガスとして６フッ化タングステ
ンとジクロルシランとを用いる場合には、ＣＶＤ法にお
ける成膜温度を４５０〜６５０℃、好ましくは５００〜
６００℃とし、原料ガスの流量比を、タングステンシリ
サイド膜の成膜初期および後期は６フッ化タングステン
／ジクロルシラン＝１／５００〜１／１２００、好まし
くは１／８００〜１／１０００とし、同成膜中期は６フ
ッ化タングステン／ジクロルシラン＝１／５０〜１／１
００、好ましくは１／６０〜１／８０に調整する。

【００３２】ＣＶＤ法によるタングステンシリサイド膜
１８の成膜条件を上記範囲に調整することにより、高シ
リコン組成部２０、低シリコン組成部２２および高シリ
コン組成部２４の組成を好適に前述の好ましい範囲に制
御することが可能であり、優れた特性を有する半導体装
置を容易かつ安定して製造することができる。

【００３３】本発明の第２の態様は、このような本発明
の第１の態様の半導体装置を用いて形成したポリサイド
ゲートＭＯＳ構造を有する半導体装置、すなわちポリサ
イドゲート構造を持つＭＯＳ型トランジスタである。図
４（ａ），（ｂ）および（ｃ）に、本発明の第２の態様
の半導体装置（ポリサイドゲートＭＯＳ型トランジス
タ）およびその製造例の一例を概念的に示す。なお、図
４（ａ′），（ｂ′）および（ｃ′）には、比較のた
め、前述の図５に示される従来の半導体装置６０に特開
昭６１−１２５０４３号公報を応用した例を示す。な
お、図４において、本発明例は図中左側の（ａ）〜
（ｃ）、従来例は図中右側の（ａ′）〜（ｃ′）でそれ
ぞれ示し、従来例における第２タングステンシリサイド
膜は符号５６ａで示す。

【００３４】図４（ａ）〜（ｃ）に示される本発明の半
導体装置（以下、従来例も同様）は、前述の図１に示さ
れる半導体装置１０を利用したもので、まず、半導体装
置１０上に、形成するゲート電極の形状に応じたレジス
トパターンを有するレジスト層３０を形成する。なお利
用するレジストおよびレジスト層の形成方法には特に限
定はなく、公知のレジストおよび形成方法がいずれも利
用可能である。

【００３５】次いで、反応性イオンエッチング等によっ
てタングステンシリサイド膜１８をエッチングしてゲー
トを形成し、レジスト層３０を除去する。レジスト層３
０を除去した後、ｎ^- イオンを注入してｎ^- 層３２を形
成し、さらにＣＶＤシリコン酸化膜等を体積後、異方性
エッチングによる全面エッチバック法等によってサイド
ウォール３４を形成する。

【００３６】サイドウォール３４を形成した後、熱酸化
あるいは減圧ＣＶＤ法によってゲート上および活性領域
上にマスク酸化膜（ＳｉＯ₂ 膜）３６を形成する。ここ
で、タングステンシリサイド膜１８が高シリコン組成部
２０、低シリコン組成部２２および高シリコン組成部２
４より構成される本発明においては、図４（ｃ）に示さ
れるように良好なマスク酸化膜３６が形成されるが、第
２タングステンシリサイド膜５６ａしか有さない従来の
半導体装置６０では、図４（ｃ′）に示されるように、
タングステンシリサイド膜５６の表面が異常酸化を起こ
してしまい、製品として使用できない場合が多い（歩留
まりが低い）。なお、従来例においては、減圧ＣＶＤ法
によるマスク酸化膜３６形成の場合でも、入炉時の巻き
込み大気によって異常酸化を起こしてしまう。

【００３７】マスク酸化膜３６を形成したら、ｎ⁺ イオ
ンを注入して、さらにアニールを行いソース電極、ドレ
イン電極およびゲート電極が形成され、ポリサイドゲー
ト構造を持つＭＯＳ型トランジスタが得られる。このよ
うにしてＭＯＳ型トランジスタを製造した後、層間膜形
成、コンタクト形成、配線形成等の各種の工程が行わ
れ、本発明の半導体装置とされる。なお、ＭＯＳ型トラ
ンジスタ作製後の各種の工程には全く限定はなく、半導
体装置の用途等に応じて公知の方法がすべて利用可能で
ある。

【００３８】以上、本発明の半導体装置および半導体装
置の製造方法について説明したが、本発明は以上の例に
限定はされず、本発明の要旨を逸脱しない範囲におい
て、各種の変更および改良を行ってもよいのはもちろん
である。

【００３９】

【実施例】以下、本発明の具体的実施例を挙げ、本発明
をより詳細に説明する。

【００４０】図１に示されるように、シリコン基板１２
上に熱酸化によってゲート酸化膜１４を成膜し、さら
に、モノシラン(SiH₄)を原料ガスとする減圧ＣＶＤ法に
よって、厚さ１５００Åの多結晶シリコン膜１６を成膜
した。

【００４１】次いで、ＣＶＤ法によってタングステンシ
リサイド膜１８を成膜し、図１に示される本発明の半導
体装置１０を作製した。原料ガスは６フッ化タングステ
ン(WF₆) とモノシラン(SiH₄)を用い、温度を４５０℃均
一として、成膜初期、中期および後期で原料ガスの流量
（ＳＣＣＭ）比を変更して、高シリコン組成部２０、低
シリコン組成部２２および高シリコン組成部２４とし
た。すなわち、初期はＷＦ₆ ／ＳｉＨ₄ ＝１／９００で
２０秒間成膜を行って高シリコン組成部２０とし；中期
はＷＦ₆ ／ＳｉＨ₄ ＝１／１００で１２０秒間成膜を行
って低シリコン組成部２２とし；さらに、後期はＷＦ₆
／ＳｉＨ₄ ＝１／９００で２０秒間成膜を行って高シリ
コン組成部２４とした。

【００４２】その結果、高シリコン組成部２０のＳｉ／
Ｗ比が２．９、低シリコン組成部２２のＳｉ／Ｗ比が
２．６、高シリコン組成部２４のＳｉ／Ｗ比が２．９の
タングステンシリサイド膜１８を成膜することができ
た。また、タングステンシリサイド膜１８の膜厚は２０
００Åであった。

【００４３】このようにして得られた多結晶シリコン膜
１６とタングステンシリサイド膜１８とより構成される
タングステンポリサイド膜を有する本発明の半導体装置
１０と、通常のタングステンシリサイド膜を有する以外
は全く同様の、図５に示される従来の半導体装置６０に
ついて、不活性雰囲気下で９００℃で３０分アニールし
た後、各種の特性を検討した。

【００４４】まず、ゲート酸化膜１４へのフッ素の突き
抜け量をＳＩＭＳ分析によって測定したところ、従来の
半導体装置では５×１０²⁰cm^-3であったのに対し、本発
明の半導体装置１０においては１×１０²⁰cm^-3と大幅に
減少していた。また、９００℃で３０分のアニールによ
って膜表面に生成した酸化膜をＨＦ溶液によって除去し
た後に加熱したところ、従来品は１０％Ｏ₂ 環境下で７
００℃で１０分間加熱したところ異常酸化を起こした
が、本発明の半導体装置１０は、同様の条件下で７５０
℃の温度までは異常酸化を起こすことはなかった。さら
に、抵抗は本発明の半導体装置１０および従来の半導体
装置共に５Ω／□で、本発明の半導体装置１０に抵抗値
の上昇は見られなかった。

【００４５】このような特性を示す本発明の半導体装置
１０に、図４（ａ）に示される様にレジスト層３０を形
成し、反応性イオンエッチングによってタングステンシ
リサイド膜１８をエッチングしてゲートを形成し、レジ
スト層３０を除去した。次いで、ｎ^- イオンを注入して
ｎ^- 層３２を形成し、さらにＣＶＤシリコン酸化膜によ
ってサイドウォール３４を形成した。この時点でのタン
グステンシリサイド１８の組成は、高シリコン組成部２
４のＳｉ／Ｗ比が２．６５、低シリコン組成部２２のＳ
ｉ／Ｗ比が２．５５、高シリコン組成部２０のＳｉ／Ｗ
比が２．４５であった。

【００４６】サイドウォール３４を形成した後、８００
℃の温度下で減圧ＣＶＤ装置に入炉し、マスク酸化膜
（ＳｉＯ₂ 膜）３６を成膜した。その結果、本発明の半
導体装置１０においては、タングステンシリサイド膜１
８が異常酸化されることなく、図４（ｃ）に示されるよ
うに良好なマスク酸化膜３６を形成することができた。
なお、前述の従来の半導体装置６０についても、同様の
工程を経てマスク酸化膜を成膜したが、図４（ｃ′）に
示されるように、タングステンシリサイド膜５６の表面
が異常酸化を起こしてしまい、製品として使用できなか
った。これは、入炉時の巻き込み大気により入炉温度下
で異常酸化したものである。

【００４７】マスク酸化膜３６を形成した後、ｎ⁺ イオ
ンを注入して、さらに不活性雰囲気下で９００℃で３０
分アニールを行い、ソース電極、ドレイン電極およびゲ
ート電極を持つポリサイドゲート構造を持つＭＯＳ型ト
ランジスタが得られた。このＭＯＳ型トランジスタを用
いて、層間膜形成、コンタクト形成、配線形成等の各種
の工程を施してスタティックランダムアクセスメモリ
（ＳＲＡＭ）を作製したところ、高速処理が可能で信頼
性の高い、優れた特性を有する半導体装置を製造するこ
とができた。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
多結晶シリコン膜上にタングステンシリサイド膜を成膜
したタングステンポリサイド膜を有する半導体装置、お
よびこのタングステンポリサイド膜をゲートとするＭＯ
Ｓ型構造のトランジスタなどの半導体装置において、良
好な低抵抗を確保しながらも、高い多結晶シリコン膜と
タングステンシリサイド膜との密着性、ゲート酸化膜へ
のフッ素の拡散低減、キャップを成膜しなくてもその後
の熱処理工程におけるタングステンシリサイド膜の異常
酸化の防止、等を行うことができ、高速処理、ゲート酸
化膜の高信頼性等の優れた特性を有する半導体装置を、
高い歩留まりで、安定して、しかも簡易な工程で製造す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の態様の半導体装置の一例を模式
的に示す図である。

【図２】本発明の半導体装置のタングステンシリサイド
膜におけるシリコン組成を模式的に示すグラフである。

【図３】従来の半導体装置のタングステンシリサイド膜
におけるシリコン組成を模式的に示すグラフである。

【図４】（ａ）〜（ｃ）は図１に示される本発明の半導
体装置を用いた本発明の第２の態様の半導体装置の製造
工程を、（ａ′）〜（ｃ′）は従来の半導体装置の製造
工程を、それぞれ模式的に示す図である。

【図５】従来の半導体装置の一例を模式的に示す図であ
る。

【符号の説明】

１０，６０半導体装置１２，５０シリコン基板１４，５２ゲート酸化膜１６，５４多結晶シリコン膜１８，５６タングステンシリサイド膜２０，２２高シリコン組成部２４低シリコン組成部３０レジスト層３２ｎ^- 層３４サイドウォール３６マスク酸化膜

Claims

【特許請求の範囲】

【請求項１】多結晶シリコン膜上にタングステンシリサ
イド膜を積層してなるタングステンポリサイド膜を有す
る半導体装置であって、前記タングステンシリサイド膜
が、多結晶シリコン膜との界面近傍の高シリコン組成
部、中央の低シリコン組成部および表面近傍の高シリコ
ン組成部より構成されることを特徴とする半導体装置。
【請求項２】前記高シリコン組成部のＳｉ／Ｗ原子比が
２．８超３．５未満、前記低シリコン組成部のＳｉ／Ｗ
原子比が２．６以下である請求項１に記載の半導体装
置。
【請求項３】請求項１または２に記載の半導体装置をリ
ソグラフィによって所定形状に整形した後、ｎ^- イオン
注入、サイドウォールの形成、マスク酸化膜の形成、ｎ
⁺ イオン注入、およびアニールの工程を経て形成された
ポリサイドゲートＭＯＳ構造を有することを特徴とする
半導体装置。
【請求項４】多結晶シリコン膜上にタングステンシリサ
イド膜を積層してなるタングステンポリサイド膜を有す
る半導体装置を製造するに際し、タングステンシリサイ
ド膜の成膜をＣＶＤ法によって行い、かつタングステン
およびシリコンのそれぞれの原料ガスの混合比および／
またはＣＶＤ温度を調節することにより、タングステン
シリサイド膜の成膜初期は高シリコン組成、成膜中期は
低シリコン組成、成膜後期は高シリコン組成とすること
を特徴とする半導体装置の製造方法。
【請求項５】前記ＣＶＤ法における成膜温度が３００〜
５００℃で、かつ原料ガスとして６フッ化タングステン
とモノシランとを用い、タングステンシリサイド膜の成
膜初期および後期は６フッ化タングステン／モノシラン
の流量比が１／５００〜１／１２００、同成膜中期は６
フッ化タングステン／モノシランの流量比が１／５０〜
１／１００である請求項４に記載の半導体装置の製造方
法。
【請求項６】前記ＣＶＤ法における成膜温度が４５０〜
６５０℃で、かつ原料として６フッ化タングステンとジ
クロルシランとを用い、タングステンシリサイド膜の成
膜初期および後期は６フッ化タングステン／ジクロルシ
ランの流量比が１／５００〜１／１２００、同成膜中期
は６フッ化タングステン／ジクロルシランの流量比が１
／５０〜１／１００である請求項４に記載の半導体装置
の製造方法。