JPH0778995A

JPH0778995A - 薄膜トランジスタ・マトリクス及びその製造方法

Info

Publication number: JPH0778995A
Application number: JP22322993A
Authority: JP
Inventors: Teruhiko Ichimura; 照彦市村; Tomotaka Matsumoto; 友孝松本; Ikuo Shiroki; 育夫代木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-08
Filing date: 1993-09-08
Publication date: 1995-03-20

Abstract

(57)【要約】【目的】薄膜トランジスタ・マトリクス及びその製造
方法に関し、ソース電極及びドレイン電極がゲート電極
と重ならず、画素電極とゲート電極及びゲート・バス・
ラインとの間の寄生容量を低減し、クロス・トークの発
生を防止する。【構成】ガラス基板１上にゲート電極３からはみ出す
アモルファスＳｉからなる電極オフセット用被膜１２が
形成され、電極オフセット用被膜１２上にゲート電極３
が形成され、その上にゲート絶縁膜４、動作半導体層
５、チャネル保護膜６が形成され、チャネル保護膜６に
一部が掛かり且つエッジが電極オフセット用被膜１２で
規定されたソース電極８及びドレイン電極１０が形成さ
れ、ソース電極８に画素電極１１の一部が導電接続され
て展延し、ゲート電極間はゲート・バス・ライン２で結
ばれ、ドレイン電極間はゲート・バス・ライン２と交差
するドレイン・バス・ライン９で結ばれている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示パネルを駆動
する薄膜トランジスタ（ｔｈｉｎｆｉｌｍｔｒａｎｓ
ｉｓｔｏｒ：ＴＦＴ）・マトリクスを製造するのに好適
な方法に関する。

【０００２】ＴＦＴマトリクスで駆動される液晶表示パ
ネルは、その表示品質がＣＲＴ（ｃａｔｈｏｄｅｒａ
ｙｔｕｂｅ）に匹敵する程度に向上してきたことが認
知されつつあるが、近年、大型化及び更に鮮明な表示の
実現が要求されている。

【０００３】ところで、ＴＦＴマトリクスで駆動される
液晶表示パネルに於いては、ＴＦＴマトリクス自体に起
因して鮮明な表示が阻害されている旨の問題があるの
で、これを解消しなければならない。

【０００４】

【従来の技術】図１５乃至図２０は従来の技術を解説す
る為の工程要所に於けるＴＦＴマトリクスを表す要部説
明図であり、以下、これ等の図を参照しつつ説明する。
尚、何れの図に於いても、向かって左側が要部平面を、
また、右側が要部平面に見られる線Ｘ−Ｘに沿う切断面
をそれぞれ表しているが、図が煩雑になるのを避ける
為、省略されている部分があり、例えば要部平面に於い
ては、積層されている被膜で線Ｘ−Ｘに沿う切断面を見
た方が判り易いものについては表されていない。

【０００５】図１５参照１５−（１）ガラス基板１上にＣｒ膜を形成してからパターニングを
行なってゲート・バス・ライン２及びそれに連なるゲー
ト電極３を形成する。

【０００６】１５−（２）全面にＳｉＮからなるゲート絶縁膜４及びアモルファス
Ｓｉからなる動作半導体層５及びＳｉＮからなるチャネ
ル保護膜６を連続して積層形成する。

【０００７】図１６参照１６−（１）線Ｘ−Ｘ方向の幅がゲート電極３と同じであるレジスト
膜１３を形成する。

【０００８】図１７参照１７−（１）レジスト膜１３をマスクにチャネル保護膜６をエッチン
グしてゲート電極３を覆う部分を残して他を除去する。１７−（２）レジスト膜１３を除去する。

【０００９】図１８参照１８−（１）ｎ⁺−アモルファスＳｉからなる電極コンタクト層７を
形成してから、Ｃｒ膜を形成する。

【００１０】図１９参照１９−（１）Ｃｒ膜及び電極コンタクト層７及び動作層５のパターニ
ングを行ない、ソース電極８及びドレイン・バス・ライ
ン９及びドレイン電極１０を形成する。

【００１１】１９−（２）電極コンタクト層７及び動作層５のパターニングを行な
う。この場合、電極コンタクト層７はソース電極８やド
レイン電極１０などと同形状になり、そして、動作層５
のエッジはチャネル保護膜６、ソース電極８、ドレイン
・バス・ライン９、ドレイン電極１０などを連ねたパタ
ーンになることは云うまでもない。

【００１２】図２０参照２０−（１）例えばＩＴＯ（ｉｎｄｉｕｍｔｉｎｏｘｉｄｅ）か
らなる透明導電膜を形成してからパターニングを行なっ
て画素電極１１を形成して完成する。

【００１３】

【発明が解決しようとする課題】従来の技術に依った場
合、例えば図２０から明らかなように、ソース電極８及
びドレイン電極１０は、その一部がチャネル保護膜６上
に掛かった形状になっている。

【００１４】このようにする理由は、現在の露光装置、
即ち、ステッパでは１〔μｍ〕以下のずれを生ずること
に起因している。

【００１５】若し、ソース電極８やドレイン電極１０な
どを形成する為のリソグラフィ工程で、レジスト膜がず
れた状態で、反応性イオン・エッチング（ｒｅａｃｔｉ
ｖｅｉｏｎｅｔｃｈｉｎｇ：ＲＩＥ）法を適用し、Ｃ
ｒ膜や下地のｎ⁺−アモルファスＳｉからなる電極コン
タクト層７のエッチングを行なった場合、所要形状のソ
ース電極８及びドレイン電極１０が得られないのは勿論
のこと、下地のｎ⁺−アモルファスＳｉからなる電極コ
ンタクト層７やアモルファスＳｉからなる動作半導体層
５までもエッチングされ、ＴＦＴマトリクスとしては欠
陥品になってしまう。

【００１６】ところで、前記したように、チャネル保護
膜６上にソース電極８及びドレイン電極１０の一部を重
ねる構成を採った場合、画素電極１１とゲート電極３及
びゲート・バス・ライン２との間に於ける寄生容量Ｃ_gs
が大きくなってしまう。

【００１７】この寄生容量Ｃ_gsは、表示にクロス・トー
クが発生する原因となり、良好な画像を得ることができ
ない旨の問題が起こる。

【００１８】このような問題を解消する対策として、画
素電極１１と並列に蓄積容量を設けることが行なわれて
いるが、この蓄積容量は面積を大きくとるので、その
分、画素自体の開口率が犠牲になってしまう。

【００１９】本発明は、簡単な手段を採ることで、ソー
ス電極及びドレイン電極がゲート電極と重ならないよう
にし、画素電極とゲート電極及びゲート・バス・ライン
との間に発生する寄生容量Ｃ_gsを低減し、表示にクロス
・トークが発生することなどを防止しようとする。

【００２０】

【課題を解決するための手段】図１は本発明の原理を解
説する為のＴＦＴマトリクスを表す要部切断側面図であ
り、図１５乃至図２０に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。

【００２１】図１に見られるＴＦＴマトリクスが、例え
ば図２０に見られるＴＦＴマトリクスと相違するところ
は、ゲート電極３（及びゲート・バス・ライン２）の下
に例えばアモルファスＳｉからなる電極オフセット用被
膜１２が設けられている点である。

【００２２】電極オフセット用被膜１２は、線Ｘ−Ｘ方
向の幅がゲート電極３（及びゲート・バス・ライン２）
に比較して広くなっていて、そのはみ出し部分１２Ａ
は、例えば１〔μｍ〕程度にしてある。

【００２３】このように、ゲート電極３のゲート長に比
較して幅が広い電極オフセット用被膜１２を設けた状態
で、チャネル保護膜６を形成するパターニングを行なう
為、ガラス基板１の裏面からレジスト膜に対する紫外線
露光を行なうと、その露光に対し、電極オフセット用被
膜１２が遮光膜として作用するから、レジスト膜のパタ
ーン、即ち、チャネル保護膜６のパターンは、電極オフ
セット用被膜１２と同じ大きさになって、ゲート電極３
と比較して大きいものとなる。

【００２４】このような構成にすることで、ソース電極
８及びドレイン電極１０の一部をチャネル保護膜６と重
なるように形成しても、ゲート電極３とはオフセット状
態にあるので、寄生容量Ｃ_gsは増加しない。

【００２５】前記したようなことから、本発明に依る薄
膜トランジスタ・マトリクス及びその製造方法に於いて
は、（１）透明絶縁性基板（例えばガラス基板１）上に形成
されてゲート電極の外郭からはみ出す大きさをもった半
導体からなる電極オフセット用被膜（例えばアモルファ
スＳｉからなる電極オフセット用被膜１２）と、前記電
極オフセット用被膜上に積層形成されたゲート電極（例
えばゲート電極３）及び前記ゲート電極を覆うゲート絶
縁膜（例えばゲート絶縁膜４）及び前記ゲート絶縁膜上
に形成されて前記ゲート電極と対向する動作半導体層
（例えば動作半導体層５）及び前記動作半導体層上に形
成されて前記ゲート電極と対向するチャネル保護膜（例
えばチャネル保護膜６）のそれぞれと、前記チャネル保
護膜上に一部が掛かり且つそのエッジが前記電極オフセ
ット用被膜の外郭で規定されたソース電極（例えばソー
ス電極８）及びドレイン電極（例えばドレイン電極１
０）と、前記ソース電極と一部が導電接続されて展延す
る透明導電膜からなる画素電極（例えば画素電極１１）
と、前記ゲート電極間を接続するゲート・バス・ライン
（例えばゲート・バス・ライン２）及び前記ゲート・バ
ス・ラインと絶縁膜を介して交差するように延在して前
記ドレイン電極間を接続するドレイン・バス・ライン
（例えばドレイン・バス・ライン９）とを備えてなるこ
とを特徴とするか、或いは、

【００２６】（２）透明絶縁性基板（例えばガラス基板
１）上に半導体からなる電極オフセット用被膜（例えば
アモルファスＳｉからなる電極オフセット用被膜１２）
及びゲート電極材料膜（例えばＣｒ膜）を形成してから
パターニングを行なってゲート電極（例えばゲート電極
３）及びそのゲート電極に連なって各ゲート電極間を接
続するゲート・バス・ライン（例えばゲート・バス・ラ
イン２）及びそのゲート電極などの外郭からはみ出す大
きさをもつ電極オフセット用被膜（前記したアモルファ
スＳｉの電極オフセット用被膜１２）を形成する工程
と、次いで、ゲート絶縁膜（例えばゲート絶縁膜４）及
び動作半導体層（例えば動作半導体層５）及びチャネル
保護膜（例えばチャネル保護膜６）を順に積層形成する
工程と、次いで、前記チャネル保護膜上にレジスト膜
（例えばレジスト膜１３）を形成してから前記透明絶縁
性基板の裏面から露光を行なって前記電極オフセット用
被膜と同じパターンにする工程と、次いで、前記レジス
ト膜をマスクとして前記チャネル保護膜のエッチングを
行なってから前記レジスト膜を剥離する工程と、次い
で、電極コンタクト層（例えば電極コンタクト層７）及
び電極材料膜（例えばＣｒ膜）を順に形成してからパタ
ーニングを行なって前記チャネル保護膜に一部が掛かる
ソース電極（例えばソース電極８）及びドレイン電極
（例えばドレイン電極１０）及びそのドレイン電極に連
なって各ドレイン電極間を接続するドレイン・バス・ラ
イン（例えばドレイン・バス・ライン９）を形成する工
程と、次いで、一部がソース電極と導電接続されて展延
する透明導電膜（例えばＩＴＯ膜）からなる画素電極
（例えば画素電極１１）を形成する工程とが含まれてな
ることを特徴とするか、或いは、

【００２７】（３）透明絶縁性基板上に半導体からなる
電極オフセット用被膜及びゲート電極材料膜を形成して
からパターニングを行なってゲート電極及びそのゲート
電極に連なって各ゲート電極間を接続するゲート・バス
・ライン及びそのゲート電極などの外郭からはみ出す大
きさをもつ電極オフセット用被膜を形成する工程と、次
いで、ゲート絶縁膜及び動作半導体層及びチャネル保護
膜を順に積層形成する工程と、次いで、前記チャネル保
護膜上に島状のレジスト膜を形成し且つその島状のレジ
スト膜をマスクとして前記チャネル保護膜及び動作半導
体層をエッチングして同じパターンの島状にしてから前
記島状のレジスト膜を除去する工程と、次いで、前記チ
ャネル保護膜上にレジスト膜を形成してから前記透明絶
縁性基板の裏面から露光を行なって前記電極オフセット
用被膜と同じパターンにする工程と、次いで、前記レジ
スト膜をマスクとして前記チャネル保護膜のエッチング
を行なってから前記レジスト膜を剥離する工程と、次い
で、前記チャネル保護膜の外側に表出されている動作半
導体層に不純物を導入してから透明導電膜を形成する工
程と、次いで、表面にイメージ・リバーサル・レジスト
膜（例えばイメージ・リバーサル・レジスト膜２０）を
形成して表面側から画素電極及びソース電極及びドレイ
ン電極のパターンを形成する為の露光を行なう工程と、
次いで、前記イメージ・リバーサル・レジスト膜のリバ
ーサル・ベーキングを行なってから前記透明絶縁性基板
の裏面から露光を行なって前記ゲート電極の外郭で規定
されたパターンとする工程と、次いで、前記イメージ・
リバーサル・レジスト膜をマスクとして前記透明導電膜
及び前記動作半導体層のエッチングを行なって前記チャ
ネル保護膜上に一部が掛かっているソース電極及びその
ソース電極と連なって展延する画素電極及びドレイン電
極及びそのドレイン電極と連なるドレイン・バス・ライ
ンの下地を形成する工程と、次いで、前記ドレイン・バ
ス・ラインの下地上にドレイン・バス・ラインを形成す
る工程とが含まれてなることを特徴とするか、或いは、

【００２８】（４）前記（１）に於いて、ゲート電極は
下地の半導体からなる電極オフセット用被膜と障壁を生
成し且つ電気的に接続されない材料からなることを特徴
とするか、或いは、

【００２９】（５）前記（１）に於いて、ゲート電極の
下地である半導体からなる電極オフセット用被膜がアモ
ルファスＳｉであることを特徴とするか、或いは、

【００３０】（６）前記（２）或いは（３）に於いて、
ゲート電極は下地の半導体からなる電極オフセット用被
膜と障壁を生成し且つ電気的に接続されない材料からな
ることを特徴とするか、或いは、

【００３１】（７）前記（２）或いは（３）に於いて、
ゲート電極の下地である半導体からなる電極オフセット
用被膜がアモルファスＳｉであることを特徴とする。

【００３２】

【作用】前記手段を採ることに依り、ゲート電極とソー
ス電極及びドレイン電極とは重ならないから、寄生容量
Ｃ_gsが低減され、クロス・トークがなくなるので、鮮明
な表示を行なうことができ、そして、画素電極と並列に
蓄積容量を介挿する必要はなくなるか、或いは、介挿す
る場合でも、小さい容量で済むから、画素の開口率が犠
牲になるようなことはない。

【００３３】また、そのように優れた効果が得られる構
成は、ゲート電極の下地に電極オフセット用被膜を設け
ることで達成され、それには、従来から多用されてきた
半導体プロセス技術を適用すれば足りるから、何も特殊
な技術は必要としない。

【００３４】

【実施例】図２乃至図９は本発明に於ける第一実施例を
解説する為の工程要所に於けるＴＦＴマトリクスを表す
要部説明図であり、以下、これ等の図を参照しつつ説明
する。尚、何れの図に於いても、向かって左側に要部平
面を、また、右側に要部平面に見られる線Ｘ−Ｘに沿う
切断面をそれぞれ表すこととするが、要部平面を省略し
た図もあり、また、その他の留意事項は、前記図１５乃
至図２０に関する留意事項と全く同じである。

【００３５】図２参照２−（１）プラズマ化学気相堆積（ｐｌａｓｍａｃｈｅｍｉｃａ
ｌｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）
法を適用することに依り、ガラス基板１上に厚さが例え
ば１０〔ｎｍ〕のアモルファスＳｉ膜を形成する。

【００３６】２−（２）引き続いて、スパッタリング法を適用することに依り、
厚さを例えば１００〔ｎｍ〕とするＣｒ膜を形成する。

【００３７】図３参照３−（１）リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを硝酸セリウム第二アンモンが主成分のエ
ッチング液とするウエット・エッチング法を適用するこ
とに依り、Ｃｒ膜のエッチングを行なってゲート・バス
・ライン２及びそれに連なるゲート電極３を形成する。

【００３８】このエッチングでは、ゲート電極３（及び
ゲート・バス・ライン２）がレジスト膜パターンの内側
に例えば１〔μｍ〕程度入り込んだパターンとなるよう
にオーバ・エッチングを行なう。尚、このエッチングに
は、塩素と酸素の混合ガスをエッチング・ガスとするＲ
ＩＥ法を適用しても良い。

【００３９】３−（２）ゲート電極３を形成するのに用いたレジスト膜を残した
ままエッチング・ガスを塩素系ガスとするＲＩＥ法を適
用することに依り、アモルファスＳｉ膜の異方性エッチ
ングを行なって、電極オフセット用被膜１２を形成す
る。このエッチングでは、オーバ・エッチングを行なわ
ないので、電極オフセット用被膜１２はレジスト膜パタ
ーンと同じパターンとなる。従って、電極オフセット用
被膜１２は、ゲート電極３から１〔μｍ〕程度はみ出た
ものとなる。

【００４０】図４参照４−（１）Ｐ−ＣＶＤ法を適用することに依って、厚さを例えば４
００〔ｎｍ〕とするＳｉＮからなるゲート絶縁膜４及び
厚さを例えば１５〔ｎｍ〕とするアモルファスＳｉから
なる動作半導体層５及び厚さを例えば１２０〔ｎｍ〕と
するＳｉＮからなるチャネル保護膜６を連続して形成す
る。

【００４１】図５参照５−（１）リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依って全面にレジスト膜１３を形成する。

【００４２】５−（２）ガラス基板１の裏面から紫外光を照射してレジスト膜１
３の露光を行なう。紫外光は、電極オフセット用被膜１
２を透過するが、かなり減衰するので、レジスト膜１３
の露光パターンは、ゲート電極３のパターンではなく、
電極オフセット用被膜１２のパターンと同じになる。

【００４３】図６参照６−（１）緩衝フッ化水素酸をエッチャントとするウエット・エッ
チング法を適用することに依り、レジスト膜１３をマス
クとしてチャネル保護膜６のエッチングを行なう。６−（２）レジスト剥離液中に浸漬してレジスト膜１３の除去を行
なう。

【００４４】図７参照７−（１）Ｐ−ＣＶＤ法を適用することに依り、ホスフィン（ＰＨ
₃）及びモノシラン（ＳｉＨ₄）の混合ガスをソース・
ガスとして厚さを例えば５０〔ｎｍ〕とするｎ⁺−アモ
ルファスＳｉからなる電極コンタクト層７を形成する。

【００４５】７−（２）引き続いて、スパッタリング法を適用することに依り、
厚さを例えば２００〔ｎｍ〕とするＣｒ膜を形成する。

【００４６】図８参照８−（１）リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを硝酸セリウム第二アンモンとするウエッ
ト・エッチング法を適用することに依り、Ｃｒ膜のエッ
チングを行なってソース電極８及びドレイン・バス・ラ
イン９及びドレイン電極１０を形成する。尚、このエッ
チングは、塩素ガス及び酸素ガスの混合ガスをエッチン
グ・ガスとするＲＩＥ法を適用して行なっても良い。

【００４７】８−（２）引き続いて、エッチング・ガスを塩素系ガスとするＲＩ
Ｅ法を適用することに依り、レジスト膜及びチャネル保
護膜６をマスクとしてｎ⁺−アモルファスＳｉからなる
電極コンタクト層７及びアモルファスＳｉからなる動作
半導体層５のエッチングを行なう。８−（３）レジスト剥離液中に浸漬してレジスト膜の除去を行な
う。

【００４８】図９参照９−（１）スパッタリング法を適用することに依り、厚さを例えば
８０〔ｎｍ〕とする例えばＩＴＯからなる透明導電膜を
形成する。

【００４９】９−（２）リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを塩化水素酸（ＨＣｌ水溶液）が主成分で
あるエッチング液とするウエット・エッチング法を適用
することに依り、前記透明導電膜のパターニングを行な
って画素電極１１を形成してＴＦＴマトリクスが完成す
る。

【００５０】図１０乃至図１４は本発明に於ける第二実
施例を解説する為の工程要所に於けるＴＦＴマトリクス
を表す要部説明図であり、以下、これ等の図を参照しつ
つ説明する。尚、何れの図に於いても、向かって左側に
要部平面を、また、右側に要部平面に見られる線Ｘ−Ｘ
に沿う切断面をそれぞれ表すこととするが、要部平面を
省略した図もあり、また、その他の留意事項は、前記図
１５乃至図２０に関する留意事項と全く同じである。

【００５１】第二実施例に於いても、当初から全面にＳ
ｉＮからなるチャネル保護膜６を形成するまでの工程、
即ち、第一実施例に於ける工程の当初から図４について
説明した工程４−（１）までと全く同じであるから、そ
の次の段階から説明する。

【００５２】図１０参照１０−（１）リソグラフィ技術に於けるレジスト・プロセス、並び
に、塩素系のガスをエッチング・ガスとするＲＩＥ法を
適用することに依り、ＳｉＮからなるチャネル保護膜６
及びアモルファスＳｉからなる動作半導体層５のエッチ
ングを行なう。

【００５３】これに依って得られるチャネル保護膜６及
び動作半導体層５のパターンは、例えば、電極オフセッ
ト用被膜１２に比較しても大きいものとなる。

【００５４】１０−（２）レジスト剥離液中に浸漬し、チャネル保護膜６及び動作
半導体層５をパターニングするのに用いたレジスト膜を
除去する。

【００５５】１０−（３）改めて、リソグラフィ技術に於けるレジスト・プロセス
を適用し、全面にレジスト膜を形成する。尚、ここで形
成したレジスト膜は、第一実施例に於けるレジスト膜１
３に相当する。

【００５６】１０−（４）ガラス基板１の裏面から紫外光を照射してレジスト膜の
露光を行なう。この場合も、第一実施例と同様、レジス
ト膜１３の露光パターンは、ゲート電極３のパターンで
はなく、電極オフセット用被膜１２のパターンと同じに
なる。

【００５７】１０−（５）緩衝フッ化水素酸をエッチャントとするウエット・エッ
チング法を適用することに依り、レジスト膜をマスクと
してチャネル保護膜６のエッチングを行なう。１０−（６）レジスト剥離液中に浸漬してレジスト膜の除去を行な
う。

【００５８】図１１参照１１−（１）イオン・シャワー法を適用することに依って、表出され
ているアモルファスＳｉからなる動作半導体層５にドー
ズ量を５×１０¹⁵〔cm^-2〕とするＰを導入してｎ⁺化す
る。

【００５９】尚、アモルファスＳｉからなる動作半導体
層５を選択的にｎ⁺化する為の不純物導入技術として
は、イオン・シャワー法の他、Ｐ−ＣＶＤ装置を利用し
たプラズマ・ドーピング法を適用することもできる。１１−（２）スパッタリング法を適用することに依り、厚さを例えば
８０〔ｎｍ〕とする例えばＩＴＯからなる透明導電膜を
形成する。

【００６０】図１２参照１２−（１）リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、全面にイメージ・リバーサル・レジスト
膜２０を形成する。尚、イメージ・リバーサル・レジス
トは、当初はネガ型であるが、リバーサル・ベーキング
を行なうことでポジ型になるレジストとして知られてい
る。

【００６１】１２−（２）第一回目の露光で、ソース電極及び画素電極及びドレイ
ン電極及びドレイン・バス・ラインのパターンを露光す
る。

【００６２】１２−（３）第二回目の露光はガラス基板１の裏面から行なって、ゲ
ート電極３のエッジとレジスト膜２０のエッジとが一致
するまで紫外光を照射する。即ち、この露光は、電極オ
フセット用被膜１２の影響を無視できる程度に行なうの
で、露光量を大きくすることが必要である。１２−（４）現像を行なうと、レジスト膜２０は図示のパターンとな
る。

【００６３】図１３参照１３−（１）エッチャントを塩化水素酸（ＨＣｌ水溶液）を主成分と
するエッチング液とするウエット・エッチング法を適用
することに依り、前記透明導電膜のパターニングを行な
ってソース電極８及び画素電極１１及びドレイン電極１
０及びドレイン・バス・ラインの下地９Ａを形成する。

【００６４】１３−（２）塩素系ガスをエッチング・ガスとするＲＩＥ法を適用す
ることに依り、チャネル保護膜６からはみ出しているア
モルファスＳｉからなる動作半導体層５をエッチングす
る。１３−（３）レジスト剥離液中に浸漬してレジスト膜２０を除去す
る。

【００６５】図１４参照１４−（１）スパッタリング法を適用することに依り、厚さを例えば
２００〔ｎｍ〕とするＣｒ膜を形成する。

【００６６】１４−（２）リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを硝酸セリウム第二アンモンを主成分とす
る水溶液からなるエッチング液とするウエット・エッチ
ング法を適用することに依り、前記Ｃｒ膜のエッチング
を行なって透明導電膜からなるドレイン・バス・ライン
の下地９Ａ上にドレイン・バス・ライン１４を形成して
ＴＦＴマトリクスが完成する。

【００６７】前記何れの実施例に於いても、ゲート電極
とソース電極及びドレイン電極との重なりはないから、
従って、寄生容量も存在しない。尚、ゲート電極及びそ
の下地になっているアモルファスＳｉからなる電極オフ
セット用被膜の間には障壁が存在し、電気的には接続さ
れていない状態にある為、電極オフセット用被膜の上方
にゲート絶縁膜を介して形成されたソース電極及びドレ
イン電極との間に生成される寄生容量は無視できる程度
に小さい。

【００６８】また、ソース及びドレイン電極とゲート電
極とがオフセット状態になっているが、駆動時のバック
・ライトの影響に依って、アモルファスＳｉ中に光電流
が生ずる為、ＴＦＴ特性は駆動に必要な値を得ることが
できる。

【００６９】本発明は、前記実施例に限られることな
く、他に多くの改変を実現することができる。例えば、
前記各実施例では、ゲート電極の材料としてＣｒを用い
たが、半導体との間に障壁を生成されて電気的に接続さ
れない材料であれば良い。

【００７０】

【発明の効果】本発明に依る薄膜トランジスタ・マトリ
クス及びその製造方法に於いては、透明絶縁性基板上に
ゲート電極の外郭からはみ出す大きさをもった電極オフ
セット用被膜が形成され、電極オフセット用被膜上にゲ
ート電極が形成され、ゲート電極はゲート絶縁膜で覆わ
れ、ゲート絶縁膜上に動作半導体層及びチャネル保護膜
が形成され、チャネル保護膜上に一部が掛かり且つエッ
ジが電極オフセット用被膜の外郭で規定されたソース電
極及びドレイン電極が形成され、ソース電極と一部が導
電接続された画素電極が形成され、前記ゲート電極間を
接続するゲート・バス・ライン及び前記ゲート・バス・
ラインと絶縁膜を介して交差するように延在してドレイ
ン電極間を接続するドレイン・バス・ラインとを備え
る。

【００７１】前記構成を採ることに依り、ゲート電極と
ソース電極及びドレイン電極とは重ならないから、寄生
容量Ｃ_gsが低減され、クロス・トークがなくなるので、
鮮明な表示を行なうことができ、そして、画素電極と並
列に蓄積容量を介挿する必要はなくなるか、或いは、介
挿する場合でも、小さい容量で済むから、画素の開口率
が犠牲になるようなことはない。

【００７２】また、そのように優れた効果が得られる構
成は、ゲート電極の下地に電極オフセット用被膜を設け
ることで達成され、それには、従来から多用されてきた
半導体プロセス技術を適用すれば足りるから、何も特殊
な技術は必要としない。

【図面の簡単な説明】

【図１】本発明の原理を解説する為のＴＦＴマトリクス
を表す要部切断側面図である。

【図２】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図３】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図４】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図５】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図６】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図７】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図８】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図９】本発明に於ける第一実施例を解説する為の工程
要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図１０】本発明に於ける第二実施例を解説する為の工
程要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図１１】本発明に於ける第二実施例を解説する為の工
程要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図１２】本発明に於ける第二実施例を解説する為の工
程要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図１３】本発明に於ける第二実施例を解説する為の工
程要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図１４】本発明に於ける第二実施例を解説する為の工
程要所に於けるＴＦＴマトリクスを表す要部説明図であ
る。

【図１５】従来の技術を解説する為の工程要所に於ける
ＴＦＴマトリクスを表す要部説明図である。

【図１６】従来の技術を解説する為の工程要所に於ける
ＴＦＴマトリクスを表す要部説明図である。

【図１７】従来の技術を解説する為の工程要所に於ける
ＴＦＴマトリクスを表す要部説明図である。

【図１８】従来の技術を解説する為の工程要所に於ける
ＴＦＴマトリクスを表す要部説明図である。

【図１９】従来の技術を解説する為の工程要所に於ける
ＴＦＴマトリクスを表す要部説明図である。

【図２０】従来の技術を解説する為の工程要所に於ける
ＴＦＴマトリクスを表す要部説明図である。

【符号の説明】

１ガラス基板２ゲート・バス・ライン３ゲート電極４ゲート絶縁膜５動作半導体層６チャネル保護膜７電極コンタクト層８ソース電極９ドレイン・バス・ライン９Ａドレイン・バス・ラインの下地１０ドレイン電極１１画素電極１２電極オフセット用被膜１３レジスト膜２０イメージ・リバーサル・レジスト膜

Claims

【特許請求の範囲】

【請求項１】透明絶縁性基板上に形成されてゲート電極
の外郭からはみ出す大きさをもった半導体からなる電極
オフセット用被膜と、前記電極オフセット用被膜上に積層形成されたゲート電
極及び前記ゲート電極を覆うゲート絶縁膜及び前記ゲー
ト絶縁膜上に形成されて前記ゲート電極と対向する動作
半導体層及び前記動作半導体層上に形成されて前記ゲー
ト電極と対向するチャネル保護膜のそれぞれと、前記チャネル保護膜上に一部が掛かり且つそのエッジが
前記電極オフセット用被膜の外郭で規定されたソース電
極及びドレイン電極と、前記ソース電極と一部が導電接続されて展延する透明導
電膜からなる画素電極と、前記ゲート電極間を接続するゲート・バス・ライン及び
前記ゲート・バス・ラインと絶縁膜を介して交差するよ
うに延在して前記ドレイン電極間を接続するドレイン・
バス・ラインとを備えてなることを特徴とする薄膜トラ
ンジスタ・マトリクス。
【請求項２】透明絶縁性基板上に半導体からなる電極オ
フセット用被膜及びゲート電極材料膜を形成してからパ
ターニングを行なってゲート電極及びそのゲート電極に
連なって各ゲート電極間を接続するゲート・バス・ライ
ン及びそのゲート電極などの外郭からはみ出す大きさを
もつ電極オフセット用被膜を形成する工程と、次いで、ゲート絶縁膜及び動作半導体層及びチャネル保
護膜を順に積層形成する工程と、次いで、前記チャネル保護膜上にレジスト膜を形成して
から前記透明絶縁性基板の裏面から露光を行なって前記
電極オフセット用被膜と同じパターンにする工程と、次いで、前記レジスト膜をマスクとして前記チャネル保
護膜のエッチングを行なってから前記レジスト膜を剥離
する工程と、次いで、電極コンタクト層及び電極材料膜を順に形成し
てからパターニングを行なって前記チャネル保護膜に一
部が掛かるソース電極及びドレイン電極及びそのドレイ
ン電極に連なって各ドレイン電極間を接続するドレイン
・バス・ラインを形成する工程と、次いで、一部がソース電極と導電接続されて展延する透
明導電膜からなる画素電極を形成する工程とが含まれて
なることを特徴とする薄膜トランジスタ・マトリクスの
製造方法。
【請求項３】透明絶縁性基板上に半導体からなる電極オ
フセット用被膜及びゲート電極材料膜を形成してからパ
ターニングを行なってゲート電極及びそのゲート電極に
連なって各ゲート電極間を接続するゲート・バス・ライ
ン及びそのゲート電極などの外郭からはみ出す大きさを
もつ電極オフセット用被膜を形成する工程と、次いで、ゲート絶縁膜及び動作半導体層及びチャネル保
護膜を順に積層形成する工程と、次いで、前記チャネル保護膜上に島状のレジスト膜を形
成し且つその島状のレジスト膜をマスクとして前記チャ
ネル保護膜及び動作半導体層をエッチングして同じパタ
ーンの島状にしてから前記島状のレジスト膜を除去する
工程と、次いで、前記チャネル保護膜上にレジスト膜を形成して
から前記透明絶縁性基板の裏面から露光を行なって前記
電極オフセット用被膜と同じパターンにする工程と、次いで、前記レジスト膜をマスクとして前記チャネル保
護膜のエッチングを行なってから前記レジスト膜を剥離
する工程と、次いで、前記チャネル保護膜の外側に表出されている動
作半導体層に不純物を導入してから透明導電膜を形成す
る工程と、次いで、表面にイメージ・リバーサル・レジスト膜を形
成して表面側から画素電極及びソース電極及びドレイン
電極のパターンを形成する為の露光を行なう工程と、次いで、前記イメージ・リバーサル・レジスト膜のリバ
ーサル・ベーキングを行なってから前記透明絶縁性基板
の裏面から露光を行なって前記ゲート電極の外郭で規定
されたパターンとする工程と、次いで、前記イメージ・リバーサル・レジスト膜をマス
クとして前記透明導電膜及び前記動作半導体層のエッチ
ングを行なって前記チャネル保護膜上に一部が掛かって
いるソース電極及びそのソース電極と連なって展延する
画素電極及びドレイン電極及びそのドレイン電極と連な
るドレイン・バス・ラインの下地を形成する工程と、次いで、前記ドレイン・バス・ラインの下地上にドレイ
ン・バス・ラインを形成する工程とが含まれてなること
を特徴とする薄膜トランジスタ・マトリクスの製造方
法。
【請求項４】ゲート電極は下地の半導体からなる電極オ
フセット用被膜と障壁を生成し且つ電気的に接続されな
い材料からなることを特徴とする請求項１記載の薄膜ト
ランジスタ・マトリクス。
【請求項５】ゲート電極の下地である半導体からなる電
極オフセット用被膜がアモルファスＳｉであることを特
徴とする請求項１記載の薄膜トランジスタ・マトリク
ス。
【請求項６】ゲート電極は下地の半導体からなる電極オ
フセット用被膜と障壁を生成し且つ電気的に接続されな
い材料からなることを特徴とする請求項２或いは請求項
３記載の薄膜トランジスタ・マトリクスの製造方法。
【請求項７】ゲート電極の下地である半導体からなる電
極オフセット用被膜がアモルファスＳｉであることを特
徴とする請求項２或いは請求項３記載の薄膜トランジス
タ・マトリクスの製造方法。