JPH1022508A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH1022508A JPH1022508A JP8175266A JP17526696A JPH1022508A JP H1022508 A JPH1022508 A JP H1022508A JP 8175266 A JP8175266 A JP 8175266A JP 17526696 A JP17526696 A JP 17526696A JP H1022508 A JPH1022508 A JP H1022508A
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- electrode
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 従来の製造方法では、コンタクト材料層に、
ソース電極とドレイン電極との間のギャップ部をパター
ニングする際、独自のレジストパターンが必要なため、
プロセス数が多くなっていた。 【解決手段】 基板２上に、ゲート電極３と、第１及び
第２のゲート絶縁膜４・５と、半導体層６と、コンタク
ト層７ａ・７ｂと、ソース電極８とドレイン電極９とを
形成するようにした逆スタガー型の薄膜トランジスタに
おいて、一膜状のコンタクト材料層７へのギャップ部１
０のパターニングを、ソース電極８とドレイン電極９を
直接マスクとして、或いは、両電極８・９の形成に用い
たレジストパターンを用いてエッチングを施すことで行
う。
ソース電極とドレイン電極との間のギャップ部をパター
ニングする際、独自のレジストパターンが必要なため、
プロセス数が多くなっていた。 【解決手段】 基板２上に、ゲート電極３と、第１及び
第２のゲート絶縁膜４・５と、半導体層６と、コンタク
ト層７ａ・７ｂと、ソース電極８とドレイン電極９とを
形成するようにした逆スタガー型の薄膜トランジスタに
おいて、一膜状のコンタクト材料層７へのギャップ部１
０のパターニングを、ソース電極８とドレイン電極９を
直接マスクとして、或いは、両電極８・９の形成に用い
たレジストパターンを用いてエッチングを施すことで行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示用絵素電
極のスイッチング素子等に多く用いられる電界効果型の
薄膜トランジスタの製造方法に関する。
極のスイッチング素子等に多く用いられる電界効果型の
薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】図４に、電界効果型の薄膜トランジスタ
（ＴＦＴ）を利用して製造される液晶表示用ＴＦＴ基板
の一般的な画素の平面図を示す。絶縁性基板上に、信号
線２１とゲート線２２とが直交するように設けられてお
り、信号線２１とゲート線２２との交差部分に薄膜トラ
ンジスタ２０が配設されている。信号線２１は薄膜トラ
ンジスタ２０のソース電極２０ａと接続され、一方ゲー
ト線２２は薄膜トランジスタ２０のゲート電極２０ｃと
接続されている。そして、薄膜トランジスタ２０のドレ
イン電極２０ｂが画素電極２３と接続されている。尚、
図中の２４は、画素補助容量部である。
（ＴＦＴ）を利用して製造される液晶表示用ＴＦＴ基板
の一般的な画素の平面図を示す。絶縁性基板上に、信号
線２１とゲート線２２とが直交するように設けられてお
り、信号線２１とゲート線２２との交差部分に薄膜トラ
ンジスタ２０が配設されている。信号線２１は薄膜トラ
ンジスタ２０のソース電極２０ａと接続され、一方ゲー
ト線２２は薄膜トランジスタ２０のゲート電極２０ｃと
接続されている。そして、薄膜トランジスタ２０のドレ
イン電極２０ｂが画素電極２３と接続されている。尚、
図中の２４は、画素補助容量部である。
【０００３】上記薄膜トランジスタ２０のような、基板
の上にまずゲート電極を積層したタイプの薄膜トランジ
スタは、逆スタガー型と呼ばれている。
の上にまずゲート電極を積層したタイプの薄膜トランジ
スタは、逆スタガー型と呼ばれている。
【０００４】以下に、図５を参照しながら、従来の逆ス
タガー型の薄膜トランジスタの一製造方法について説明
する。尚、同図（ａ）は、従来の方法で製造された逆ス
タガー型の薄膜トランジスタの平面図であり、同図
（ｂ）は、同図（ａ）のＢ−Ｂ’線矢視断面図である。
タガー型の薄膜トランジスタの一製造方法について説明
する。尚、同図（ａ）は、従来の方法で製造された逆ス
タガー型の薄膜トランジスタの平面図であり、同図
（ｂ）は、同図（ａ）のＢ−Ｂ’線矢視断面図である。
【０００５】まず、電気絶縁性の基板３２上にゲート電
極材を成膜し、フォトレジスト塗布／レジストのパター
ニング（露光工程と洗浄工程とからなる）／エッチング
／レジスト除去といった工程からなるフォトリソ技術に
より、電極材層を所定の形状にパターニングし、ゲート
電極３３を形成する。次に、ゲート電極３３の表面を陽
極酸化することで、ゲート絶縁膜３４を形成し、さら
に、ゲート電極３３を覆うように、ゲート絶縁膜３５を
形成する。尚、同図（ａ）においては、ゲート絶縁膜３
４・３５は省略されている。
極材を成膜し、フォトレジスト塗布／レジストのパター
ニング（露光工程と洗浄工程とからなる）／エッチング
／レジスト除去といった工程からなるフォトリソ技術に
より、電極材層を所定の形状にパターニングし、ゲート
電極３３を形成する。次に、ゲート電極３３の表面を陽
極酸化することで、ゲート絶縁膜３４を形成し、さら
に、ゲート電極３３を覆うように、ゲート絶縁膜３５を
形成する。尚、同図（ａ）においては、ゲート絶縁膜３
４・３５は省略されている。
【０００６】次に、半導体層３６となる半導体材料層、
コンタクト層３７ａ・３７ｂとなるコンタクト材料層３
７をこの順に成膜し、まず、半導体材料層とコンタクト
材料層３７とを、フォトリソ技術により同時にパターニ
ングする。このときのパターンには、ソース電極３８と
ドレイン電極３９との間のギャップ部４０のパターンは
含まれておらず、したがって、このときのパターニング
にて、半導体層３６のみがまず形成される。続いて、フ
ォトリソ技術によりギャップ部４０のパターンをコンタ
クト材料層３７にパターニングし、これにてコンタクト
層３７ａ・３７ｂを形成する（同図（ａ）中、コンタク
ト層３７ａ・３７ｂは、クロスハッチにて示す）。尚、
この時、半導体材料層とコンタクト材料層３７との間の
ギャップ部４０の領域に、エッチングストッパー層を設
ける製造方法も一般的である。
コンタクト層３７ａ・３７ｂとなるコンタクト材料層３
７をこの順に成膜し、まず、半導体材料層とコンタクト
材料層３７とを、フォトリソ技術により同時にパターニ
ングする。このときのパターンには、ソース電極３８と
ドレイン電極３９との間のギャップ部４０のパターンは
含まれておらず、したがって、このときのパターニング
にて、半導体層３６のみがまず形成される。続いて、フ
ォトリソ技術によりギャップ部４０のパターンをコンタ
クト材料層３７にパターニングし、これにてコンタクト
層３７ａ・３７ｂを形成する（同図（ａ）中、コンタク
ト層３７ａ・３７ｂは、クロスハッチにて示す）。尚、
この時、半導体材料層とコンタクト材料層３７との間の
ギャップ部４０の領域に、エッチングストッパー層を設
ける製造方法も一般的である。
【０００７】その後、ソース電極３８、ドレイン電極３
９となる電極材を成膜し、この電極材層をフォトリソ技
術によりパターニングすることでソース電極３８、ドレ
イン電極３９を形成し、これにて、薄膜トランジスタが
製造される。
９となる電極材を成膜し、この電極材層をフォトリソ技
術によりパターニングすることでソース電極３８、ドレ
イン電極３９を形成し、これにて、薄膜トランジスタが
製造される。
【０００８】このように、従来の製造方法では（上述し
た製造方法だけでなく）、コンタクト材料層３７のギャ
ップ部４０のパターニングには、必ず、ギャップ部４０
を形成するための独自のレジストパターンが用いられて
いる。
た製造方法だけでなく）、コンタクト材料層３７のギャ
ップ部４０のパターニングには、必ず、ギャップ部４０
を形成するための独自のレジストパターンが用いられて
いる。
【０００９】
【発明が解決しようとする課題】ところで、現在の薄膜
トランジスタの製造プロセスにおいては、製造コストの
低滅及び良品率向上のため、プロセス数の削減が重要な
解決課題とされている。
トランジスタの製造プロセスにおいては、製造コストの
低滅及び良品率向上のため、プロセス数の削減が重要な
解決課題とされている。
【００１０】しかしながら、上述した従来の製造方法で
は、ギャップ部形成用のレジストパターンの作成に、フ
ォトレジスト塗布／レジストのパターニング（露光工程
と洗浄工程）といったフォトリソ工程がさらに必要なた
め、プロセス数が多くなっている。
は、ギャップ部形成用のレジストパターンの作成に、フ
ォトレジスト塗布／レジストのパターニング（露光工程
と洗浄工程）といったフォトリソ工程がさらに必要なた
め、プロセス数が多くなっている。
【００１１】本願発明は、このような課題に鑑み成され
たものであって、その目的は、プロセス数の削減を図
り、製造コストの低滅及び良品率の向上が可能な薄膜ト
ランジスタの製造方法を提案することを目的としてい
る。
たものであって、その目的は、プロセス数の削減を図
り、製造コストの低滅及び良品率の向上が可能な薄膜ト
ランジスタの製造方法を提案することを目的としてい
る。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の請求項１記載の薄膜トランジスタの製造
方法は、電気絶縁性を有する基板上に、帯状のゲート電
極と、該ゲート電極を覆う絶縁膜と、半導体層と、該半
導体層上に部分的に形成される複数の導電性のコンタク
ト層と、該コンタクト層の一方に接続されるソース電極
およびコンタクト層の他方に接続されるドレイン電極と
がこの順で積層配置されてなる薄膜トランジスタの製造
方法において、上記複数のコンタクト層は、一膜状のコ
ンタクト材料層をパターニングすることで形成されてお
り、該コンタクト材料層をソース電極側とドレイン電極
側とで分離するギャップ部のパターニングを、先に形成
したソース電極及びドレイン電極をマスクとして用いて
エッチングすることで行うことを特徴としている。
めに、本発明の請求項１記載の薄膜トランジスタの製造
方法は、電気絶縁性を有する基板上に、帯状のゲート電
極と、該ゲート電極を覆う絶縁膜と、半導体層と、該半
導体層上に部分的に形成される複数の導電性のコンタク
ト層と、該コンタクト層の一方に接続されるソース電極
およびコンタクト層の他方に接続されるドレイン電極と
がこの順で積層配置されてなる薄膜トランジスタの製造
方法において、上記複数のコンタクト層は、一膜状のコ
ンタクト材料層をパターニングすることで形成されてお
り、該コンタクト材料層をソース電極側とドレイン電極
側とで分離するギャップ部のパターニングを、先に形成
したソース電極及びドレイン電極をマスクとして用いて
エッチングすることで行うことを特徴としている。
【００１３】これによれば、コンタクト材料層へのギャ
ップ部のパターニングを、先に形成したソース電極及び
ドレイン電極をマスクとしてエッチングすることで行う
ため、ギャップ部エッチング用のレジストパターンを作
成する必要がなくなり、フォトリソ工程を削減すること
ができる。したがって、製造コスト低減を図ることが可
能となり、また、フォトリソ工程の削減により新たな不
良パターンの形成を低減することができるので、良品率
の向上も図れる。
ップ部のパターニングを、先に形成したソース電極及び
ドレイン電極をマスクとしてエッチングすることで行う
ため、ギャップ部エッチング用のレジストパターンを作
成する必要がなくなり、フォトリソ工程を削減すること
ができる。したがって、製造コスト低減を図ることが可
能となり、また、フォトリソ工程の削減により新たな不
良パターンの形成を低減することができるので、良品率
の向上も図れる。
【００１４】本発明の請求項２記載の薄膜トランジスタ
の製造方法は、請求項１の方法において、上記のソース
電極及びドレイン電極が、インジウム錫酸化物からなる
ことを特徴としている。
の製造方法は、請求項１の方法において、上記のソース
電極及びドレイン電極が、インジウム錫酸化物からなる
ことを特徴としている。
【００１５】これによれば、ソース電極及びドレイン電
極として、インジウム錫酸化物（ＩＴＯ）が用いられて
おり、ＩＴＯは、コンタクト層を形成する材質とドライ
エッチング又はウエットエッチングの何れにおいても大
きなエッチング選択比が得られることが確認されてい
る。したがって、これにより、マスクに用いられている
ソース電極及びドレイン電極がコンタクト材料層と同時
にエッチングされたり、新たな生成物が発生したりする
虞れがない。
極として、インジウム錫酸化物（ＩＴＯ）が用いられて
おり、ＩＴＯは、コンタクト層を形成する材質とドライ
エッチング又はウエットエッチングの何れにおいても大
きなエッチング選択比が得られることが確認されてい
る。したがって、これにより、マスクに用いられている
ソース電極及びドレイン電極がコンタクト材料層と同時
にエッチングされたり、新たな生成物が発生したりする
虞れがない。
【００１６】本発明の請求項３記載の薄膜トランジスタ
の製造方法は、電気絶縁性を有する基板上に、帯状のゲ
ート電極と、該ゲート電極を覆う絶縁膜と、半導体層
と、該半導体層上に部分的に形成される複数の導電性の
コンタクト層と、該コンタクト層の一方に接続されるソ
ース電極およびコンタクト層の他方に接続されるドレイ
ン電極とがこの順で積層配置されてなる薄膜トランジス
タの製造方法において、上記複数のコンタクト層は、一
膜状のコンタクト材料層をパターニングすることで形成
されており、該コンタクト材料層をソース電極側とドレ
イン電極側とで分離するギャップ部のパターニングを、
ソース電極及びドレイン電極のパターニングに用いたフ
ォトレジストパターンを用いてエッチングすることで行
うことを特徴としている。
の製造方法は、電気絶縁性を有する基板上に、帯状のゲ
ート電極と、該ゲート電極を覆う絶縁膜と、半導体層
と、該半導体層上に部分的に形成される複数の導電性の
コンタクト層と、該コンタクト層の一方に接続されるソ
ース電極およびコンタクト層の他方に接続されるドレイ
ン電極とがこの順で積層配置されてなる薄膜トランジス
タの製造方法において、上記複数のコンタクト層は、一
膜状のコンタクト材料層をパターニングすることで形成
されており、該コンタクト材料層をソース電極側とドレ
イン電極側とで分離するギャップ部のパターニングを、
ソース電極及びドレイン電極のパターニングに用いたフ
ォトレジストパターンを用いてエッチングすることで行
うことを特徴としている。
【００１７】これによれば、コンタクト材料層へのギャ
ップ部のパターニングを、ソース電極及びドレイン電極
の形成に用いたレジストパターンをそのまま用いてエッ
チングすることで行うため、前述の請求項１の方法と同
様に、ギャップ部のエッチング時に、ギャップ部エッチ
ング用のレジストパターンを作成する必要がなくなり、
製造コスト低減と良品率の向上とが図れる。
ップ部のパターニングを、ソース電極及びドレイン電極
の形成に用いたレジストパターンをそのまま用いてエッ
チングすることで行うため、前述の請求項１の方法と同
様に、ギャップ部のエッチング時に、ギャップ部エッチ
ング用のレジストパターンを作成する必要がなくなり、
製造コスト低減と良品率の向上とが図れる。
【００１８】しかも、この方法では、ソース電極やドレ
イン電極を直接マスクとして用いないので、請求項１の
構成よりも、ギャップ部エッチング時の、エッチング条
件、及びソース電極やドレイン電極を形成する電極材料
の選択幅が広がるといった利点を備えている。
イン電極を直接マスクとして用いないので、請求項１の
構成よりも、ギャップ部エッチング時の、エッチング条
件、及びソース電極やドレイン電極を形成する電極材料
の選択幅が広がるといった利点を備えている。
【００１９】本発明の請求項４記載の薄膜トランジスタ
の製造方法は、請求項３の方法において、同一のチャン
バー或いは真空状態で搬送可能なチャンバーを使用し、
ソース電極及びドレイン電極のパターニングを、フォト
レジストパターンを用いたドライエッチングにて行い、
連続して、コンタクト材料層への上記ギャップ部のパタ
ーニングを、ドライエッチングにて行うことを特徴とし
ている。
の製造方法は、請求項３の方法において、同一のチャン
バー或いは真空状態で搬送可能なチャンバーを使用し、
ソース電極及びドレイン電極のパターニングを、フォト
レジストパターンを用いたドライエッチングにて行い、
連続して、コンタクト材料層への上記ギャップ部のパタ
ーニングを、ドライエッチングにて行うことを特徴とし
ている。
【００２０】これによれば、請求項３の方法において、
さらに、ソース電極及びドレイン電極のパターニング工
程と、コンタクト材料層のギャップ部のパターニング工
程とを、同一のチャンバー或いは真空状態で搬送可能な
チャンバーを使用して大気中に取り出すことなく連続し
て処理するようになっているので、真空状態を維持でき
る点で、異物付着を回避でき、良品率のさらなる向上が
可能である。そしてまた、大気と真空の圧力調整におけ
る時間ロスがなくなり、また、装置間の搬送による時間
ロス等が従来に比べて格段に小さくなることなどから、
スループットの面においても非常に有効である。
さらに、ソース電極及びドレイン電極のパターニング工
程と、コンタクト材料層のギャップ部のパターニング工
程とを、同一のチャンバー或いは真空状態で搬送可能な
チャンバーを使用して大気中に取り出すことなく連続し
て処理するようになっているので、真空状態を維持でき
る点で、異物付着を回避でき、良品率のさらなる向上が
可能である。そしてまた、大気と真空の圧力調整におけ
る時間ロスがなくなり、また、装置間の搬送による時間
ロス等が従来に比べて格段に小さくなることなどから、
スループットの面においても非常に有効である。
【００２１】
〔実施の形態１〕本発明の実施の一形態について図１な
いし図２に基づいて説明すれば、以下の通りである。
いし図２に基づいて説明すれば、以下の通りである。
【００２２】始めに、図１を参照して本実施形態に係る
薄膜トランジスタの構成について説明する。同図（ａ）
は、薄膜トランジスタの平面図であり、同図（ｂ）は、
同図（ａ）のＡ−Ａ’線矢視断面図である。
薄膜トランジスタの構成について説明する。同図（ａ）
は、薄膜トランジスタの平面図であり、同図（ｂ）は、
同図（ａ）のＡ−Ａ’線矢視断面図である。
【００２３】図に示すように、薄膜トランジスタは、電
気絶縁性を有する基板２上に、帯状のゲート電極３が形
成されると共に、その上に第１及び第２のゲート絶縁膜
４・５を介して半導体層６が積層されている。そして、
さらに、この半導体層６上の両側に、ソース電極８とド
レイン電極９とが、ソース電極８とドレイン電極９との
間のギャップ部１０にて分離されたコンタクト層７ａ・
７ｂを介して形成された構成となっている。
気絶縁性を有する基板２上に、帯状のゲート電極３が形
成されると共に、その上に第１及び第２のゲート絶縁膜
４・５を介して半導体層６が積層されている。そして、
さらに、この半導体層６上の両側に、ソース電極８とド
レイン電極９とが、ソース電極８とドレイン電極９との
間のギャップ部１０にて分離されたコンタクト層７ａ・
７ｂを介して形成された構成となっている。
【００２４】上記薄膜トランジスタの製造方法を、図２
の断面図を用いて以下に説明する。尚、図１は、ソース
電極８とドレイン電極９との間のギャップ部１０の形成
工程における薄膜トランジスタの断面図である。
の断面図を用いて以下に説明する。尚、図１は、ソース
電極８とドレイン電極９との間のギャップ部１０の形成
工程における薄膜トランジスタの断面図である。
【００２５】まず、基板２にゲート電極３となるゲート
電極材を積層し、この上にフォトリソ工程にてレジスト
パターンを作成し、該レジストパターンを用いてエッチ
ングを施し、所定の形状にパターニングし、ゲート電極
３を形成する。基板２としては、ガラス基板、石英、プ
ラスチック等を用いることができ、ゲート電極材にはＴ
ａ、Ａｌ、Ｃｒ等を用いることができる。
電極材を積層し、この上にフォトリソ工程にてレジスト
パターンを作成し、該レジストパターンを用いてエッチ
ングを施し、所定の形状にパターニングし、ゲート電極
３を形成する。基板２としては、ガラス基板、石英、プ
ラスチック等を用いることができ、ゲート電極材にはＴ
ａ、Ａｌ、Ｃｒ等を用いることができる。
【００２６】次に、ゲート電極３を陽極酸化して形成し
て第１ゲート絶縁膜４を形成する。尚、陽極酸化による
第１ゲート絶縁膜４を形成しない構造とすることもでき
る。
て第１ゲート絶縁膜４を形成する。尚、陽極酸化による
第１ゲート絶縁膜４を形成しない構造とすることもでき
る。
【００２７】次に、プラズマＣＶＤ法で、第２ゲート絶
縁膜５、半導体層６となる半導体材料層、コンタクト層
７ａ・７ｂとなるコンタクト材料層７を連続して成膜す
る。尚、これら第２ゲート絶縁膜５、半導体材料層、コ
ンタクト材料層７は、連続して成膜しなくともよい。ま
た、ゲート絶縁膜５としてはＳｉＮｘ、ＳｉＯ2 等、半
導体層６の材料としてはａ−Ｓｉ（アモルファスシリコ
ン）、ｐ−Ｓｉ（ポリシリコン）、コンタクト層７ａ・
７ｂの材料としてはｎ+ のａ−Ｓｉ（アモルファスシリ
コン）、ｎ+ のμｃ−Ｓｉ（マイクロクリスタルシリコ
ン）等を用いることができる。
縁膜５、半導体層６となる半導体材料層、コンタクト層
７ａ・７ｂとなるコンタクト材料層７を連続して成膜す
る。尚、これら第２ゲート絶縁膜５、半導体材料層、コ
ンタクト材料層７は、連続して成膜しなくともよい。ま
た、ゲート絶縁膜５としてはＳｉＮｘ、ＳｉＯ2 等、半
導体層６の材料としてはａ−Ｓｉ（アモルファスシリコ
ン）、ｐ−Ｓｉ（ポリシリコン）、コンタクト層７ａ・
７ｂの材料としてはｎ+ のａ−Ｓｉ（アモルファスシリ
コン）、ｎ+ のμｃ−Ｓｉ（マイクロクリスタルシリコ
ン）等を用いることができる。
【００２８】次に、コンタクト材料層７の上に、フォト
リソ工程にててレジストパターンを作成し、該レジスト
パターンを用いてエッチングを施すことで、半導体材料
層とコンタクト材料層７を同時にパターニングする。こ
のときのパターンには、ソース電極８とドレイン電極９
との間のギャップ部１０のパターンは含まれておらず、
したがって、このときのパターニングにて、半導体層６
のみがまず形成される。
リソ工程にててレジストパターンを作成し、該レジスト
パターンを用いてエッチングを施すことで、半導体材料
層とコンタクト材料層７を同時にパターニングする。こ
のときのパターンには、ソース電極８とドレイン電極９
との間のギャップ部１０のパターンは含まれておらず、
したがって、このときのパターニングにて、半導体層６
のみがまず形成される。
【００２９】次に、ソース電極８及びドレイン電極９と
なる導電性の電極材科を成膜し、この電極材料層の上
に、フォトリソ工程にてレジストパターンを作成し、該
レジストパターンを用いてウエットエッチングを施すこ
とでパターニングし、ソース電極８及びドレイン電極９
を形成する。ソース電極８及びドレイン電極９の電極材
料としては、前述のコンタクト材料層７とエッチング選
択比を大きく取り得るＩＴＯ（インジウム錫酸化物）が
望ましく、ドライエッチングに限定する場合はＡｌ等を
用いることもできる。
なる導電性の電極材科を成膜し、この電極材料層の上
に、フォトリソ工程にてレジストパターンを作成し、該
レジストパターンを用いてウエットエッチングを施すこ
とでパターニングし、ソース電極８及びドレイン電極９
を形成する。ソース電極８及びドレイン電極９の電極材
料としては、前述のコンタクト材料層７とエッチング選
択比を大きく取り得るＩＴＯ（インジウム錫酸化物）が
望ましく、ドライエッチングに限定する場合はＡｌ等を
用いることもできる。
【００３０】次に、ソース電極８及びドレイン電極９の
形成に使用したレジストパターンを取り去った後、パタ
ーニングされているソース電極８及びドレイン電極９を
マスクとしてコンタクト材料層７をエッチングし、ギャ
ップ部１０のパターンをコンタクト材料層７にパターニ
ングする。これにより、コンタクト層７ａ・７ｂが形成
される（図１（ａ）中、コンタクト層７ａ・７ｂを、ク
ロスハッチにて示す）。ここでのエッチングは、ソース
電極８及びドレイン電極９の電極材にＩＴＯを用いた場
合は、ＨＣｌ系ガスを用いたドライエッチングや、その
他のＣＦ4 系ガスによるドライエッチング、或いは、フ
ッ硝酸（ＨＦとＨＮＯ3 の混合物：以下、ＨＦ＋ＨＮＯ
3 と記す）等の溶液を用いたウエットエッチングが可能
である。また、Ａｌを用いた場合は、前述した如く、Ｈ
Ｃｌ系ガスや、ＣＦ4 系ガスによるドライエッチングが
可能である。このようにして、上記の薄膜トランジスタ
が製造される。尚、最後に、ＳｉＮｘ等の表面保護膜を
形成しても構わない。
形成に使用したレジストパターンを取り去った後、パタ
ーニングされているソース電極８及びドレイン電極９を
マスクとしてコンタクト材料層７をエッチングし、ギャ
ップ部１０のパターンをコンタクト材料層７にパターニ
ングする。これにより、コンタクト層７ａ・７ｂが形成
される（図１（ａ）中、コンタクト層７ａ・７ｂを、ク
ロスハッチにて示す）。ここでのエッチングは、ソース
電極８及びドレイン電極９の電極材にＩＴＯを用いた場
合は、ＨＣｌ系ガスを用いたドライエッチングや、その
他のＣＦ4 系ガスによるドライエッチング、或いは、フ
ッ硝酸（ＨＦとＨＮＯ3 の混合物：以下、ＨＦ＋ＨＮＯ
3 と記す）等の溶液を用いたウエットエッチングが可能
である。また、Ａｌを用いた場合は、前述した如く、Ｈ
Ｃｌ系ガスや、ＣＦ4 系ガスによるドライエッチングが
可能である。このようにして、上記の薄膜トランジスタ
が製造される。尚、最後に、ＳｉＮｘ等の表面保護膜を
形成しても構わない。
【００３１】以上のように、本実施形態では、先に形成
したソース電極８及びドレイン電極９をマスクとして用
いてコンタクト材料層７をエッチングすることでギャッ
プ部１０のパターニングを行うので、従来のように、ギ
ャップ部エッチング用にレジストパターンを作成する必
要がなく、フォトリソ工程を削減することができる。
したソース電極８及びドレイン電極９をマスクとして用
いてコンタクト材料層７をエッチングすることでギャッ
プ部１０のパターニングを行うので、従来のように、ギ
ャップ部エッチング用にレジストパターンを作成する必
要がなく、フォトリソ工程を削減することができる。
【００３２】したがって、製造コスト低減を図ることが
可能となり、また、フォトリソ工程の削減により新たな
不良パターンの形成を低減することができるので、良品
率の向上が図れる。
可能となり、また、フォトリソ工程の削減により新たな
不良パターンの形成を低減することができるので、良品
率の向上が図れる。
【００３３】そして、先に形成したソース電極８及びド
レイン電極９をマスクとして用いるためには、ソース電
極８及びドレイン電極９を形成する電極材に、コンタク
ト材料層７を形成する材質とのエッチング選択比の大き
なものを用いる必要があり、ＩＴＯを用いた場合は、上
述したＨＣｌ系及びＣＦ4 系のドライエッチング、ＨＦ
＋ＨＮＯ3 のウエットエッチングの何れにおいてもコン
タクト材料層７の材質とエッチング選択比が充分に大き
く、マスクとして用いられたソース電極８及びドレイン
電極９が同時にエッチングされたり、新たな生成物が発
生したりする虞れがない。
レイン電極９をマスクとして用いるためには、ソース電
極８及びドレイン電極９を形成する電極材に、コンタク
ト材料層７を形成する材質とのエッチング選択比の大き
なものを用いる必要があり、ＩＴＯを用いた場合は、上
述したＨＣｌ系及びＣＦ4 系のドライエッチング、ＨＦ
＋ＨＮＯ3 のウエットエッチングの何れにおいてもコン
タクト材料層７の材質とエッチング選択比が充分に大き
く、マスクとして用いられたソース電極８及びドレイン
電極９が同時にエッチングされたり、新たな生成物が発
生したりする虞れがない。
【００３４】〔実施の形態２〕本発明の実施の他の形態
について図１、図３に基づいて説明すれば、以下の通り
である。尚、説明の便宜上、前記の実施の形態１にて示
した部材と同一の機能を有する部材には、同一の符号を
付記し、その説明を省略する。
について図１、図３に基づいて説明すれば、以下の通り
である。尚、説明の便宜上、前記の実施の形態１にて示
した部材と同一の機能を有する部材には、同一の符号を
付記し、その説明を省略する。
【００３５】本実施形態に係る薄膜トランジスタの構成
は、図１に示した実施の形態１の薄膜トランジスタと同
じ構成であるので、説明は省略し、その製造方法を、図
３の断面図を用いて以下に説明する。尚、図３は、ソー
ス電極８とドレイン電極９との間のギャップ部１０の形
成工程における薄膜トランジスタの断面図である。
は、図１に示した実施の形態１の薄膜トランジスタと同
じ構成であるので、説明は省略し、その製造方法を、図
３の断面図を用いて以下に説明する。尚、図３は、ソー
ス電極８とドレイン電極９との間のギャップ部１０の形
成工程における薄膜トランジスタの断面図である。
【００３６】基板２上に、ゲート電極３を形成し、その
後、ソース電極８及びドレイン電極９を、レジストパタ
ーン１１を用いてウエットエッチングを施すことでパタ
ーニングし、ソース電極８及びドレイン電極９を形成す
るまでは、実施の形態１と同様に形成する。ソース電極
８及びドレイン電極９を形成する電極材としては、ここ
では、前記の実施の形態１の場合と同じＩＴＯ、Ａｌの
他に、Ｃｒ、Ｍｏ等を用いることができる。
後、ソース電極８及びドレイン電極９を、レジストパタ
ーン１１を用いてウエットエッチングを施すことでパタ
ーニングし、ソース電極８及びドレイン電極９を形成す
るまでは、実施の形態１と同様に形成する。ソース電極
８及びドレイン電極９を形成する電極材としては、ここ
では、前記の実施の形態１の場合と同じＩＴＯ、Ａｌの
他に、Ｃｒ、Ｍｏ等を用いることができる。
【００３７】次に、前述の実施の形態１では、ソース電
極８及びドレイン電極９の形成に使用したレジストパタ
ーン１１を除去したが、ここではレジストパターン１１
を除去せず、該レジストパターン１１をそのまま用いて
コンタクト材料層７をエッチングし、ギャップ部１０を
パターニングする。ここでのエッチングは、前述の実施
の形態１と同様、ＨＣｌ系ガスや、ＣＦ4 系ガスによる
ドライエッチング、或いは、ＨＦ＋ＨＮＯ3 等の溶液を
用いたウエットエッチングが可能である。以降の工程
は、実施の形態１と同様である。
極８及びドレイン電極９の形成に使用したレジストパタ
ーン１１を除去したが、ここではレジストパターン１１
を除去せず、該レジストパターン１１をそのまま用いて
コンタクト材料層７をエッチングし、ギャップ部１０を
パターニングする。ここでのエッチングは、前述の実施
の形態１と同様、ＨＣｌ系ガスや、ＣＦ4 系ガスによる
ドライエッチング、或いは、ＨＦ＋ＨＮＯ3 等の溶液を
用いたウエットエッチングが可能である。以降の工程
は、実施の形態１と同様である。
【００３８】このように、先に形成したソース電極８及
びドレイン電極９のレジストパターン１１をそのまま用
いてコンタクト材料層７をエッチングし、ギャップ部１
０をパターニングすることで、前述の実施の形態１の場
合と同様、ギャップ部エッチング用にレジストパターン
を作成する必要がなく、フォトリソ工程を削減すること
ができる。その結果、製造コスト低減を図ることが可能
となり、また、フォトリソ工程の削減により新たな不良
パターンの形成を低減することができるので、良品率の
向上が図れる。
びドレイン電極９のレジストパターン１１をそのまま用
いてコンタクト材料層７をエッチングし、ギャップ部１
０をパターニングすることで、前述の実施の形態１の場
合と同様、ギャップ部エッチング用にレジストパターン
を作成する必要がなく、フォトリソ工程を削減すること
ができる。その結果、製造コスト低減を図ることが可能
となり、また、フォトリソ工程の削減により新たな不良
パターンの形成を低減することができるので、良品率の
向上が図れる。
【００３９】そして、ここでは、ソース電極８やドレイ
ン電極９を直接マスクとして用いないので、実施の形態
１の方法よりも、ギャップ部１０をパターニングすると
きの、エッチング条件、及びソース電極８やドレイン電
極９を形成する電極材料の選択幅が広がるといった利点
がある。
ン電極９を直接マスクとして用いないので、実施の形態
１の方法よりも、ギャップ部１０をパターニングすると
きの、エッチング条件、及びソース電極８やドレイン電
極９を形成する電極材料の選択幅が広がるといった利点
がある。
【００４０】〔実施の形態３〕本発明の実施の他の形態
について図１、図３に基づいて説明すれば、以下の通り
である。尚、説明の便宜上、前記の実施の形態１・２に
て示した部材と同一の機能を有する部材には、同一の符
号を付記し、その説明を省略する。
について図１、図３に基づいて説明すれば、以下の通り
である。尚、説明の便宜上、前記の実施の形態１・２に
て示した部材と同一の機能を有する部材には、同一の符
号を付記し、その説明を省略する。
【００４１】本実施形態に係る薄膜トランジスタの構成
は、図１に示した前述の実施形態１の薄膜トランジスタ
と同じ構成であるので、説明は省略し、その製造方法
を、図３の断面図を用いて以下に説明する。尚、図３
は、ソース電極８とドレイン電極９との間のギャップ部
１０の形成工程における薄膜トランジスタの断面図であ
る。
は、図１に示した前述の実施形態１の薄膜トランジスタ
と同じ構成であるので、説明は省略し、その製造方法
を、図３の断面図を用いて以下に説明する。尚、図３
は、ソース電極８とドレイン電極９との間のギャップ部
１０の形成工程における薄膜トランジスタの断面図であ
る。
【００４２】基板２上に、ゲート電極３を形成し、その
後、ソース電極８及びドレイン電極９となる電極材を成
膜するまでは、実施の形態１と同様に形成できる。そし
て、ここでは、真空チャンバー内で、レジストパターン
１１を用いたドライエッチングにて、ソース電極８及び
ドレイン電極９となる電極材層をまずパターニングし、
ソース電極８及びドレイン電極９を形成する。ソース電
極８及びドレイン電極９を形成する電極材としては、Ｔ
ａ、ＩＴＯ、Ａｌ、Ｃｒ、Ｍｏ等を用いることができ
る。
後、ソース電極８及びドレイン電極９となる電極材を成
膜するまでは、実施の形態１と同様に形成できる。そし
て、ここでは、真空チャンバー内で、レジストパターン
１１を用いたドライエッチングにて、ソース電極８及び
ドレイン電極９となる電極材層をまずパターニングし、
ソース電極８及びドレイン電極９を形成する。ソース電
極８及びドレイン電極９を形成する電極材としては、Ｔ
ａ、ＩＴＯ、Ａｌ、Ｃｒ、Ｍｏ等を用いることができ
る。
【００４３】次に、同一の真空チャンバー内で連続し
て、ソース電極８及びドレイン電極９の形成に使用した
レジストパターン１１をそのまま用いてコンタクト材料
層７をドライエッチングし、ギャップ部１０をパターニ
ングする。ここでのドライエッチングのガスとしては、
ＨＣｌ系ガスや、ＣＦ4 系ガスを用いることができる。
以降の工程は、実施の形態１と同様である。
て、ソース電極８及びドレイン電極９の形成に使用した
レジストパターン１１をそのまま用いてコンタクト材料
層７をドライエッチングし、ギャップ部１０をパターニ
ングする。ここでのドライエッチングのガスとしては、
ＨＣｌ系ガスや、ＣＦ4 系ガスを用いることができる。
以降の工程は、実施の形態１と同様である。
【００４４】このように、先に形成したソース電極８及
びドレイン電極９のレジストパターンをそのまま用いて
コンタクト材料層７をエッチングし、ギャップ部１０を
形成することで、前述の実施の形態２の場合と同様の効
果が得られる。そしてまた、ソース電極８及びドレイン
電極９のパターニング工程と、コンタクト材料層７のギ
ャップ部１０のパターニング工程とを、同一のチャンバ
ーを使用して大気に触れることなく連続して処理するよ
うになっているので、真空状態を維持できる点で、異物
付着を回避でき、良品率のさらなる向上が可能である。
そしてさらに、大気と真空の圧力調整における時間ロス
がなくなり、また、装置間の搬送による時間ロス等が従
来に比べて格段に小さくなることから、スループットの
面においても非常に有効である。
びドレイン電極９のレジストパターンをそのまま用いて
コンタクト材料層７をエッチングし、ギャップ部１０を
形成することで、前述の実施の形態２の場合と同様の効
果が得られる。そしてまた、ソース電極８及びドレイン
電極９のパターニング工程と、コンタクト材料層７のギ
ャップ部１０のパターニング工程とを、同一のチャンバ
ーを使用して大気に触れることなく連続して処理するよ
うになっているので、真空状態を維持できる点で、異物
付着を回避でき、良品率のさらなる向上が可能である。
そしてさらに、大気と真空の圧力調整における時間ロス
がなくなり、また、装置間の搬送による時間ロス等が従
来に比べて格段に小さくなることから、スループットの
面においても非常に有効である。
【００４５】尚、同一チャンバー内ではなく、真空状態
で搬送可能な別のチャンバーを用いて、連続してドライ
エッチングを行うようにしても、上記と同様の効果が得
られる。
で搬送可能な別のチャンバーを用いて、連続してドライ
エッチングを行うようにしても、上記と同様の効果が得
られる。
【００４６】
【発明の効果】以上のように、本発明の請求項１記載の
薄膜トランジスタの製造方法は、複数のコンタクト層
は、一膜状のコンタクト材料層をパターニングすること
で形成されており、該コンタクト材料層をソース電極側
とドレイン電極側とで分離するギャップ部のパターニン
グを、先に形成したソース電極及びドレイン電極をマス
クとして用いてエッチングすることで行うものである。
薄膜トランジスタの製造方法は、複数のコンタクト層
は、一膜状のコンタクト材料層をパターニングすること
で形成されており、該コンタクト材料層をソース電極側
とドレイン電極側とで分離するギャップ部のパターニン
グを、先に形成したソース電極及びドレイン電極をマス
クとして用いてエッチングすることで行うものである。
【００４７】これにより、ギャップ部エッチング用にレ
ジストパターンを作成する必要がなくなり、フォトリソ
工程を削減することができるので、製造コスト低減を図
ることが可能となり、また、フォトリソ工程の削減によ
り新たな不良パターンの形成を低減することができるの
で、良品率の向上も図れるという効果を奏する。
ジストパターンを作成する必要がなくなり、フォトリソ
工程を削減することができるので、製造コスト低減を図
ることが可能となり、また、フォトリソ工程の削減によ
り新たな不良パターンの形成を低減することができるの
で、良品率の向上も図れるという効果を奏する。
【００４８】本発明の請求項２記載の薄膜トランジスタ
の製造方法は、請求項１の方法において、上記のソース
電極及びドレイン電極が、インジウム錫酸化物からなる
ものである。
の製造方法は、請求項１の方法において、上記のソース
電極及びドレイン電極が、インジウム錫酸化物からなる
ものである。
【００４９】これにより、マスクに用いられているソー
ス電極及びドレイン電極がコンタクト材料層と同時にエ
ッチングされたり、新たな生成物が発生したりする虞れ
がなく、効果的に、請求項１の方法による効果が得られ
る。
ス電極及びドレイン電極がコンタクト材料層と同時にエ
ッチングされたり、新たな生成物が発生したりする虞れ
がなく、効果的に、請求項１の方法による効果が得られ
る。
【００５０】本発明の請求項３記載の薄膜トランジスタ
の製造方法は、複数のコンタクト層は、一膜状のコンタ
クト材料層をパターニングすることで形成されており、
該コンタクト材料層をソース電極側とドレイン電極側と
で分離するギャップ部のパターニングを、ソース電極及
びドレイン電極のパターニングに用いたフォトレジスト
パターンを用いてエッチングすることで行うものであ
る。
の製造方法は、複数のコンタクト層は、一膜状のコンタ
クト材料層をパターニングすることで形成されており、
該コンタクト材料層をソース電極側とドレイン電極側と
で分離するギャップ部のパターニングを、ソース電極及
びドレイン電極のパターニングに用いたフォトレジスト
パターンを用いてエッチングすることで行うものであ
る。
【００５１】これにより、請求項１の方法と同様の効果
を奏すると共に、さらに、この方法では、ソース電極や
ドレイン電極を直接マスクとして用いないので、請求項
１の構成よりも、ギャップ部エッチング時の、エッチン
グ条件、及びソース電極やドレイン電極を形成する電極
材料の選択幅が広がるといった効果を奏する。
を奏すると共に、さらに、この方法では、ソース電極や
ドレイン電極を直接マスクとして用いないので、請求項
１の構成よりも、ギャップ部エッチング時の、エッチン
グ条件、及びソース電極やドレイン電極を形成する電極
材料の選択幅が広がるといった効果を奏する。
【００５２】本発明の請求項４記載の薄膜トランジスタ
の製造方法は、請求項３の方法において、同一のチャン
バー或いは真空状態で搬送可能なチャンバーを使用し、
ソース電極及びドレイン電極のパターニングを、フォト
レジストパターンを用いたドライエッチングにて行い、
連続して、コンタクト材料層への上記ギャップ部のパタ
ーニングを、ドライエッチングにて行うものである。
の製造方法は、請求項３の方法において、同一のチャン
バー或いは真空状態で搬送可能なチャンバーを使用し、
ソース電極及びドレイン電極のパターニングを、フォト
レジストパターンを用いたドライエッチングにて行い、
連続して、コンタクト材料層への上記ギャップ部のパタ
ーニングを、ドライエッチングにて行うものである。
【００５３】これにより、請求項３の方法と同様の効果
を奏すると共に、ソース電極及びドレイン電極のパター
ニング工程と、コンタクト材料層のギャップ部のパター
ニング工程とを、同一のチャンバー或いは真空状態で搬
送可能なチャンバーを使用して大気中に取り出すことな
く連続して処理するようになっているので、真空状態を
維持できる点で、異物付着を回避でき、良品率のさらな
る向上が可能である。また、大気と真空の圧力調整にお
ける時間ロスがなくなり、さらに、装置間の搬送による
時間ロス等が従来に比べて格段に小さくなることから、
スループットの面においても非常に有効であるなどの効
果を奏する。
を奏すると共に、ソース電極及びドレイン電極のパター
ニング工程と、コンタクト材料層のギャップ部のパター
ニング工程とを、同一のチャンバー或いは真空状態で搬
送可能なチャンバーを使用して大気中に取り出すことな
く連続して処理するようになっているので、真空状態を
維持できる点で、異物付着を回避でき、良品率のさらな
る向上が可能である。また、大気と真空の圧力調整にお
ける時間ロスがなくなり、さらに、装置間の搬送による
時間ロス等が従来に比べて格段に小さくなることから、
スループットの面においても非常に有効であるなどの効
果を奏する。
【図１】本発明の実施の形態１・２・３共通の薄膜トラ
ンジスタの構造を示すもので、（ａ）は平面図、（ｂ）
は（ａ）のＡ−Ａ’線矢視断面図である。
ンジスタの構造を示すもので、（ａ）は平面図、（ｂ）
は（ａ）のＡ−Ａ’線矢視断面図である。
【図２】本発明の実施の形態１における、図１で示され
る薄膜トランジスタの製造工程を説明するための断面図
である。
る薄膜トランジスタの製造工程を説明するための断面図
である。
【図３】本発明の実施の形態２・３における、図１で示
される薄膜トランジスタの製造工程を説明するための断
面図である。
される薄膜トランジスタの製造工程を説明するための断
面図である。
【図４】一般的な薄膜トランジスタを用いたＴＦＴ液晶
表示基板の平面図である。
表示基板の平面図である。
【図５】典型的な従来技術の薄膜トランジスタの構造を
示すもので、（ａ）は平面図、（ｂ）は（ａ）のＢ−
Ｂ’線矢視断面図である。
示すもので、（ａ）は平面図、（ｂ）は（ａ）のＢ−
Ｂ’線矢視断面図である。
２ 基板 ３ ゲート電極 ４ 第１ゲート絶縁膜（絶縁膜） ５ 第２ゲート絶縁膜（絶縁膜） ６ 半導体層 ７ コンタクト材料層 ７ａ コンタクト層 ７ｂ コンタクト層 ８ ソース電極 ９ ドレイン電極 １０ ギャップ部 １１ レジストパターン
Claims (4)
- 【請求項１】電気絶縁性を有する基板上に、帯状のゲー
ト電極と、該ゲート電極を覆う絶縁膜と、半導体層と、
該半導体層上に部分的に形成される複数の導電性のコン
タクト層と、該コンタクト層の一方に接続されるソース
電極およびコンタクト層の他方に接続されるドレイン電
極とがこの順で積層配置されてなる薄膜トランジスタの
製造方法において、 上記複数のコンタクト層は、一膜状のコンタクト材料層
をパターニングすることで形成されており、該コンタク
ト材料層をソース電極側とドレイン電極側とで分離する
ギャップ部のパターニングを、先に形成したソース電極
及びドレイン電極をマスクとして用いてエッチングする
ことで行うことを特徴とする薄膜トランジスタの製造方
法。 - 【請求項２】上記ソース電極及びドレイン電極が、イン
ジウム錫酸化物からなることを特徴とする請求項１記載
の薄膜トランジスタの製造方法。 - 【請求項３】電気絶縁性を有する基板上に、帯状のゲー
ト電極と、該ゲート電極を覆う絶縁膜と、半導体層と、
該半導体層上に部分的に形成される複数の導電性のコン
タクト層と、該コンタクト層の一方に接続されるソース
電極およびコンタクト層の他方に接続されるドレイン電
極とがこの順で積層配置されてなる薄膜トランジスタの
製造方法において、 上記複数のコンタクト層は、一膜状のコンタクト材料層
をパターニングすることで形成されており、該コンタク
ト材料層をソース電極側とドレイン電極側とで分離する
ギャップ部のパターニングを、ソース電極及びドレイン
電極のパターニングに用いたフォトレジストパターンを
用いてエッチングすることで行うことを特徴とする薄膜
トランジスタの製造方法。 - 【請求項４】同一のチャンバー或いは真空状態で搬送可
能なチャンバーを使用し、 ソース電極及びドレイン電極のパターニングを、フォト
レジストパターンを用いたドライエッチングにて行い、
連続して、コンタクト材料層への上記ギャップ部のパタ
ーニングを、ドライエッチングにて行うことを特徴とす
る請求項３記載の薄膜トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8175266A JPH1022508A (ja) | 1996-07-04 | 1996-07-04 | 薄膜トランジスタの製造方法 |
| US08/887,136 US5953583A (en) | 1996-07-04 | 1997-07-02 | Manufacturing method of a thin-film transistor |
| US09/196,229 US6284576B1 (en) | 1996-07-04 | 1998-11-20 | Manufacturing method of a thin-film transistor of a reverse staggered type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8175266A JPH1022508A (ja) | 1996-07-04 | 1996-07-04 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022508A true JPH1022508A (ja) | 1998-01-23 |
Family
ID=15993152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8175266A Pending JPH1022508A (ja) | 1996-07-04 | 1996-07-04 | 薄膜トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5953583A (ja) |
| JP (1) | JPH1022508A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560971B1 (ko) * | 1999-06-03 | 2006-03-15 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| KR100611221B1 (ko) | 2003-01-23 | 2006-08-09 | 삼성에스디아이 주식회사 | 다결정 실리콘 박막트랜지스터 및 그의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100192347B1 (ko) * | 1996-03-26 | 1999-06-15 | 구자홍 | 액정표시장치의 구조 및 제조방법 |
| KR100472175B1 (ko) * | 1997-08-25 | 2005-06-28 | 삼성전자주식회사 | 몰리브덴또는몰리브덴합금을이용한반도체장치의제조방법 |
| US6184960B1 (en) * | 1998-01-30 | 2001-02-06 | Sharp Kabushiki Kaisha | Method of making a reflective type LCD including providing a protective metal film over a connecting electrode during at least one portion of the manufacturing process |
| JP2000269504A (ja) * | 1999-03-16 | 2000-09-29 | Hitachi Ltd | 半導体装置、その製造方法及び液晶表示装置 |
| JP2001308339A (ja) | 2000-02-18 | 2001-11-02 | Sharp Corp | 薄膜トランジスタ |
| KR100726132B1 (ko) * | 2000-10-31 | 2007-06-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| KR100799464B1 (ko) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| US7411213B2 (en) * | 2006-04-03 | 2008-08-12 | Chunghwa Picture Tubes, Ltd. | Pixel structure, thin film transistor array substrate and liquid crystal display panel |
| JP6332019B2 (ja) * | 2014-12-25 | 2018-05-30 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器 |
Family Cites Families (10)
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| US5953583A (en) | 1999-09-14 |
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