JPH077903B2 - Ｃｍｏｓ発振器 - Google Patents
Ｃｍｏｓ発振器Info
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- JPH077903B2 JPH077903B2 JP2087602A JP8760290A JPH077903B2 JP H077903 B2 JPH077903 B2 JP H077903B2 JP 2087602 A JP2087602 A JP 2087602A JP 8760290 A JP8760290 A JP 8760290A JP H077903 B2 JPH077903 B2 JP H077903B2
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- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Polymers With Sulfur, Phosphorus Or Metals In The Main Chain (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、CMOS発振器に関する。
［従来の技術］ 従来のCMOS弛張発振器は外部RC回路網が接続されている
利得ブロックとして単純なCMOSインバータ段を使用して
いる。さらにそのようなCMOS弛張発振器はエミッタ結合
マルチバイブレータ（Grebene,Alan B.“Bipolar and
MOS analog integrated circuit design"ISBN
０−471−085 29−4,11.5および11.6章）に類似した複
数の直列接続CMOSインバータ段により構成されている。
このような発振器の欠点は周波数が増加すると比較的温
度安定性が悪くなり、そのためそれは約30乃至50MHz以
上の周波数範囲で動作させるのには適していないことで
ある。
利得ブロックとして単純なCMOSインバータ段を使用して
いる。さらにそのようなCMOS弛張発振器はエミッタ結合
マルチバイブレータ（Grebene,Alan B.“Bipolar and
MOS analog integrated circuit design"ISBN
０−471−085 29−4,11.5および11.6章）に類似した複
数の直列接続CMOSインバータ段により構成されている。
このような発振器の欠点は周波数が増加すると比較的温
度安定性が悪くなり、そのためそれは約30乃至50MHz以
上の周波数範囲で動作させるのには適していないことで
ある。
［発明の解決すべき課題］ この発明の目的は、低い周波数から非常に高い周波数、
例えば100MHz以上に対して適当な、高速で、温度および
パラメータの変化に対しても安定な、制御可能なCMOS発
振器を提供することである。
例えば100MHz以上に対して適当な、高速で、温度および
パラメータの変化に対しても安定な、制御可能なCMOS発
振器を提供することである。
［課題解決のための手段］ この発明によれば、この目的は、差動増幅器と、 第１のスイッチング素子および第２のスイッチング素子
を備えた第１のスイッチング装置と、第３のスイッチン
グ素子および第４のスイッチング素子を備えた第２のス
イッチング装置と、キャバシタＣによって結合された制
御された第１および第２の電流源とを具備し、第１の電
流源は差動増幅器の第１の入力に第１の抵抗を介して接
続され、一方第２の電流源は差動増幅器の第２の入力に
第２の抵抗を介して接続され、電源端子は第１のスイッ
チング素子のスイッチング路を介して第１の電流源と第
１の抵抗との間に位置する第１のタップへ、または第２
のスイッチング素子のスイッチング路を介して第２の電
流源と第２の抵抗との間に位置する第２のタップへ接続
可能であり、差動増幅器の第１の出力および第２の出力
はそれぞれ第１のスイッチング素子の制御入力および第
２のスイッチング素子の制御入力に接続され、差動増幅
器の第１の入力または第２の入力は第３のスイッチング
素子のスイッチング路を介して、または第４のスイッチ
ング素子のスイッチング路を介して第３のCMOS電流源に
それぞれ接続可能であり、第３のスイッチング素子の制
御入力および第４のスイッチング素子の制御入力はそれ
ぞれ差動増幅器の第１の出力および第２の出力に接続さ
れていることを特徴とするCMOS発振器によって達成され
る。
を備えた第１のスイッチング装置と、第３のスイッチン
グ素子および第４のスイッチング素子を備えた第２のス
イッチング装置と、キャバシタＣによって結合された制
御された第１および第２の電流源とを具備し、第１の電
流源は差動増幅器の第１の入力に第１の抵抗を介して接
続され、一方第２の電流源は差動増幅器の第２の入力に
第２の抵抗を介して接続され、電源端子は第１のスイッ
チング素子のスイッチング路を介して第１の電流源と第
１の抵抗との間に位置する第１のタップへ、または第２
のスイッチング素子のスイッチング路を介して第２の電
流源と第２の抵抗との間に位置する第２のタップへ接続
可能であり、差動増幅器の第１の出力および第２の出力
はそれぞれ第１のスイッチング素子の制御入力および第
２のスイッチング素子の制御入力に接続され、差動増幅
器の第１の入力または第２の入力は第３のスイッチング
素子のスイッチング路を介して、または第４のスイッチ
ング素子のスイッチング路を介して第３のCMOS電流源に
それぞれ接続可能であり、第３のスイッチング素子の制
御入力および第４のスイッチング素子の制御入力はそれ
ぞれ差動増幅器の第１の出力および第２の出力に接続さ
れていることを特徴とするCMOS発振器によって達成され
る。
この発明による発振器はCMOSモノリシック集積回路を使
用して構成することができ、したがって半導体チップ上
でほぼ同一の部品特性を有し、また必要な入力電流駆動
が低く、電力消費も非常に低く、しかも高い正確度を有
している。
用して構成することができ、したがって半導体チップ上
でほぼ同一の部品特性を有し、また必要な入力電流駆動
が低く、電力消費も非常に低く、しかも高い正確度を有
している。
特にこの発明による発振器は、例えば位相ロックループ
（PLL）の一部として大きなCMOSチップ上のセルとして
広く適用可能である。
（PLL）の一部として大きなCMOSチップ上のセルとして
広く適用可能である。
２つの制御された電流源を介して、発振器周波数は直線
的に変化されることができる（電流制御発振器の原
理）。キャバシタンスの変化によって周波数は例えば20
0MHzまでの非常に広い限界内で変化させることができ
る。
的に変化されることができる（電流制御発振器の原
理）。キャバシタンスの変化によって周波数は例えば20
0MHzまでの非常に広い限界内で変化させることができ
る。
その他のこの発明の特徴は請求項２以下に記載されてい
る。
る。
以下、添付図面を参照にして実施例を詳細に説明する。
［実施例］ 第１図を参照すると、この発明のCMOS発振器は、差動増
幅器Ｄ、第１のスイッチング素子SE1と第２のスイッチ
ング素子SE2とを備えた第１のスイッチング装置S1、第
３のスイッチング素子SE3と第４のスイッチング素子SE4
とを備えた第２のスイッチング装置S2、制御された第１
の電流源I1、および制御された第２の電流源I2より構成
されている。２つの電流源I1とI2とはキャバシタＣによ
って結合されている。
幅器Ｄ、第１のスイッチング素子SE1と第２のスイッチ
ング素子SE2とを備えた第１のスイッチング装置S1、第
３のスイッチング素子SE3と第４のスイッチング素子SE4
とを備えた第２のスイッチング装置S2、制御された第１
の電流源I1、および制御された第２の電流源I2より構成
されている。２つの電流源I1とI2とはキャバシタＣによ
って結合されている。
第１の電流源I1はまた第１の抵抗R1を通って差動増幅器
Ｄの第１の入力IN1に接続され、第２の電流源I2は第２
の抵抗R2を通って差動増幅器Ｄの第２の入力IN2に接続
されている。
Ｄの第１の入力IN1に接続され、第２の電流源I2は第２
の抵抗R2を通って差動増幅器Ｄの第２の入力IN2に接続
されている。
電源端子VDD（＋5V）は第１のスイッチング素子SE1のス
イッチング路を介して第１の電流源I1と第１の抵抗R1と
の接続点であるタップA1に接続可能であり、または第２
のスイッチング素子SE2のスイッチング路を介して第２
の電流源I2と第２の抵抗R2との接続点であるタップA2に
接続可能である。
イッチング路を介して第１の電流源I1と第１の抵抗R1と
の接続点であるタップA1に接続可能であり、または第２
のスイッチング素子SE2のスイッチング路を介して第２
の電流源I2と第２の抵抗R2との接続点であるタップA2に
接続可能である。
差動増幅器Ｄの第１の出力OUT1と第２の出力OUT2は第１
のスイッチング素子SE1の制御入力および第２のスイッ
チング素子SE2の制御入力にそれぞれ接続されている。
のスイッチング素子SE1の制御入力および第２のスイッ
チング素子SE2の制御入力にそれぞれ接続されている。
差動増幅器Ｄの第１の入力IN1または第２の入力IN2のい
ずれかが第３のスイッチング素子SE3のスイッチング路
を介して、或いは第４のスイッチング素子SE4のスイッ
チング路を介して第３のCMOS電流源I3に接続可能であ
る。第３のスイッチング素子SE3の制御入力および第４
のスイッチング素子SE4の制御入力はそれぞれ差動増幅
器Ｄの第１の出力OUT1および第２の出力OUT2に接続され
ている。
ずれかが第３のスイッチング素子SE3のスイッチング路
を介して、或いは第４のスイッチング素子SE4のスイッ
チング路を介して第３のCMOS電流源I3に接続可能であ
る。第３のスイッチング素子SE3の制御入力および第４
のスイッチング素子SE4の制御入力はそれぞれ差動増幅
器Ｄの第１の出力OUT1および第２の出力OUT2に接続され
ている。
この発明の１実施例を以下第２図を参照にして詳細に説
明する。
明する。
第１のスイッチング装置S1は第１のスイッチング素子SE
1を構成する第１のNMOSトランジスタN1と、第２のスイ
ッチング素子SE2を構成する第２のNMOSトランジスタN2
と、関連する第１および第２の電流ミラーとから構成さ
れている。
1を構成する第１のNMOSトランジスタN1と、第２のスイ
ッチング素子SE2を構成する第２のNMOSトランジスタN2
と、関連する第１および第２の電流ミラーとから構成さ
れている。
第１の電流ミラーは第１のPMOSトランジスタP1および第
２のPMOSトランジスタP2で構成されている。トランジス
タP1,P2の２つのドレイン端子は電源端子VDDに接続され
ている。２つのゲート端子は互いに接続され、第２のPM
OSトランジスタP2のソース端子は相互接続されたゲート
端子に接続され、また第１のNMOSトランジスタN1のドレ
イン端子に接続されている。第１のPMOSトランジスタP1
のソース端子は第１のタップA1に接続されている。
２のPMOSトランジスタP2で構成されている。トランジス
タP1,P2の２つのドレイン端子は電源端子VDDに接続され
ている。２つのゲート端子は互いに接続され、第２のPM
OSトランジスタP2のソース端子は相互接続されたゲート
端子に接続され、また第１のNMOSトランジスタN1のドレ
イン端子に接続されている。第１のPMOSトランジスタP1
のソース端子は第１のタップA1に接続されている。
第２の電流ミラーは第３のPMOSトランジスタP3および第
４のPMOSトランジスタP4で構成され、第１の電流ミラー
に対して対称的である。したがってそれは第２のNMOSト
ランジスタN2に接続され（P3のソース端子はN2のドレイ
ン端子に接続されている）、また第２のタップA2（P4の
ソース端子に接続されている）に接続されている。
４のPMOSトランジスタP4で構成され、第１の電流ミラー
に対して対称的である。したがってそれは第２のNMOSト
ランジスタN2に接続され（P3のソース端子はN2のドレイ
ン端子に接続されている）、また第２のタップA2（P4の
ソース端子に接続されている）に接続されている。
第１および第２のNMOSトランジスタN1,N2のソース端子
は共に第４の電流源I4に接続されている。第１のNMOSト
ランジスタN1および第２のNMOSトランジスタN2のゲート
端子はそれぞれ第１のスイッチング素子SE1および第２
のスイッチング素子SE2の制御入力を形成する（第１図
参照）。
は共に第４の電流源I4に接続されている。第１のNMOSト
ランジスタN1および第２のNMOSトランジスタN2のゲート
端子はそれぞれ第１のスイッチング素子SE1および第２
のスイッチング素子SE2の制御入力を形成する（第１図
参照）。
第２のスイッチング装置S2は第３のスイッチング素子SE
3を構成する第３のNMOSトランジスタN3と、第４のスイ
ッチング素子SE4を構成する第４のNMOSトランジスタN4
と備えている。第３のNMOSトランジスタN3のドレイン端
子は第１の抵抗R1の第１タップA1と反対側の端子に接続
され、第４のNMOSトランジスタN4のドレイン端子は第２
の抵抗R2の第２タップA2と反対側の端子に接続されてい
る。第３および第４のNMOSトランジスタN3,N4のソース
端子は共に第３の電流源I3に接続されている。第３およ
び第４のNMOSトランジスタN3,N4のゲート端子は第３の
スイッチング素子SE3と第４のスイッチング素子SE4の制
御入力をそれぞれ形成している（第１図参照）。
3を構成する第３のNMOSトランジスタN3と、第４のスイ
ッチング素子SE4を構成する第４のNMOSトランジスタN4
と備えている。第３のNMOSトランジスタN3のドレイン端
子は第１の抵抗R1の第１タップA1と反対側の端子に接続
され、第４のNMOSトランジスタN4のドレイン端子は第２
の抵抗R2の第２タップA2と反対側の端子に接続されてい
る。第３および第４のNMOSトランジスタN3,N4のソース
端子は共に第３の電流源I3に接続されている。第３およ
び第４のNMOSトランジスタN3,N4のゲート端子は第３の
スイッチング素子SE3と第４のスイッチング素子SE4の制
御入力をそれぞれ形成している（第１図参照）。
第２図に示されるように差動増幅器Ｄはカスケード接続
の２段増幅器として設計されている。第１の差動増幅段
は第５、第６、第７、および第８のNMOSトランジスタN
5,N6,N7,N8および第５のCMOS電流源I5から構成されてい
る。同様に第２の差動増幅段は第９、第10、第11、およ
び第12のNMOSトランジスタN9,N10,N11,N12および第６の
CMOS電流源I6から構成されている。
の２段増幅器として設計されている。第１の差動増幅段
は第５、第６、第７、および第８のNMOSトランジスタN
5,N6,N7,N8および第５のCMOS電流源I5から構成されてい
る。同様に第２の差動増幅段は第９、第10、第11、およ
び第12のNMOSトランジスタN9,N10,N11,N12および第６の
CMOS電流源I6から構成されている。
第５および第６のNMOSトランジスタN5およびN6のドレイ
ン端子および相互接続されたゲート端子は電源端子VDD
に接続されている。第５および第６のNMOSトランジスタ
N5およびN6のソース端子はそれぞれ差動増幅器Ｄの第１
の出力OUT1および第２の出力OUT2を形成している（第１
図参照。２個のトランジスタN5およびN6は通常の差動増
幅器の２個の負荷抵抗を表している。トランジスタN7,N
8のソース端子は共に第５のCMOS電流源I5に接続されて
いる。トランジスタN7,N8のドレイン端子はそれぞれト
ランジスタN5,N6のソース端子に接続されている。トラ
ンジスタN7,N8のゲート端子はそれぞれ第１の差動増幅
段の第１の出力および第２の出力を形成している。２個
のNMOSトランジスタは差動増幅器Ｄの第１段を表してい
る。
ン端子および相互接続されたゲート端子は電源端子VDD
に接続されている。第５および第６のNMOSトランジスタ
N5およびN6のソース端子はそれぞれ差動増幅器Ｄの第１
の出力OUT1および第２の出力OUT2を形成している（第１
図参照。２個のトランジスタN5およびN6は通常の差動増
幅器の２個の負荷抵抗を表している。トランジスタN7,N
8のソース端子は共に第５のCMOS電流源I5に接続されて
いる。トランジスタN7,N8のドレイン端子はそれぞれト
ランジスタN5,N6のソース端子に接続されている。トラ
ンジスタN7,N8のゲート端子はそれぞれ第１の差動増幅
段の第１の出力および第２の出力を形成している。２個
のNMOSトランジスタは差動増幅器Ｄの第１段を表してい
る。
第２の差動増幅段は第１の差動増幅段と類似した構成で
あり、第９および第10のNMOSトランジスタN9およびN10
は２個の負荷抵抗を表し、第11および第12のNMOSトラン
ジスタN11およびN12は第２の増幅段を構成している。
あり、第９および第10のNMOSトランジスタN9およびN10
は２個の負荷抵抗を表し、第11および第12のNMOSトラン
ジスタN11およびN12は第２の増幅段を構成している。
NMOSトランジスタN11およびN12のドレインはそれぞれ第
１の差動増幅段の第２の出力および第１の出力に接続さ
れている。トランジスタN11およびN12のゲート端子はそ
れぞれ差動増幅器Ｄの第１の入力IN1および第２の入力I
N2を形成している。
１の差動増幅段の第２の出力および第１の出力に接続さ
れている。トランジスタN11およびN12のゲート端子はそ
れぞれ差動増幅器Ｄの第１の入力IN1および第２の入力I
N2を形成している。
制御された第１の電流源I1および制御された第２の電流
源I2は周波数決定キャバシタＣを介して結合される。第
１の電流源I1は第１の抵抗R1を通ってトランジスタN3の
トレイン端子に接続され、第２の電流源I2は第２の抵抗
R2を通ってトランジスタN4のトレイン端子に接続されて
いる。
源I2は周波数決定キャバシタＣを介して結合される。第
１の電流源I1は第１の抵抗R1を通ってトランジスタN3の
トレイン端子に接続され、第２の電流源I2は第２の抵抗
R2を通ってトランジスタN4のトレイン端子に接続されて
いる。
この発明の有利な態様によれば、第１の抵抗R1の第１の
タップA1と反対側の端子は第13のNMOSトランジスタN13
のゲート端子に接続され、第２の抵抗R2の第２のタップ
A2と反対側の端子は第14のNMOSトランジスタN14のゲー
ト端子に接続されている。第13および第14のNMOSトラン
ジスタN13およびN14のドレイン端子は電源端子VDDに接
続されている。トランジスタN13のソース端子はトラン
ジスタN11のゲートへ、すなわち差動増幅器Ｄの第１の
入力IN1および第７のCMOS電流源I7に接続されている。
同様にトランジスタN14のソース端子はトランジスタN12
のゲートへ、すなわち差動増幅器Ｄの第２の入力IN2お
よび第８のCMOS電流源I8に接続されている。
タップA1と反対側の端子は第13のNMOSトランジスタN13
のゲート端子に接続され、第２の抵抗R2の第２のタップ
A2と反対側の端子は第14のNMOSトランジスタN14のゲー
ト端子に接続されている。第13および第14のNMOSトラン
ジスタN13およびN14のドレイン端子は電源端子VDDに接
続されている。トランジスタN13のソース端子はトラン
ジスタN11のゲートへ、すなわち差動増幅器Ｄの第１の
入力IN1および第７のCMOS電流源I7に接続されている。
同様にトランジスタN14のソース端子はトランジスタN12
のゲートへ、すなわち差動増幅器Ｄの第２の入力IN2お
よび第８のCMOS電流源I8に接続されている。
第13および第14のNMOSトランジスタN13およびN14はソー
スフォロア段を構成し、その入力キャバシタンスは次の
差動増幅器トランジスタN11およびN12のそれよりも係数
５乃至10低く、それ故第１および第２の抵抗R1,R2を介
して形成されるRC積は無視できる程度に小さい。
スフォロア段を構成し、その入力キャバシタンスは次の
差動増幅器トランジスタN11およびN12のそれよりも係数
５乃至10低く、それ故第１および第２の抵抗R1,R2を介
して形成されるRC積は無視できる程度に小さい。
第７の電流源I7および第８の電流源I8はそれぞれトラン
ジスタN13およびN14の動作点を設定する作用をする。第
７の電流源I7および第８の電流源I8によるトランジスタ
N13およびN14の駆動で、ゲート・ソース電圧がトランジ
スタN13およびN14中に発生し、それは後続する差動増幅
器トランジスタN11およびN12をトランジスタ特性のピン
チオフ領域で動作させることを可能にする。その急俊な
傾斜、したがって高い利得によりピンチオフ領域は特性
のオーム領域に好ましいものである。
ジスタN13およびN14の動作点を設定する作用をする。第
７の電流源I7および第８の電流源I8によるトランジスタ
N13およびN14の駆動で、ゲート・ソース電圧がトランジ
スタN13およびN14中に発生し、それは後続する差動増幅
器トランジスタN11およびN12をトランジスタ特性のピン
チオフ領域で動作させることを可能にする。その急俊な
傾斜、したがって高い利得によりピンチオフ領域は特性
のオーム領域に好ましいものである。
制御された電流源I1およびI2の構成について第３図を参
照にして以下説明する。電流源は電流ミラーとして接続
された２個のNMOSトランジスタN15およびN16を含み、N1
6は第２の電流源のための出力電流路を形成している。
第17のNMOSトランジスタN17は、そのゲート端子がトラ
ンジスタN16のゲート端子に接続され、第１の電流源I1
のための出力電流路を形成している。２個の電流源の出
力電流I1,I2は駆動電流に比例している。発振器を平衡
するため電流伝送比が１、すなわち出力電流I1とI2が等
しくなるように選択される。電流I1とI2を介して発振器
の周波数は直線的に変化させることができる。
照にして以下説明する。電流源は電流ミラーとして接続
された２個のNMOSトランジスタN15およびN16を含み、N1
6は第２の電流源のための出力電流路を形成している。
第17のNMOSトランジスタN17は、そのゲート端子がトラ
ンジスタN16のゲート端子に接続され、第１の電流源I1
のための出力電流路を形成している。２個の電流源の出
力電流I1,I2は駆動電流に比例している。発振器を平衡
するため電流伝送比が１、すなわち出力電流I1とI2が等
しくなるように選択される。電流I1とI2を介して発振器
の周波数は直線的に変化させることができる。
発振器は＋５−Ｖの電源で動作する。抵抗R1,R2の値は
１キロオームである。２つの制御された電流源はミリア
ンペアの範囲の電流を流し、回路の電圧スイング（抵抗
の両端の電圧降下）は数百ミリボルトの範囲である。各
差動増幅器段は２乃至10の利得を有し、100MHz以上の周
波数を得るためにキャバシタＣはピコファラッド範囲の
キャバシタンスを有する。第４の電流源I4は電流I4を出
力し、その電流値は第１、第２、および第３の電流源
（第２図参照）の電流の合計値よりも若干大きい。
１キロオームである。２つの制御された電流源はミリア
ンペアの範囲の電流を流し、回路の電圧スイング（抵抗
の両端の電圧降下）は数百ミリボルトの範囲である。各
差動増幅器段は２乃至10の利得を有し、100MHz以上の周
波数を得るためにキャバシタＣはピコファラッド範囲の
キャバシタンスを有する。第４の電流源I4は電流I4を出
力し、その電流値は第１、第２、および第３の電流源
（第２図参照）の電流の合計値よりも若干大きい。
この発明による発振器の動作を以下第４図ｋタイミング
図を参照にして説明する。
図を参照にして説明する。
第１の行ａはキャバシタＣの両端の電圧の波形を示す。
第１のスイッチング点でキャバシタ電圧UCは第１の抵抗
R1の両端の電圧降下（UC＝R1×I3）に等しい。第２のス
イッチング点でキャバシタ電圧UCは第２の抵抗R2の両端
の電圧降下（UC＝R2×I3）に等しい。
第１のスイッチング点でキャバシタ電圧UCは第１の抵抗
R1の両端の電圧降下（UC＝R1×I3）に等しい。第２のス
イッチング点でキャバシタ電圧UCは第２の抵抗R2の両端
の電圧降下（UC＝R2×I3）に等しい。
第２の行ｂは第１のスイッチング装置S1の第１および第
２のスイッチング素子SE1,SE2間の電圧波形U12（第２図
のU12）を示す。
２のスイッチング素子SE1,SE2間の電圧波形U12（第２図
のU12）を示す。
第３の行ｃには第１の抵抗R1における電圧スイングUR1
が時間ｔに対して描かれており、第４の行ｄには第２の
抵抗R2における電圧スイングUR2が時間ｔに対して描か
れている。
が時間ｔに対して描かれており、第４の行ｄには第２の
抵抗R2における電圧スイングUR2が時間ｔに対して描か
れている。
第５の行ｅには差動増幅器入力IN1,IN2における電圧波
形U87が示されている。時間軸ｔは周波数ｆの発振器信
号の周期Ｔの0,1/4,1/2,3/4の期間に分割されている。
回路が平衡しているとき（すなわちI1＝I2,R1＝R2）発
振器周波数ｆは次のとおりである。
形U87が示されている。時間軸ｔは周波数ｆの発振器信
号の周期Ｔの0,1/4,1/2,3/4の期間に分割されている。
回路が平衡しているとき（すなわちI1＝I2,R1＝R2）発
振器周波数ｆは次のとおりである。
ｆ＝I1/4×Ｃ×R1×I3 キャバシタＣは時間ｔ＝０において充電されない（UC＝
０）と仮定すると、第１の状態において、第１の電流ミ
ラーP1,P2、第１のスイッチング素子N1（第４図ｂ、U12
＞０）、第１の差動増幅器段（N7導通）、および第２の
差動増幅器段（N12導通）より構成されている第１の電
流路が完成される（第４図ｅでU87＞０）。その結果、
第３のスイッチング素子SE3、すなわち第３のNMOSトラ
ンジスタN3はオンとなり、そのために電圧UR1＝I3×R1
（第４図ｃ）が第１の抵抗R1の両端に現れる。第４のNM
OSトランジスタN4（第２図）は第１の状態においてオフ
であるから、トランジスタN13とN14が同じであり、した
がって時間ｔ＝０において同じゲート・ソース電圧降下
を有する条件では第１の抵抗R1の両端に現れる電圧降下
は差動増幅器入力間の電圧降下U87に等しい（第４図ｃ
および第４図ｅ）。
０）と仮定すると、第１の状態において、第１の電流ミ
ラーP1,P2、第１のスイッチング素子N1（第４図ｂ、U12
＞０）、第１の差動増幅器段（N7導通）、および第２の
差動増幅器段（N12導通）より構成されている第１の電
流路が完成される（第４図ｅでU87＞０）。その結果、
第３のスイッチング素子SE3、すなわち第３のNMOSトラ
ンジスタN3はオンとなり、そのために電圧UR1＝I3×R1
（第４図ｃ）が第１の抵抗R1の両端に現れる。第４のNM
OSトランジスタN4（第２図）は第１の状態においてオフ
であるから、トランジスタN13とN14が同じであり、した
がって時間ｔ＝０において同じゲート・ソース電圧降下
を有する条件では第１の抵抗R1の両端に現れる電圧降下
は差動増幅器入力間の電圧降下U87に等しい（第４図ｃ
および第４図ｅ）。
P1が導通し、P4、すなわち第２の電流ミラーがカットオ
フ（U12＞０）であると、キャバシタＣは第２の電流源I
2からの電流I2により充電される（第４図ａ）。したが
って差動増幅器入力間の電圧U87は、時間ｔ＝T/4におい
てキャバシタ電圧UCが値UR1＝R1×I3に等しく、U87＝０
になるまて減少する（第４図ｅ参照）。
フ（U12＞０）であると、キャバシタＣは第２の電流源I
2からの電流I2により充電される（第４図ａ）。したが
って差動増幅器入力間の電圧U87は、時間ｔ＝T/4におい
てキャバシタ電圧UCが値UR1＝R1×I3に等しく、U87＝０
になるまて減少する（第４図ｅ参照）。
回路は第２の状態に変化する。今やU12＜０であるか
ら、第１の電流路は阻止され、第２の電流ミラーP3,P
4、第２のNMOSトランジスタN2、すなわち第２のスイッ
チング素子SE2、第１の差動増幅器段（N8導通）、およ
び第２の差動増幅器段（N11導通）より構成される第２
の電流路が完成される（第４図b,e、U87＜０であるか
ら）。第２の抵抗R2の両端に現れる電圧降下はUR2＝U2
×I3である（第４図ｄ）。
ら、第１の電流路は阻止され、第２の電流ミラーP3,P
4、第２のNMOSトランジスタN2、すなわち第２のスイッ
チング素子SE2、第１の差動増幅器段（N8導通）、およ
び第２の差動増幅器段（N11導通）より構成される第２
の電流路が完成される（第４図b,e、U87＜０であるか
ら）。第２の抵抗R2の両端に現れる電圧降下はUR2＝U2
×I3である（第４図ｄ）。
したがってキャバシタＣは時間ｔ＝3T/4においてその電
圧がUC＝−UR2＝−R2×I3になるまで放電し（第４図ａ
参照）、そのため回路は第１の状態に変化して戻り（第
４図ｂ参照、U12＞０である）、時間ｔ＝Ｔにおいて最
初の状態、すなわちUC＝０に達する。このような発振器
サイクルがそれから繰り返される。
圧がUC＝−UR2＝−R2×I3になるまで放電し（第４図ａ
参照）、そのため回路は第１の状態に変化して戻り（第
４図ｂ参照、U12＞０である）、時間ｔ＝Ｔにおいて最
初の状態、すなわちUC＝０に達する。このような発振器
サイクルがそれから繰り返される。
以上説明した発振器は非常に低い周波数から約200MHzの
間で使用されることができ、その広い範囲内で出力周波
数を直線的に制御することが可能である。通常のバイポ
ーラ発振器に比較して、その電力消費は非常に低く、し
かも非常に高い正確度を有する。通常のCMOS発振器に比
較して、その構造が簡単で影響する個々のファクターが
互いに打消し合うためにその温度およびパラメータ安定
性が良好である。さらに周波数範囲も10倍であり、調整
できる。
間で使用されることができ、その広い範囲内で出力周波
数を直線的に制御することが可能である。通常のバイポ
ーラ発振器に比較して、その電力消費は非常に低く、し
かも非常に高い正確度を有する。通常のCMOS発振器に比
較して、その構造が簡単で影響する個々のファクターが
互いに打消し合うためにその温度およびパラメータ安定
性が良好である。さらに周波数範囲も10倍であり、調整
できる。
このCMOS回路の特に有利な点は大規模集積回路チップ上
に構成するのに適していることである。従来は必要な正
確度および非常に高い周波数を得るために付加的な外部
のバイポーラ電圧制御発振器を必要としていた。
に構成するのに適していることである。従来は必要な正
確度および非常に高い周波数を得るために付加的な外部
のバイポーラ電圧制御発振器を必要としていた。
ここで示した実施例と反対の導電型のトランジスタによ
り発振器を構成すること（すなわちPMOSトランジスタと
NMOSトランジスタを入れ替える）はもちろん可能であ
る。
り発振器を構成すること（すなわちPMOSトランジスタと
NMOSトランジスタを入れ替える）はもちろん可能であ
る。
第１図は、この発明の１実施例の発振器の概略回路図で
ある。 第２図は、第１図に示した発振器の詳細な回路図であ
る。 第３図は、この発明で使用する制御された電流源の一例
の回路図である。 第４図は、この発明の発振器の動作を説明するためのタ
イミング図である。 Ｄ……差動増幅器、S1,S2……スイッチング装置、SE1〜
SE4……スイッチング素子、I1〜I8……電流源。
ある。 第２図は、第１図に示した発振器の詳細な回路図であ
る。 第３図は、この発明で使用する制御された電流源の一例
の回路図である。 第４図は、この発明の発振器の動作を説明するためのタ
イミング図である。 Ｄ……差動増幅器、S1,S2……スイッチング装置、SE1〜
SE4……スイッチング素子、I1〜I8……電流源。
Claims (10)
- 【請求項１】差動増幅器と、 第１のスイッチング素子および第２のスイッチング素子
を備えた第１のスイッチング装置と、 第３のスイッチング素子および第４のスイッチング素子
を備えた第２のスイッチング装置と、 キャバシタＣによって結合された制御された第１および
第２の電流源とを具備し、 第１の電流源は第１の抵抗を介して差動増幅器の第１の
入力に接続され、一方第２の電流源は第２の抵抗を介し
て差動増幅器の第２の入力に接続され、 電源端子は第１のスイッチング素子のスイッチング路を
介して第１の電流源と第１の抵抗との間に位置する第１
のタップへ、または第２のスイッチング素子のスイッチ
ング路を介して第２の電流源と第２の抵抗との間に位置
する第２のタップへ接続可能であり、 差動増幅器の第１の出力および第２の出力はそれぞれ第
１のスイッチング素子の制御入力および第２のスイッチ
ング素子の制御入力に接続され、 差動増幅器の第１の入力または第２の入力は第３のスイ
ッチング素子のスイッチング路を介して、または第４の
スイッチング素子のスイッチング路を介して第３のCMOS
電流源にそれぞれ接続可能であり、 第３のスイッチング素子の制御入力および第４のスイッ
チング素子の制御入力はそれぞれ差動増幅器の第１の出
力および第２の出力に接続されていることを特徴とする
CMOS発振器。 - 【請求項２】第１のスイッチング素子は第１のスイッチ
ング素子を形成する第１のNMOSトランジスタと、第２の
スイッチング素子を形成する第２のNMOSトランジスタ
と、第１のPMOSトランジスタと第２のPMOSトランジスタ
とより構成されている第１の電流ミラーと、第３のPMOS
トランジスタと第４のPMOSトランジスタとより構成され
ている第２の電流ミラーとを具備し、 第１の電流ミラーの出力電流路および第２の電流ミラー
の出力電流路はそれぞれ第１のタップと第２のタップと
に接続され、 第１の電流ミラーの基準電流路または第２の電流ミラー
の基準電流路は第１のNMOSトランジスタのドレイン・ソ
ース路または第２のNMOSトランジスタのドレイン・ソー
ス路を介してそれぞれ第４のCMOS電流源に接続可能であ
り、 第１のNMOSトランジスタのゲート端子および第２のNMOS
トランジスタのゲート端子はそれぞれ第１のスイッチン
グ素子および第２のスイッチング素子の制御入力を形成
している請求項１記載のCMOS発振器。 - 【請求項３】第２のスイッチング装置は第３のスイッチ
ング素子を形成する第３のNMOSトランジスタと、第４の
スイッチング素子を形成する第４のNMOSトランジスタと
を具備し、 第１の抵抗または第２の抵抗は第３のNMOSトランジスタ
のドレイン・ソース路または第４のNMOSトランジスタの
ドレイン・ソース路を介してそれぞれ第３の電流源に接
続可能であり、 第３のNMOSトランジスタのゲート端子および第４のNMOS
トランジスタのゲート端子はそれぞれ差動増幅器の第１
の出力および第２の出力に接続されている請求項１また
は２記載のCMOS発振器。 - 【請求項４】差動増幅器はカスケード接続の第１の差動
増幅段および第２の差動増幅段から構成されている請求
項１乃至３のいずれか１項記載のCMOS発振器。 - 【請求項５】第１の差動増幅段はゲートおよびドレイン
端子が電源端子に接続されている第５のNMOSトランジス
タおよび第６のNMOSトランジスタを備え、 第５のNMOSトランジスタのソース端子および第６のNMOS
トランジスタのソース端子はそれぞれ差動増幅器の第１
の出力および第２の出力を形成し、 第１の差動増幅段はソース端子が第５のCMOS電流源に接
続された第７のNMOSトランジスタおよび第８のNMOSトラ
ンジスタを備え、 第７のNMOSトランジスタのドレイン端子および第８のNM
OSトランジスタのドレイン端子はそれぞれ第５のNMOSト
ランジスタのソース端子および第６のNMOSトランジスタ
のソース端子に接続され、 第７のNMOSトランジスタのゲート端子および第８のNMOS
トランジスタのゲート端子はそれぞれ第１の差動増幅段
の第１の出力および第２の出力を形成している請求項４
記載のCMOS発振器。 - 【請求項６】第２の差動増幅段はゲートおよびドレイン
端子が電源端子に接続されている第９のNMOSトランジス
タおよび第10のNMOSトランジスタを備え、 第９のNMOSトランジスタのソース端子および第10のNMOS
トランジスタのソース端子はそれぞれ第１の差動増幅段
の第２の出力および第１の出力に接続され、 第２の差動増幅段はソース端子が第６のCMOS電流源に接
続された第11のNMOSトランジスタおよび第12のNMOSトラ
ンジスタを備え、 第11のNMOSトランジスタのドレイン端子および第12のNM
OSトランジスタのドレイン端子はそれぞれ第９のNMOSト
ランジスタのソース端子と第10のNMOSトランジスタのソ
ース端子に接続され、 第11のNMOSトランジスタのゲート端子と第12のNMOSトラ
ンジスタのゲート端子はそれぞれ差動増幅器の第１の入
力と第２の入力を形成している請求項５記載のCMOS発振
器。 - 【請求項７】第１の抵抗の第１のタップと反対側の端子
および第２の抵抗の第２のタップと反対側の端子はそれ
ぞれ第13のNMOSトランジスタおよび第14のNMOSトランジ
スタのゲート端子に接続され、 第13のNMOSトランジスタのドレイン端子と第14のNMOSト
ランジスタのドレイン端子は電源端子に接続され、 第13のNMOSトランジスタのソース端子は差動増幅器の第
１の入力および第７のCMOS電流源に接続され、 第14のNMOSトランジスタのソース端子は差動増幅器の第
２の入力と第８のCMOS電流源とに接続されている請求項
１乃至６のいずれか１項記載のCMOS発振器。 - 【請求項８】第４の電流源が第１、第２、および第３の
電流源からの電流の合計より大きい値の電流を出力する
ように構成されている請求項２記載のCMOS発振器。 - 【請求項９】制御された第１および第２の電流源が同一
の構成で、同一の電流を出力し、 第１の抵抗と第２の抵抗とが等しい抵抗値である請求項
１乃至８のいずれか１項記載のCMOS発振器。 - 【請求項１０】トランジスタの導電型が反対のもので構
成されている請求項２乃至９のいずれか１項記載のCMOS
発振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3910712.4 | 1989-04-03 | ||
| DE3910712A DE3910712A1 (de) | 1989-04-03 | 1989-04-03 | Oszillator in cmos-technik |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329409A JPH0329409A (ja) | 1991-02-07 |
| JPH077903B2 true JPH077903B2 (ja) | 1995-01-30 |
Family
ID=6377717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2087602A Expired - Lifetime JPH077903B2 (ja) | 1989-04-03 | 1990-04-03 | Ｃｍｏｓ発振器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5021750A (ja) |
| EP (1) | EP0393398B1 (ja) |
| JP (1) | JPH077903B2 (ja) |
| AT (1) | ATE108047T1 (ja) |
| CA (1) | CA2012556C (ja) |
| DE (2) | DE3910712A1 (ja) |
| ES (1) | ES2065423T3 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430414A (en) * | 1992-04-03 | 1995-07-04 | U.S. Philips Corporation | Oscillator circuit with suppression of voltage transients |
| US5491456A (en) * | 1994-12-08 | 1996-02-13 | Texas Instruments Incorporated | Oscillator compensated for improved frequency stability |
| DE4445201C2 (de) * | 1994-12-17 | 2003-05-08 | Sel Alcatel Ag | Schaltungsanordnung für einen emittergekoppelten Multivibrator |
| US6104229A (en) | 1996-05-02 | 2000-08-15 | Integrated Device Technology, Inc. | High voltage tolerable input buffer and method for operating same |
| CN111193475B (zh) * | 2019-12-23 | 2023-05-23 | 广州裕芯电子科技有限公司 | 一种高精度低功耗的振荡器 |
| CN115842520B (zh) * | 2023-02-15 | 2023-05-16 | 广东华芯微特集成电路有限公司 | 振荡器系统及处理器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7007870A (ja) * | 1970-05-29 | 1971-12-01 | ||
| US4083020A (en) * | 1977-03-17 | 1978-04-04 | Solid State Scientific Inc. | Voltage controlled oscillator |
| JPS61105111A (ja) * | 1984-10-27 | 1986-05-23 | Toshiba Corp | 電圧制御発振回路 |
-
1989
- 1989-04-03 DE DE3910712A patent/DE3910712A1/de not_active Withdrawn
-
1990
- 1990-03-20 CA CA002012556A patent/CA2012556C/en not_active Expired - Fee Related
- 1990-03-29 ES ES90105978T patent/ES2065423T3/es not_active Expired - Lifetime
- 1990-03-29 EP EP90105978A patent/EP0393398B1/de not_active Expired - Lifetime
- 1990-03-29 DE DE59006278T patent/DE59006278D1/de not_active Expired - Fee Related
- 1990-03-29 AT AT90105978T patent/ATE108047T1/de not_active IP Right Cessation
- 1990-04-03 JP JP2087602A patent/JPH077903B2/ja not_active Expired - Lifetime
- 1990-04-03 US US07/505,247 patent/US5021750A/en not_active Expired - Fee Related
Also Published As
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| EP0393398B1 (de) | 1994-06-29 |
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| CA2012556A1 (en) | 1990-10-03 |
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