JPH0779151A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0779151A JPH0779151A JP5223580A JP22358093A JPH0779151A JP H0779151 A JPH0779151 A JP H0779151A JP 5223580 A JP5223580 A JP 5223580A JP 22358093 A JP22358093 A JP 22358093A JP H0779151 A JPH0779151 A JP H0779151A
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- buffer
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Abstract
(57)【要約】
【目的】高電圧電源のオフ時にも低圧電源がオンしてお
り、高電圧電源で動作する第１のバッファから低電圧電
源で動作する第２のバッファへ信号を送るようにした半
導体装置において、半導体装置の出力レベルを不定にせ
ずに保証する。 【構成】入力端子６１に印加された信号は、各バッファ
６２，６３を介して内部回路５３内へ送られる。入力側
のバッファ６２には高電圧電源（５Ｖ）から電源が供給
され、出力側のバッファ６３には低電圧電源（３Ｖ）か
ら電源が供給されている。バッファ６３の出力には、ト
ランスミッションゲート１１およびラッチ回路１２が設
けられている。トランスミッションゲート１１は高電圧
電源のオフ時に閉じる。
り、高電圧電源で動作する第１のバッファから低電圧電
源で動作する第２のバッファへ信号を送るようにした半
導体装置において、半導体装置の出力レベルを不定にせ
ずに保証する。 【構成】入力端子６１に印加された信号は、各バッファ
６２，６３を介して内部回路５３内へ送られる。入力側
のバッファ６２には高電圧電源（５Ｖ）から電源が供給
され、出力側のバッファ６３には低電圧電源（３Ｖ）か
ら電源が供給されている。バッファ６３の出力には、ト
ランスミッションゲート１１およびラッチ回路１２が設
けられている。トランスミッションゲート１１は高電圧
電源のオフ時に閉じる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、詳し
くは、高電圧および低電圧の２電源で使用され、高電圧
電源のオフ時にも低電圧電源がオンしている半導体装置
における入力インターフェース回路に関するものであ
る。
くは、高電圧および低電圧の２電源で使用され、高電圧
電源のオフ時にも低電圧電源がオンしている半導体装置
における入力インターフェース回路に関するものであ
る。
【０００２】近年、高電圧（例えば、５Ｖ）および低電
圧（例えば、３Ｖ）の２電源で使用される電子機器が増
えている。例えば、ハンディターミナルやＰＯＳの端末
などでは、送受信するときには高電圧電源動作によって
性能を追求し、着信待ちのときには低電圧電源動作に切
り換えて省電力化を図っている。また、タイマーや時計
を内蔵する電子機器では、高電圧のメイン電源のオフ時
にもタイマーや時計を動作させるために、メイン電源の
オフ時にもタイマーや時計には引き続き低電圧電源が供
給されるようになっている。
圧（例えば、３Ｖ）の２電源で使用される電子機器が増
えている。例えば、ハンディターミナルやＰＯＳの端末
などでは、送受信するときには高電圧電源動作によって
性能を追求し、着信待ちのときには低電圧電源動作に切
り換えて省電力化を図っている。また、タイマーや時計
を内蔵する電子機器では、高電圧のメイン電源のオフ時
にもタイマーや時計を動作させるために、メイン電源の
オフ時にもタイマーや時計には引き続き低電圧電源が供
給されるようになっている。
【０００３】このような高電圧および低電圧の２電源で
使用され、高電圧電源のオフ時にも低電圧電源がオンし
ている電子機器では、高電圧電源のオフ時に、低電圧電
源が供給される内部回路の動作を保証することが要求さ
れる。
使用され、高電圧電源のオフ時にも低電圧電源がオンし
ている電子機器では、高電圧電源のオフ時に、低電圧電
源が供給される内部回路の動作を保証することが要求さ
れる。
【０００４】
【従来の技術】一般に、高電圧および低電圧の２電源で
使用され、高電圧電源のオフ時にも低電圧電源がオンし
ている電子機器は、図４に示すような回路構成になって
いる。
使用され、高電圧電源のオフ時にも低電圧電源がオンし
ている電子機器は、図４に示すような回路構成になって
いる。
【０００５】電子機器５１にはメイン電源スイッチ５２
が設けられている。この電源スイッチ５２によって、電
子機器５１の内部回路５３へ供給される高電圧電源（５
Ｖ）のオン・オフを行う。一方、電源スイッチ５２に関
係なく、内部回路５３へは常に低電圧電源（３Ｖ）が供
給されている。
が設けられている。この電源スイッチ５２によって、電
子機器５１の内部回路５３へ供給される高電圧電源（５
Ｖ）のオン・オフを行う。一方、電源スイッチ５２に関
係なく、内部回路５３へは常に低電圧電源（３Ｖ）が供
給されている。
【０００６】図５に、内部回路５３の入力インターフェ
ース部を示す。外部から電子機器５１に入力された信号
は、内部回路５３の入力端子６１に印加される。その信
号は、各バッファ６２，６３を介して内部回路５３内へ
送られる。入力側のバッファ６２には高電圧電源（５
Ｖ）から電源が供給され、出力側のバッファ６３には低
電圧電源（３Ｖ）から電源が供給されている。
ース部を示す。外部から電子機器５１に入力された信号
は、内部回路５３の入力端子６１に印加される。その信
号は、各バッファ６２，６３を介して内部回路５３内へ
送られる。入力側のバッファ６２には高電圧電源（５
Ｖ）から電源が供給され、出力側のバッファ６３には低
電圧電源（３Ｖ）から電源が供給されている。
【０００７】
【発明が解決しようとする課題】図５において、高電圧
電源（５Ｖ）がオフされると、バッファ６２への電源供
給が遮断され、バッファ６２は動作不能状態になる。す
ると、バッファ６２の出力のノードＡの電圧は保証され
なくなり不定になる。一方、バッファ６３への低電圧電
源（３Ｖ）の供給は引き続き行われるため、バッファ６
３は動作可能状態を保つ。しかし、ノードＡの電圧、す
なわちバッファ６３の入力信号が不定になるため、バッ
ファ６３の出力（入力インターフェース部の出力）のノ
ードＢの電圧も保証されなくなり不定になってしまう。
電源（５Ｖ）がオフされると、バッファ６２への電源供
給が遮断され、バッファ６２は動作不能状態になる。す
ると、バッファ６２の出力のノードＡの電圧は保証され
なくなり不定になる。一方、バッファ６３への低電圧電
源（３Ｖ）の供給は引き続き行われるため、バッファ６
３は動作可能状態を保つ。しかし、ノードＡの電圧、す
なわちバッファ６３の入力信号が不定になるため、バッ
ファ６３の出力（入力インターフェース部の出力）のノ
ードＢの電圧も保証されなくなり不定になってしまう。
【０００８】このように、高電圧電源のオフ時には内部
回路５３の動作が保証されなくなるという問題がある。
本発明は上記問題点を解決するためになされたものであ
って、その目的は、第１の電源のオフ時にも第２の電源
がオンしており、第１の電源で動作する第１のバッファ
から第２の電源で動作する第２のバッファへ信号を送る
ようにした半導体装置において、半導体装置の出力レベ
ルが不定になることなく保証される半導体装置を提供す
ることにある。
回路５３の動作が保証されなくなるという問題がある。
本発明は上記問題点を解決するためになされたものであ
って、その目的は、第１の電源のオフ時にも第２の電源
がオンしており、第１の電源で動作する第１のバッファ
から第２の電源で動作する第２のバッファへ信号を送る
ようにした半導体装置において、半導体装置の出力レベ
ルが不定になることなく保証される半導体装置を提供す
ることにある。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、第１の電源のオフ時にも第２の電源がオンしてお
り、第１の電源で動作する第１のバッファから第２の電
源で動作する第２のバッファへ信号を送るようにした半
導体装置において、第２のバッファの出力側に、第１の
電源のオフ時に遮断されるスイッチとラッチ回路とを設
けたことをその要旨とする。
は、第１の電源のオフ時にも第２の電源がオンしてお
り、第１の電源で動作する第１のバッファから第２の電
源で動作する第２のバッファへ信号を送るようにした半
導体装置において、第２のバッファの出力側に、第１の
電源のオフ時に遮断されるスイッチとラッチ回路とを設
けたことをその要旨とする。
【００１０】請求項２に記載の発明は、第１の電源のオ
フ時にも第２の電源がオンしており、第１の電源で動作
する第１のバッファから第２の電源で動作する第２のバ
ッファへ信号を送るようにした半導体装置において、第
１の電源のオフ時に第１および第２のバッファ間のノー
ドのレベルを所定の値に設定する設定回路を設けたこと
をその要旨とする。
フ時にも第２の電源がオンしており、第１の電源で動作
する第１のバッファから第２の電源で動作する第２のバ
ッファへ信号を送るようにした半導体装置において、第
１の電源のオフ時に第１および第２のバッファ間のノー
ドのレベルを所定の値に設定する設定回路を設けたこと
をその要旨とする。
【００１１】
【作用】従って、請求項１に記載の発明によれば、第１
の電源のオフ時にスイッチが遮断される。そのとき、ラ
ッチ回路には、第１の電源のオン時の第２のバッファの
出力がラッチされている。そのため、第１の電源がオフ
して第１のバッファが動作不能状態になり、第１のバッ
ファの出力が不定になっても、半導体装置の出力レベル
はラッチ回路によって保証される。
の電源のオフ時にスイッチが遮断される。そのとき、ラ
ッチ回路には、第１の電源のオン時の第２のバッファの
出力がラッチされている。そのため、第１の電源がオフ
して第１のバッファが動作不能状態になり、第１のバッ
ファの出力が不定になっても、半導体装置の出力レベル
はラッチ回路によって保証される。
【００１２】また、請求項２に記載の発明によれば、第
１の電源のオフ時には、設定回路によって第１および第
２のバッファ間のノードのレベルが設定される。そのた
め、第１の電源がオフして第１のバッファが動作不能状
態になっても、第２のバッファの入力は不定にならず、
第２のバッファの出力である半導体装置の出力レベルは
保証される。
１の電源のオフ時には、設定回路によって第１および第
２のバッファ間のノードのレベルが設定される。そのた
め、第１の電源がオフして第１のバッファが動作不能状
態になっても、第２のバッファの入力は不定にならず、
第２のバッファの出力である半導体装置の出力レベルは
保証される。
【００１３】
（第１実施例）以下、本発明を具体化した第１実施例を
図１および図２に従って説明する。
図１および図２に従って説明する。
【００１４】尚、本実施例において、図４および図５に
示した従来例と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。図１に、本実施例の内部
回路５３の入力インターフェース部を示す。
示した従来例と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。図１に、本実施例の内部
回路５３の入力インターフェース部を示す。
【００１５】バッファ６３の出力には、トランスミッシ
ョンゲート１１およびラッチ回路１２が設けられてい
る。トランスミッションゲート１１を構成するＰＭＯＳ
トランジスタのゲートには制御信号CNT が印加され、Ｎ
ＭＯＳトランジスタのゲートには反転制御信号XCNTが印
加される。従って、制御信号CNT がＬレベルで反転制御
信号XCNTがＨレベルのときトランスミッションゲート１
１は開き（オンし）、制御信号CNT がＨレベルで反転制
御信号XCNTがＬレベルのときトランスミッションゲート
１１は閉じる（オフする）。
ョンゲート１１およびラッチ回路１２が設けられてい
る。トランスミッションゲート１１を構成するＰＭＯＳ
トランジスタのゲートには制御信号CNT が印加され、Ｎ
ＭＯＳトランジスタのゲートには反転制御信号XCNTが印
加される。従って、制御信号CNT がＬレベルで反転制御
信号XCNTがＨレベルのときトランスミッションゲート１
１は開き（オンし）、制御信号CNT がＨレベルで反転制
御信号XCNTがＬレベルのときトランスミッションゲート
１１は閉じる（オフする）。
【００１６】ラッチ回路１２は、各ＣＭＯＳインバータ
１２ａ，１２ｂによって構成され、入力インターフェー
ス部の出力のノードＢに接続されている。その各インバ
ータ１２ａ，１２ｂには低電圧電源（３Ｖ）から電源が
供給されている。
１２ａ，１２ｂによって構成され、入力インターフェー
ス部の出力のノードＢに接続されている。その各インバ
ータ１２ａ，１２ｂには低電圧電源（３Ｖ）から電源が
供給されている。
【００１７】図２に、制御信号CNT および反転制御信号
XCNTの生成回路を示す。制御信号生成回路２１は各ＣＭ
ＯＳインバータ２２，２３とから構成されている。イン
バータ２２には高電圧電源（５Ｖ）から電源が供給され
ると共に、その入力は高電圧電源（５Ｖ）に接続され、
その出力から制御信号CNT が出力される。また、制御信
号CNT はインバータ２３を介して反転制御信号XCNTとし
て出力される。そのインバータ２３には低電圧電源（３
Ｖ）から電源が供給されている。
XCNTの生成回路を示す。制御信号生成回路２１は各ＣＭ
ＯＳインバータ２２，２３とから構成されている。イン
バータ２２には高電圧電源（５Ｖ）から電源が供給され
ると共に、その入力は高電圧電源（５Ｖ）に接続され、
その出力から制御信号CNT が出力される。また、制御信
号CNT はインバータ２３を介して反転制御信号XCNTとし
て出力される。そのインバータ２３には低電圧電源（３
Ｖ）から電源が供給されている。
【００１８】次に、本実施例の動作を説明する。高電圧
電源（５Ｖ）がオンのとき、制御信号生成回路２１のイ
ンバータ２２はＬレベルを出力し、制御信号CNT はＬレ
ベル、反転制御信号XCNTはＨレベルになる。そのため、
トランスミッションゲート１１は開き（オンし）、バッ
ファ６３の出力は、トランスミッションゲート１１を介
してラッチ回路１２にラッチされると共に内部回路５３
内へ送られる。
電源（５Ｖ）がオンのとき、制御信号生成回路２１のイ
ンバータ２２はＬレベルを出力し、制御信号CNT はＬレ
ベル、反転制御信号XCNTはＨレベルになる。そのため、
トランスミッションゲート１１は開き（オンし）、バッ
ファ６３の出力は、トランスミッションゲート１１を介
してラッチ回路１２にラッチされると共に内部回路５３
内へ送られる。
【００１９】高電圧電源（５Ｖ）がオフされると、バッ
ファ６２への電源供給が遮断され、バッファ６２は動作
不能状態になる。すると、バッファ６２の出力のノード
Ａの電圧は保証されなくなり不定になる。一方、バッフ
ァ６３への低電圧電源（３Ｖ）の供給は引き続き行われ
るため、バッファ６３は動作可能状態を保つ。
ファ６２への電源供給が遮断され、バッファ６２は動作
不能状態になる。すると、バッファ６２の出力のノード
Ａの電圧は保証されなくなり不定になる。一方、バッフ
ァ６３への低電圧電源（３Ｖ）の供給は引き続き行われ
るため、バッファ６３は動作可能状態を保つ。
【００２０】また、高電圧電源（５Ｖ）がオフされる
と、制御信号生成回路２１のインバータ２２はＨレベル
を出力し、制御信号CNT はＨレベル、反転制御信号XCNT
はＬレベルになる。そのため、トランスミッションゲー
ト１１は閉じ（オフし）、バッファ６３とノードＢとは
切り離される。
と、制御信号生成回路２１のインバータ２２はＨレベル
を出力し、制御信号CNT はＨレベル、反転制御信号XCNT
はＬレベルになる。そのため、トランスミッションゲー
ト１１は閉じ（オフし）、バッファ６３とノードＢとは
切り離される。
【００２１】このとき、ラッチ回路１２には、高電圧電
源（５Ｖ）がオンのときのバッファ６３の出力がラッチ
されている。従って、ノードＢの電圧は、高電圧電源
（５Ｖ）がオンのときにラッチ回路１２にラッチされた
バッファ６３の出力電圧になる。
源（５Ｖ）がオンのときのバッファ６３の出力がラッチ
されている。従って、ノードＢの電圧は、高電圧電源
（５Ｖ）がオンのときにラッチ回路１２にラッチされた
バッファ６３の出力電圧になる。
【００２２】このように、本実施例においては、高電圧
電源（５Ｖ）のオン時のノードＢの電圧が、高電圧電源
（５Ｖ）のオフ時にも保持される。従って、ノードＢの
電圧は不定にならず、高電圧電源のオフ時にも内部回路
５３の動作が保証される。
電源（５Ｖ）のオン時のノードＢの電圧が、高電圧電源
（５Ｖ）のオフ時にも保持される。従って、ノードＢの
電圧は不定にならず、高電圧電源のオフ時にも内部回路
５３の動作が保証される。
【００２３】（第２実施例）次に、本発明を具体化した
第２実施例を図３に従って説明する。尚、本実施例にお
いて、図４および図５に示した従来例と同じ構成部材に
ついては符号を等しくしてその詳細な説明を省略する。
第２実施例を図３に従って説明する。尚、本実施例にお
いて、図４および図５に示した従来例と同じ構成部材に
ついては符号を等しくしてその詳細な説明を省略する。
【００２４】図３に、本実施例の内部回路５３の入力イ
ンターフェース部を示す。バッファ６２の出力のノード
Ａには、ＰＭＯＳトランジスタ３１のドレインが接続さ
れている。そのＰＭＯＳトランジスタ３１のゲートは高
電圧電源（５Ｖ）に接続され、ソースは低電圧側電源
（３Ｖ）に接続されている。
ンターフェース部を示す。バッファ６２の出力のノード
Ａには、ＰＭＯＳトランジスタ３１のドレインが接続さ
れている。そのＰＭＯＳトランジスタ３１のゲートは高
電圧電源（５Ｖ）に接続され、ソースは低電圧側電源
（３Ｖ）に接続されている。
【００２５】次に、本実施例の動作を説明する。高電圧
電源（５Ｖ）がオンのとき、ＰＭＯＳトランジスタ３１
はオフしている。そのため、ＰＭＯＳトランジスタ３１
には関係なく、バッファ６２の出力はバッファ６３を介
して内部回路５３内へ送られる。
電源（５Ｖ）がオンのとき、ＰＭＯＳトランジスタ３１
はオフしている。そのため、ＰＭＯＳトランジスタ３１
には関係なく、バッファ６２の出力はバッファ６３を介
して内部回路５３内へ送られる。
【００２６】高電圧電源（５Ｖ）がオフされると、バッ
ファ６２への電源供給が遮断され、バッファ６２は動作
不能状態になる。このとき、ＰＭＯＳトランジスタ３１
はオンし、そのドレイン電圧（すなわち、ノードＡの電
圧）は低電圧側電源（３Ｖ）側にプルアップされる。
ファ６２への電源供給が遮断され、バッファ６２は動作
不能状態になる。このとき、ＰＭＯＳトランジスタ３１
はオンし、そのドレイン電圧（すなわち、ノードＡの電
圧）は低電圧側電源（３Ｖ）側にプルアップされる。
【００２７】このように、本実施例においては、高電圧
電源（５Ｖ）のオフ時には、ノードＡの電圧が強制的に
低電圧側電源（３Ｖ）側にプルアップされる。従って、
ノードＢの電圧は不定にならず、高電圧電源（５Ｖ）の
オフ時にも内部回路５３の動作が保証される。
電源（５Ｖ）のオフ時には、ノードＡの電圧が強制的に
低電圧側電源（３Ｖ）側にプルアップされる。従って、
ノードＢの電圧は不定にならず、高電圧電源（５Ｖ）の
オフ時にも内部回路５３の動作が保証される。
【００２８】尚、本実施例は、テスト回路など、高電圧
電源（５Ｖ）のオフ時に決まったレベルの信号が出力さ
れる回路に利用することが考えられる。ちなみに、本発
明は上記各実施例に限定されるものではなく、以下のよ
うに実施してもよい。
電源（５Ｖ）のオフ時に決まったレベルの信号が出力さ
れる回路に利用することが考えられる。ちなみに、本発
明は上記各実施例に限定されるものではなく、以下のよ
うに実施してもよい。
【００２９】１）第１実施例において、制御信号生成回
路２１は、図２に示す回路構成に限らず、所定のレベル
の制御信号CNT および反転制御信号XCNTを生成できるな
らばどのような回路構成をとってもよい。例えば、イン
バータ２２をＰＭＯＳまたはＮＭＯＳトランジスタに置
き代えてもよい。
路２１は、図２に示す回路構成に限らず、所定のレベル
の制御信号CNT および反転制御信号XCNTを生成できるな
らばどのような回路構成をとってもよい。例えば、イン
バータ２２をＰＭＯＳまたはＮＭＯＳトランジスタに置
き代えてもよい。
【００３０】２）第１実施例において、入力端子６１に
印加される信号のレベルおよびバッファ６２の出力レベ
ルによっては、トランスミッションゲート１１を１つの
ＭＯＳトランジスタで構成されるトランスファーゲート
に置き代えてもよい。
印加される信号のレベルおよびバッファ６２の出力レベ
ルによっては、トランスミッションゲート１１を１つの
ＭＯＳトランジスタで構成されるトランスファーゲート
に置き代えてもよい。
【００３１】３）第２実施例において、ＰＭＯＳトラン
ジスタ３１を、高電圧電源（５Ｖ）のオフ時に、ノード
Ａを低電圧電源（３Ｖ）側にプルアップする適宜なプル
アップ回路に置き代えてもよい。また、ＰＭＯＳトラン
ジスタ３１を、高電圧電源（５Ｖ）のオフ時に、ノード
Ａをグランド側にプルダウンする適宜なプルダウン回路
に置き代えてもよい。
ジスタ３１を、高電圧電源（５Ｖ）のオフ時に、ノード
Ａを低電圧電源（３Ｖ）側にプルアップする適宜なプル
アップ回路に置き代えてもよい。また、ＰＭＯＳトラン
ジスタ３１を、高電圧電源（５Ｖ）のオフ時に、ノード
Ａをグランド側にプルダウンする適宜なプルダウン回路
に置き代えてもよい。
【００３２】
【発明の効果】以上詳述したように本発明によれば、第
１の電源のオフ時にも第２の電源がオンしており、第１
の電源で動作する第１のバッファから第２の電源で動作
する第２のバッファへ信号を送るようにした半導体装置
において、半導体装置の出力レベルが不定になることな
く保証されるという優れた効果がある。
１の電源のオフ時にも第２の電源がオンしており、第１
の電源で動作する第１のバッファから第２の電源で動作
する第２のバッファへ信号を送るようにした半導体装置
において、半導体装置の出力レベルが不定になることな
く保証されるという優れた効果がある。
【図１】本発明を具体化した第１実施例の回路図であ
る。
る。
【図２】第１実施例の制御信号CNT,XCNTの生成回路の回
路図である。
路図である。
【図３】本発明を具体化した第２実施例の回路図であ
る。
る。
【図４】高電圧および低電圧の２電源で使用され、高電
圧電源のオフ時にも低電圧電源がオンしている電子機器
のブロック回路図である。
圧電源のオフ時にも低電圧電源がオンしている電子機器
のブロック回路図である。
【図５】従来例の入力インターフェース部の回路図であ
る。
る。
１１ スイッチとしてのトランスミッションゲート １２ ラッチ回路 ３１ 設定回路としてのＰＭＯＳトランジスタ ６２ 第１のバッファ ６３ 第２のバッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｂ 9383−5Ｊ Ｈ０３Ｋ 17/73 Ａ
Claims (2)
- 【請求項１】 第１の電源のオフ時にも第２の電源がオ
ンしており、第１の電源で動作する第１のバッファ（６
２）から第２の電源で動作する第２のバッファ（６３）
へ信号を送るようにした半導体装置において、 第２のバッファ（６３）の出力側に、第１の電源のオフ
時に遮断されるスイッチ（１１）とラッチ回路（１２）
とを設けたことを特徴とする半導体装置。 - 【請求項２】 第１の電源のオフ時にも第２の電源がオ
ンしており、第１の電源で動作する第１のバッファ（６
２）から第２の電源で動作する第２のバッファ（６３）
へ信号を送るようにした半導体装置において、 第１の電源のオフ時に第１および第２のバッファ（６
２，６３）間のノードのレベルを所定の値に設定する設
定回路（３１）を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223580A JPH0779151A (ja) | 1993-09-08 | 1993-09-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223580A JPH0779151A (ja) | 1993-09-08 | 1993-09-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0779151A true JPH0779151A (ja) | 1995-03-20 |
Family
ID=16800398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223580A Withdrawn JPH0779151A (ja) | 1993-09-08 | 1993-09-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161386B2 (en) | 2003-02-12 | 2007-01-09 | Kabushiki Kaisha Toshiba | Signal-level converter |
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