JPH0779227B2 - コンパレータ - Google Patents
コンパレータInfo
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- JPH0779227B2 JPH0779227B2 JP1235940A JP23594089A JPH0779227B2 JP H0779227 B2 JPH0779227 B2 JP H0779227B2 JP 1235940 A JP1235940 A JP 1235940A JP 23594089 A JP23594089 A JP 23594089A JP H0779227 B2 JPH0779227 B2 JP H0779227B2
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５、６図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明（第１図） 本発明の第１実施例（２、３図） 本発明の第２実施例（第４図） 発明の効果 〔概要〕 基準電圧と入力電圧を交互に選択入力して比較結果を得
るコンパレータに関し、 コンパレータの回路規模を増大させることなく、貫流電
流を抑えることのできるコンパレータを提供することを
目的とし、 基準電圧と入力電圧とを交互に選択出力するスイッチ回
路と、該スイッチ回路の出力側に、コンデンサと該コン
デンサを介して接続された第１のインバータと該第１の
インバータの入出力端子間を短絡又は非短絡するスイッ
チとなりなる回路部が一段又は２段以上縦続接続されて
なる比較回路部と、該比較回路部の出力信号を選択出力
して取り出す半導体回路部と、を備えたコンパレータで
あって、前記半導体回路部は、ソースが高電位電源線側
に接続され、ゲートに前記比較回路部の出力を受ける第
１のＰチャネルトランジスタと、ソースが低電位電源線
側に接続され、ゲートに前記比較回路部の出力を受ける
第１のＮチャネルトランジスタと、高電位電源線側と出
力端との間に接続されると共に、ゲートを前記第１のＰ
チャネルトランジスタのドレインに接続する第２のＰチ
ャネルトランジスタと、低電位電源側と出力端との間に
接続されると共に、ゲートを前記第１のＮチャネルトラ
ンジスタのドレインに接続する第２のＮチャネルトラン
ジスタと、前記第１のＰチャネルトランジスタのドレイ
ンと前記第１のＮチャネルトランジスタのドレインとの
間に接続するように構成する。
るコンパレータに関し、 コンパレータの回路規模を増大させることなく、貫流電
流を抑えることのできるコンパレータを提供することを
目的とし、 基準電圧と入力電圧とを交互に選択出力するスイッチ回
路と、該スイッチ回路の出力側に、コンデンサと該コン
デンサを介して接続された第１のインバータと該第１の
インバータの入出力端子間を短絡又は非短絡するスイッ
チとなりなる回路部が一段又は２段以上縦続接続されて
なる比較回路部と、該比較回路部の出力信号を選択出力
して取り出す半導体回路部と、を備えたコンパレータで
あって、前記半導体回路部は、ソースが高電位電源線側
に接続され、ゲートに前記比較回路部の出力を受ける第
１のＰチャネルトランジスタと、ソースが低電位電源線
側に接続され、ゲートに前記比較回路部の出力を受ける
第１のＮチャネルトランジスタと、高電位電源線側と出
力端との間に接続されると共に、ゲートを前記第１のＰ
チャネルトランジスタのドレインに接続する第２のＰチ
ャネルトランジスタと、低電位電源側と出力端との間に
接続されると共に、ゲートを前記第１のＮチャネルトラ
ンジスタのドレインに接続する第２のＮチャネルトラン
ジスタと、前記第１のＰチャネルトランジスタのドレイ
ンと前記第１のＮチャネルトランジスタのドレインとの
間に接続するように構成する。
本発明は、コンパレータに関し、詳しくはA/Dコンバー
タ等に用いられ、基準電圧と入力電圧とを交互に選択入
力して比較結果を得るコンパレータに係り、特に、低消
費電力および回路の素子数の低減を図ったコンパレータ
に関する。
タ等に用いられ、基準電圧と入力電圧とを交互に選択入
力して比較結果を得るコンパレータに係り、特に、低消
費電力および回路の素子数の低減を図ったコンパレータ
に関する。
画像処理等を目的とした高速A/Dコンバータは並列ある
いは直並列方式が採用され、そのコンパレータとしてチ
ョッパ型のものが多く用いられている。チョッパ型コン
パレータは構造が簡単でありかつ高速であることから並
列あるいは直並列型のようなコンパレータを多数用いる
場合には他の方式のコンパレータより有利である。
いは直並列方式が採用され、そのコンパレータとしてチ
ョッパ型のものが多く用いられている。チョッパ型コン
パレータは構造が簡単でありかつ高速であることから並
列あるいは直並列型のようなコンパレータを多数用いる
場合には他の方式のコンパレータより有利である。
従来のこの種のチョッパ型コンパレータとしては、例え
ば第５図に示すようなものがある。第５図において、１
はチョッパ型コンパレータであり、S1は基準電圧Vrefを
選択出力するためのスイッチ、S2は入力電圧Vinを選択
出力するためのスイッチ、C1,C2はコンデンサ、I1,I2,I
3はコンデンサC1,C2に直列に接続されたインバータ、
S3,S4はインバータI1,I2にそれぞれ並列に接続され、
I1,I2の入出力端子を短絡又は非短絡するスイッチであ
る。インバータI1およびスイッチS3はチョッパ段２をイ
ンバータI2およびスイッチS4はチョッパ段３をそれぞれ
構成し、スイッチS1〜S4、コンデンサC1,C2およびイン
バータI1〜I3はコンパレータ部４を構成する。コンパレ
ータ部４の出力はインバータI4,I5およびスイッチS5,S6
からなるラッチ部５に入力されている。
ば第５図に示すようなものがある。第５図において、１
はチョッパ型コンパレータであり、S1は基準電圧Vrefを
選択出力するためのスイッチ、S2は入力電圧Vinを選択
出力するためのスイッチ、C1,C2はコンデンサ、I1,I2,I
3はコンデンサC1,C2に直列に接続されたインバータ、
S3,S4はインバータI1,I2にそれぞれ並列に接続され、
I1,I2の入出力端子を短絡又は非短絡するスイッチであ
る。インバータI1およびスイッチS3はチョッパ段２をイ
ンバータI2およびスイッチS4はチョッパ段３をそれぞれ
構成し、スイッチS1〜S4、コンデンサC1,C2およびイン
バータI1〜I3はコンパレータ部４を構成する。コンパレ
ータ部４の出力はインバータI4,I5およびスイッチS5,S6
からなるラッチ部５に入力されている。
この構成において、初段のチョッパ段２に着目すると、
いまスイッチS1,S3がONになっている場合、インバータI
1の入力と出力がショートしているのでVB＝VCとなる。
このときのコンデンサC1の入力電圧はVA＝Vrefとなって
おり、コンデンサC1に充電される電圧はVref−VBとなっ
ている。スイッチS1,S3をOFFにしているからスイッチS2
をONにするとVA＝Vinとなり、変化分dVA＝Vref−Vinと
なる。この場合、インバータI1の入力電圧VBの変化分dV
BはdVAに等しい。インバータI1のゲインをＧで表わす
と、出力電圧VCの変化分dVC＝−Ｇ×dVB＝Ｇ×（Vin−V
ref）となる。次段のコンデンサC2およびチョッパ段３
は初段のチョッパ段２のゲインを増幅するものであり、
インバータI3はVin−Vrefの電圧を増幅する機能を有す
る。
いまスイッチS1,S3がONになっている場合、インバータI
1の入力と出力がショートしているのでVB＝VCとなる。
このときのコンデンサC1の入力電圧はVA＝Vrefとなって
おり、コンデンサC1に充電される電圧はVref−VBとなっ
ている。スイッチS1,S3をOFFにしているからスイッチS2
をONにするとVA＝Vinとなり、変化分dVA＝Vref−Vinと
なる。この場合、インバータI1の入力電圧VBの変化分dV
BはdVAに等しい。インバータI1のゲインをＧで表わす
と、出力電圧VCの変化分dVC＝−Ｇ×dVB＝Ｇ×（Vin−V
ref）となる。次段のコンデンサC2およびチョッパ段３
は初段のチョッパ段２のゲインを増幅するものであり、
インバータI3はVin−Vrefの電圧を増幅する機能を有す
る。
しかし、このチョッパ型コンパレータ１は、リセットモ
ードと比較モードの２つのモードがあり、リセットモー
ドの際にはチョッパ段２、３においてVDD−VSS間に貫通
電流が流れるため消費電力が大きくなるという欠点があ
った。そのため消費電力を抑えるためにリセットモード
時の貫通電流を防止する必要がある。
ードと比較モードの２つのモードがあり、リセットモー
ドの際にはチョッパ段２、３においてVDD−VSS間に貫通
電流が流れるため消費電力が大きくなるという欠点があ
った。そのため消費電力を抑えるためにリセットモード
時の貫通電流を防止する必要がある。
上記チョッパ型コンパレータ１の速度および精度はチョ
ッパ段２、３の速度精度に依存しており、トランジスタ
サイズ、チョッパ段の段数等様々な改良が加えられてき
た。例えば、そのようなものとして第６図（ｂ）に示す
ようなものがある（特開平１−133410号公報参照）。こ
のものは第６図（ａ）に示すチョッパ型コンパレータ１
のチョッパ段３の次段に、インバータI3およびスイッチ
S3に代えてクロックドインバータ６を設けることにより
３段目のインバータI3にリセット時（オートゼロ時）貫
通電流が流れることを防止している。
ッパ段２、３の速度精度に依存しており、トランジスタ
サイズ、チョッパ段の段数等様々な改良が加えられてき
た。例えば、そのようなものとして第６図（ｂ）に示す
ようなものがある（特開平１−133410号公報参照）。こ
のものは第６図（ａ）に示すチョッパ型コンパレータ１
のチョッパ段３の次段に、インバータI3およびスイッチ
S3に代えてクロックドインバータ６を設けることにより
３段目のインバータI3にリセット時（オートゼロ時）貫
通電流が流れることを防止している。
しかしながら、このような従来のチョッパ型コンパレー
タにあっても、現在最も多く採用されているチョッパ２
段＋インバータ１段のチョッパ型コンパレータでは２段
のチョッパ段には貫通電流が流れてしまうという問題点
があった。また、チョッパ段の段数を減らす、あるいは
トランジスタサイズにプロセス条件を変更し貫通電流を
減少させると一般的に速度、精度は劣化する傾向にあ
る。
タにあっても、現在最も多く採用されているチョッパ２
段＋インバータ１段のチョッパ型コンパレータでは２段
のチョッパ段には貫通電流が流れてしまうという問題点
があった。また、チョッパ段の段数を減らす、あるいは
トランジスタサイズにプロセス条件を変更し貫通電流を
減少させると一般的に速度、精度は劣化する傾向にあ
る。
そこで本発明は、コンパレータの回路規模を増大させる
ことなく、貫通電流を抑えることのできるコンパレータ
を提供することを目的としている。
ことなく、貫通電流を抑えることのできるコンパレータ
を提供することを目的としている。
本発明によるコンパレータは上記目的を達成するため、
基準電圧と入力電圧とを交互に選択出力するスイッチ回
路と、該スイッチ回路の出力側に、コンデンサと該コン
デンサを介して接続された第１のインバータと該第１の
インバータの入出力端子間を短絡又は非短絡するスイッ
チとよりなる回路部が一段又は２段以上縦続接続されて
なる比較回路部と、該比較回路部の出力信号を選択出力
して取り出す半導体回路部と、を備えたコンパレータで
あって、前記半導体回路部は、ソースが高電位電源線側
に接続され、ゲートに前記比較回路部の出力を受ける第
１のＰチャネルトランジスタと、ソースが低電位電源線
側に接続され、ゲートに前記比較回路部の出力を受ける
第１のＮチャネルトランジスタと、高電位電源線側と出
力端との間に接続されると共に、ゲートを前記第１のＰ
チャネルトランジスタのドレインに接続する第２のＰチ
ャネルトランジスタと、低電位電源側と出力端との間に
接続されると共に、ゲートを前記第１のＮチャネルトラ
ンジスタのドレインに接続する第２のＮチャネルトラン
ジスタと、前記第１のＰチャネルトランジスタのドレイ
ンと前記第１のＮチャネルトランジスタのドレインとの
間に接続するように構成されている。
基準電圧と入力電圧とを交互に選択出力するスイッチ回
路と、該スイッチ回路の出力側に、コンデンサと該コン
デンサを介して接続された第１のインバータと該第１の
インバータの入出力端子間を短絡又は非短絡するスイッ
チとよりなる回路部が一段又は２段以上縦続接続されて
なる比較回路部と、該比較回路部の出力信号を選択出力
して取り出す半導体回路部と、を備えたコンパレータで
あって、前記半導体回路部は、ソースが高電位電源線側
に接続され、ゲートに前記比較回路部の出力を受ける第
１のＰチャネルトランジスタと、ソースが低電位電源線
側に接続され、ゲートに前記比較回路部の出力を受ける
第１のＮチャネルトランジスタと、高電位電源線側と出
力端との間に接続されると共に、ゲートを前記第１のＰ
チャネルトランジスタのドレインに接続する第２のＰチ
ャネルトランジスタと、低電位電源側と出力端との間に
接続されると共に、ゲートを前記第１のＮチャネルトラ
ンジスタのドレインに接続する第２のＮチャネルトラン
ジスタと、前記第１のＰチャネルトランジスタのドレイ
ンと前記第１のＮチャネルトランジスタのドレインとの
間に接続するように構成されている。
本発明では、第１のＰチャネルトランジスタと第１のＮ
チャネルトランジスタとの間にスイッチが設けられ、そ
の後段に該第１のＰチャネルトランジスタと該スイッチ
間および第１のＮチャネルトランジスタと該スイッチ間
の電位をそれぞれのゲートに受ける第２のＰチャネルト
ランジスタおよび第２のＮチャネルトランジスタが設け
られている。
チャネルトランジスタとの間にスイッチが設けられ、そ
の後段に該第１のＰチャネルトランジスタと該スイッチ
間および第１のＮチャネルトランジスタと該スイッチ間
の電位をそれぞれのゲートに受ける第２のＰチャネルト
ランジスタおよび第２のＮチャネルトランジスタが設け
られている。
したがって、リセット期間中に該スイッチをOFFにする
と、１つのスイッチの切換によって第１のＰチャネルト
ランジスタおよび第１のＮチャネルトランジスタからな
るインバータと第２のＰチャネルトランジスタと第２の
Ｎチャネルトランジスタからなるインバータの２段のイ
ンバータに流れる貫通電流が防止される。このため、イ
ンバータを２段にする回路構成上、大きな利得を得るこ
とができるとともに、両インバータに流れる貫通電流を
適切に防止することができ、その結果、コンパレータの
消費電力を速度を損なうことなく低減させることが可能
になる。
と、１つのスイッチの切換によって第１のＰチャネルト
ランジスタおよび第１のＮチャネルトランジスタからな
るインバータと第２のＰチャネルトランジスタと第２の
Ｎチャネルトランジスタからなるインバータの２段のイ
ンバータに流れる貫通電流が防止される。このため、イ
ンバータを２段にする回路構成上、大きな利得を得るこ
とができるとともに、両インバータに流れる貫通電流を
適切に防止することができ、その結果、コンパレータの
消費電力を速度を損なうことなく低減させることが可能
になる。
以下、本発明を図面に基づいて説明する。
原理説明 第１図は本発明の原理説明図であり、第６図に示した従
来例と同一構成部分には同一番号を付している。
来例と同一構成部分には同一番号を付している。
第１図において、11はチョッパ型コンパレータのコンパ
レータ部（比較回路部）10の出力側に設けられた半導体
回路（半導体回路部）であり、半導体回路11はチョッパ
段２の出力信号をラッチ部５にスイッチング動作により
増幅して伝達するものである。半導体回路11は、ソース
が高電位電源VDDに接続され、ドレインが後述するＰチ
ャネルトランジスタT1（第２のＰチャネルトランジス
タ）のゲートおよびスイッチS11（所定のスイッチ）を
介して後述するＮチャネルトランジスタTB（第１のＮチ
ャネルトランジスタ）のドレインに接続されるととも
に、ゲートがＮチャネルトランジスタTBのゲートと結ば
れてチョッパ段２の出力を受けるＰチャネルトランジス
タTA（第１のＰチャネルトランジスタ）と、ソースが低
電位側電源VSSに接続され、ドレインが後述するＮチャ
ネルトランジスタT2（第２のＮチャネルトランジスタ）
のゲートおよびスイッチS11を介してＰチャネルトラン
ジスタTAのドレインに接続されるとともに、ゲートがＰ
チャネルトランジスタTAのゲートに接続されたＮチャネ
ルトランジスタTBと、ソースがVDDに接続され、ドレイ
ンがＮチャネルトランジスタT2のドレインに接続され、
ゲートがＰチャネルトランジスタTAとスイッチS11との
間に接続されたＰチャネルトランジスタT1と、ソースが
VSSに接続され、ゲートがＮチャネルトランジスタTBと
スイッチS11と間に接続されたＮチャネルトランジスタT
2と、により構成される。すなわち、半導体回路11はＰ
チャネルトランジスタTAおよびＮチャネルトランジスタ
TBからなるインバータ12の中間にスイッチS11を挿入
し、そのスイッチS11とそれぞれのトランジスタTA,TBと
の間をＰチャネルトランジスタT1およびＮチャネルトラ
ンジスタT2からなる次段のインバータ13のゲートにそれ
ぞれ接続した構成となっている。スイッチS11はクロッ
クパルス信号A,によって開閉するスイッチ素子であ
る。
レータ部（比較回路部）10の出力側に設けられた半導体
回路（半導体回路部）であり、半導体回路11はチョッパ
段２の出力信号をラッチ部５にスイッチング動作により
増幅して伝達するものである。半導体回路11は、ソース
が高電位電源VDDに接続され、ドレインが後述するＰチ
ャネルトランジスタT1（第２のＰチャネルトランジス
タ）のゲートおよびスイッチS11（所定のスイッチ）を
介して後述するＮチャネルトランジスタTB（第１のＮチ
ャネルトランジスタ）のドレインに接続されるととも
に、ゲートがＮチャネルトランジスタTBのゲートと結ば
れてチョッパ段２の出力を受けるＰチャネルトランジス
タTA（第１のＰチャネルトランジスタ）と、ソースが低
電位側電源VSSに接続され、ドレインが後述するＮチャ
ネルトランジスタT2（第２のＮチャネルトランジスタ）
のゲートおよびスイッチS11を介してＰチャネルトラン
ジスタTAのドレインに接続されるとともに、ゲートがＰ
チャネルトランジスタTAのゲートに接続されたＮチャネ
ルトランジスタTBと、ソースがVDDに接続され、ドレイ
ンがＮチャネルトランジスタT2のドレインに接続され、
ゲートがＰチャネルトランジスタTAとスイッチS11との
間に接続されたＰチャネルトランジスタT1と、ソースが
VSSに接続され、ゲートがＮチャネルトランジスタTBと
スイッチS11と間に接続されたＮチャネルトランジスタT
2と、により構成される。すなわち、半導体回路11はＰ
チャネルトランジスタTAおよびＮチャネルトランジスタ
TBからなるインバータ12の中間にスイッチS11を挿入
し、そのスイッチS11とそれぞれのトランジスタTA,TBと
の間をＰチャネルトランジスタT1およびＮチャネルトラ
ンジスタT2からなる次段のインバータ13のゲートにそれ
ぞれ接続した構成となっている。スイッチS11はクロッ
クパルス信号A,によって開閉するスイッチ素子であ
る。
一方、半導体回路11の出力側はラッチ部14に接続され、
具体的にはＰチャネルトランジスタT1およびＮチャネル
トランジスタT2のドレイン同士を結んだノードは２段の
インバータI4,I5直列に結び、前段のインバータI4の入
力側と後段のインバータI5の出力側をスイッチS6を介し
て接続したラッチ部14の入力側（インバータI4の入力
側）に接続されている。
具体的にはＰチャネルトランジスタT1およびＮチャネル
トランジスタT2のドレイン同士を結んだノードは２段の
インバータI4,I5直列に結び、前段のインバータI4の入
力側と後段のインバータI5の出力側をスイッチS6を介し
て接続したラッチ部14の入力側（インバータI4の入力
側）に接続されている。
以上の構成において、リセット期間中はスイッチS11をO
FFにすることによりVDD〜VSSの貫通電流を抑える。また
この時、同時に、ＰチャネルトランジスタおよびＮチャ
ネルトランジスタT2はカットオフ状態となるため、S11
のスイッチによってTAおよびTBからなるインバータ12と
T1およびT2からなるインバータ13の２つのインバータの
VDD〜VSS間の貫通電流を抑えることができる。さらに、
これと同時に後段のラッチ部14では、S11のスイッチがO
FFとなる前のデータを保持するためにS6のスイッチをON
させてラッチをかける。この場合、第５図に示す従来の
タイプの回路ではコンパレータ部４の後段に置くラッチ
部５としてスイッチが２つとインバータが２つからなる
回路が必要となっていたが、本発明に係る半導体回路11
ではインバータ２段分のリセット時のVDD〜VSS間の貫通
電流を１つのスイッチS11によって抑制できるととも
に、容量１つ（第５図のコンデンサC2に相当）スイッチ
１つが省略できる。また、特にラッチを必要としない場
合にNANDゲートあるいはORゲート等の論理ゲートを直接
接続してもよい。
FFにすることによりVDD〜VSSの貫通電流を抑える。また
この時、同時に、ＰチャネルトランジスタおよびＮチャ
ネルトランジスタT2はカットオフ状態となるため、S11
のスイッチによってTAおよびTBからなるインバータ12と
T1およびT2からなるインバータ13の２つのインバータの
VDD〜VSS間の貫通電流を抑えることができる。さらに、
これと同時に後段のラッチ部14では、S11のスイッチがO
FFとなる前のデータを保持するためにS6のスイッチをON
させてラッチをかける。この場合、第５図に示す従来の
タイプの回路ではコンパレータ部４の後段に置くラッチ
部５としてスイッチが２つとインバータが２つからなる
回路が必要となっていたが、本発明に係る半導体回路11
ではインバータ２段分のリセット時のVDD〜VSS間の貫通
電流を１つのスイッチS11によって抑制できるととも
に、容量１つ（第５図のコンデンサC2に相当）スイッチ
１つが省略できる。また、特にラッチを必要としない場
合にNANDゲートあるいはORゲート等の論理ゲートを直接
接続してもよい。
第１実施例 以下、上記基本原理に基づいて実施例を説明する。第
２、３図は本発明に係るコンパレータの第１実施例を示
す図であり、第１図に示した原理説明および第５図に示
した従来例と同一構成部分には同一符号を付している。
２、３図は本発明に係るコンパレータの第１実施例を示
す図であり、第１図に示した原理説明および第５図に示
した従来例と同一構成部分には同一符号を付している。
第２図において、21はチョッパ型コンパレータ（コンパ
レータ）であり、チョッパ型コンパレータ21はクロック
信号CK1,▲▼１によって基準電圧Vrefを選択出力す
るスイッチS1（スイッチ回路）、クロック信号CK2,▲
▼２によって入力電圧Vinを選択出力するスイッチS2
（スイッチ回路）、コンデンサC1、コンデンサC1に直列
に接続されたインバータI1（第１のインバータ）、イン
バータI1と並列に接続され、インバータI1と共にチョッ
パ段２を形成するスイッチS3および前記半導体回路11か
らなるコンパレータ部22と、コンパレータ部22の出力信
号をラッチするラッチ部（ラッチ回路）14と、により構
成されている。ここでコンパレータ部22およびラッチ部
14の各スイッチには第３図（ａ）に示すクロック信号CK
1が供給され、スイッチS2,S11およびS6には同図（ｂ）
に示すクロック信号CK2が供給され、各スイッチ“L"レ
ベルでON、“H"レベルでOFFとなる。
レータ）であり、チョッパ型コンパレータ21はクロック
信号CK1,▲▼１によって基準電圧Vrefを選択出力す
るスイッチS1（スイッチ回路）、クロック信号CK2,▲
▼２によって入力電圧Vinを選択出力するスイッチS2
（スイッチ回路）、コンデンサC1、コンデンサC1に直列
に接続されたインバータI1（第１のインバータ）、イン
バータI1と並列に接続され、インバータI1と共にチョッ
パ段２を形成するスイッチS3および前記半導体回路11か
らなるコンパレータ部22と、コンパレータ部22の出力信
号をラッチするラッチ部（ラッチ回路）14と、により構
成されている。ここでコンパレータ部22およびラッチ部
14の各スイッチには第３図（ａ）に示すクロック信号CK
1が供給され、スイッチS2,S11およびS6には同図（ｂ）
に示すクロック信号CK2が供給され、各スイッチ“L"レ
ベルでON、“H"レベルでOFFとなる。
以上述べたように、本実施例では半導体回路11のインバ
ータ12を構成するＰチャネルトランジスタTAとＮチャネ
ルトランジスタTBの中間にスイッチS11を設け、さらに
各トランジスタTA,TBとスイッチS11間の電位をそれぞれ
のゲートに受けるＰチャネルトランジスタT1およびＮチ
ャネルトランジスタT2からなるインバータ13が設けられ
ている。したがって、インバータ２段分の構成でその２
段のインバータの貫通電流が防止される。すなわち、第
６図（ｂ）に示すクロックドインバータ６を用いて貫通
電流を防止するものでは単にインバータ１段分の貫通電
流が防止されているに過ぎず、本実施例と同等の利得を
得るためにはインバータ１段を付加する必要がある。イ
ンバータを付加するとその付加したインバータの貫通電
流を抑制することはできない。これに対し、本実施例の
ものは１つのスイッチS11で２段のインバータ12、13の
貫通電流が防止できるので、半導体チップ21のオートゼ
ロ時（VrefON時）の貫通電流を確実に防止しながらイン
バータ２段の構成により大きな利得を得ることができ
る。また、回路規模も第６図（ｂ）のものと略同等の大
きさにより実現可能である。
ータ12を構成するＰチャネルトランジスタTAとＮチャネ
ルトランジスタTBの中間にスイッチS11を設け、さらに
各トランジスタTA,TBとスイッチS11間の電位をそれぞれ
のゲートに受けるＰチャネルトランジスタT1およびＮチ
ャネルトランジスタT2からなるインバータ13が設けられ
ている。したがって、インバータ２段分の構成でその２
段のインバータの貫通電流が防止される。すなわち、第
６図（ｂ）に示すクロックドインバータ６を用いて貫通
電流を防止するものでは単にインバータ１段分の貫通電
流が防止されているに過ぎず、本実施例と同等の利得を
得るためにはインバータ１段を付加する必要がある。イ
ンバータを付加するとその付加したインバータの貫通電
流を抑制することはできない。これに対し、本実施例の
ものは１つのスイッチS11で２段のインバータ12、13の
貫通電流が防止できるので、半導体チップ21のオートゼ
ロ時（VrefON時）の貫通電流を確実に防止しながらイン
バータ２段の構成により大きな利得を得ることができ
る。また、回路規模も第６図（ｂ）のものと略同等の大
きさにより実現可能である。
したがって、本実施例によればチョッパ型コンパレータ
の消費電力を速度を損なうことなく、かつ回路規模を小
さくして抑えることができる。
の消費電力を速度を損なうことなく、かつ回路規模を小
さくして抑えることができる。
第４図は本発明に係るコンパレータの第２実施例を示す
図であり、第２図に示した第１実施例と同一構成部分に
は同一符号を付している。
図であり、第２図に示した第１実施例と同一構成部分に
は同一符号を付している。
第４図に示すように、本実施例はコンパレータ部22出力
をラッチしない場合の例であり、コンパレータ部22出力
N0はNANDゲート23の入力端子に入力され、NANDゲート23
の他方の入力端子にはクロック信号CK2が入力され、NAN
Dゲート23からは出力NXが出力される。この場合CK2が
“L"でN0がフローティングとなった際にNANDゲート23に
てNXを“H"になるように固定する。動作タイミングは第
３図のものと同じである。
をラッチしない場合の例であり、コンパレータ部22出力
N0はNANDゲート23の入力端子に入力され、NANDゲート23
の他方の入力端子にはクロック信号CK2が入力され、NAN
Dゲート23からは出力NXが出力される。この場合CK2が
“L"でN0がフローティングとなった際にNANDゲート23に
てNXを“H"になるように固定する。動作タイミングは第
３図のものと同じである。
したがって、本実施例にあっても第１実施例と同様の効
果を得ることができる。
果を得ることができる。
本発明によれば、コンパレータの回路規模を増大させる
ことなく、貫通電流を抑えることができ、低消費電力化
および回路の素子数の低減を図ることができる。
ことなく、貫通電流を抑えることができ、低消費電力化
および回路の素子数の低減を図ることができる。
第１図は本発明の原理説明図、 第２、３図は本発明に係るコンパレータの第１実施例を
示す図であり、 第２図はそのコンパレータの回路図、 第３図はその動作タイミング図、 第４図は本発明に係るコンパレータの第２実施例を示す
コンパレータの回路図、 第５、６図は従来のコンパレータを示す図であり、 第５図はその回路図、 第６図はその要部の回路図である。 ２……チョッパ段、 10……コンパレータ部（比較回路部）、 11……半導体回路（半導体回路部）、 12、13……インバータ、 14……ラッチ部（ラッチ回路）、 21……チョッパ型コンパレータ（コンパレータ）、 22……コンパレータ部（比較回路部）、 23……NANDゲート（論理ゲート）、 S1,S2……スイッチ（スイッチ回路）、 S3,S6……スイッチ、 S11……スイッチ（所定のスイッチ）、 C1……コンデンサ、 I1,I4,I5……インバータ（第１のインバータ）、 TA……Ｐチャネルトランジスタ（第１のＰチャネルトラ
ンジスタ）、 TB……Ｎチャネルトランジスタ（第１のＮチャネルトラ
ンジスタ）、 T1……Ｐチャネルトランジスタ（第２のＰチャネルトラ
ンジスタ）、 T2……Ｎチャネルトランジスタ（第２のＮチャネルトラ
ンジスタ）。
示す図であり、 第２図はそのコンパレータの回路図、 第３図はその動作タイミング図、 第４図は本発明に係るコンパレータの第２実施例を示す
コンパレータの回路図、 第５、６図は従来のコンパレータを示す図であり、 第５図はその回路図、 第６図はその要部の回路図である。 ２……チョッパ段、 10……コンパレータ部（比較回路部）、 11……半導体回路（半導体回路部）、 12、13……インバータ、 14……ラッチ部（ラッチ回路）、 21……チョッパ型コンパレータ（コンパレータ）、 22……コンパレータ部（比較回路部）、 23……NANDゲート（論理ゲート）、 S1,S2……スイッチ（スイッチ回路）、 S3,S6……スイッチ、 S11……スイッチ（所定のスイッチ）、 C1……コンデンサ、 I1,I4,I5……インバータ（第１のインバータ）、 TA……Ｐチャネルトランジスタ（第１のＰチャネルトラ
ンジスタ）、 TB……Ｎチャネルトランジスタ（第１のＮチャネルトラ
ンジスタ）、 T1……Ｐチャネルトランジスタ（第２のＰチャネルトラ
ンジスタ）、 T2……Ｎチャネルトランジスタ（第２のＮチャネルトラ
ンジスタ）。
Claims (1)
- 【請求項１】基準電圧と入力電圧とを交互に選択出力す
るスイッチ回路と、 該スイッチ回路の出力側に、コンデンサと該コンデンサ
を介して接続された第１のインバータと該第１のインバ
ータの入出力端子間を短絡又は非短絡するスイッチとよ
りなる回路部が一段又は２段以上縦続接続されてなる比
較回路部と、 該比較回路部の出力信号を選択出力して取り出す半導体
回路部と、を備えたコンパレータであって、 前記半導体回路部は、ソースが高電位電源線側に接続さ
れ、ゲートに前記比較回路部の出力を受ける第１のＰチ
ャネルトランジスタと、 ソースが低電位電源線側に接続され、ゲートに前記比較
回路部の出力を受ける第１のＮチャネルトランジスタ
と、 高電位電源線側と出力端との間に接続されると共に、ゲ
ートを前記第１のＰチャネルトランジスタのドレインに
接続する第２のＰチャネルトランジスタと、 低電位電源側と出力端との間に接続されると共に、ゲー
トを前記第１のＮチャネルトランジスタのドレインに接
続する第２のＮチャネルトランジスタと、 前記第１のＰチャネルトランジスタのドレインと前記第
１のＮチャネルトランジスタのドレインとの間に接続さ
れたスイッチとを具備することを特徴とするコンパレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235940A JPH0779227B2 (ja) | 1989-09-12 | 1989-09-12 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235940A JPH0779227B2 (ja) | 1989-09-12 | 1989-09-12 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0398310A JPH0398310A (ja) | 1991-04-23 |
| JPH0779227B2 true JPH0779227B2 (ja) | 1995-08-23 |
Family
ID=16993480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235940A Expired - Fee Related JPH0779227B2 (ja) | 1989-09-12 | 1989-09-12 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779227B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595285A (ja) * | 1991-10-03 | 1993-04-16 | Mitsubishi Electric Corp | 電圧比較器 |
| JP4702359B2 (ja) * | 2007-12-26 | 2011-06-15 | 日本電気株式会社 | 半導体記憶装置の読み出し回路 |
-
1989
- 1989-09-12 JP JP1235940A patent/JPH0779227B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0398310A (ja) | 1991-04-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |