JPH0398310A - コンパレータ - Google Patents
コンパレータInfo
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- JPH0398310A JPH0398310A JP23594089A JP23594089A JPH0398310A JP H0398310 A JPH0398310 A JP H0398310A JP 23594089 A JP23594089 A JP 23594089A JP 23594089 A JP23594089 A JP 23594089A JP H0398310 A JPH0398310 A JP H0398310A
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- switch
- comparator
- inverter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 （第５、６図）発明が解
決しようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明 （第１図）本発明の第１実
施例 （２、３図）本発明の第２実施例
（第４図）発明の効果 〔概要〕 基準電圧と入力電圧を交互に選択入力して比較結果を得
るコンバレータに関し、 コンパレータの回路規模を増大させることなく、貫通電
流を抑えることのできるコンパレータを提供することを
目的とし、 基準電圧と入力電圧とを交互に選択出力するスイッチ回
路と、該スイッチ回路の出力側に、コンデンサと該コン
デンサを介して接続された第１のインバークと該第１の
インバークの入出力端子間を短絡又は非短絡するスイン
チとよりなる回路部が一段又は２段以上縦続接続されて
なる比較回路部と、該比較回路部の出力信号を選択出力
して取り出す半導体回路部と、を備えたコンパレー夕で
あって、前記半導体回路部は、ソースが高電位電源線側
に接続され、ゲートに前記比較回路部の出力を受ける第
１のＰチャネルトランジスタと、ソースが低電位電源線
側に接続され、ゲートに前記比較回路部の出力を受ける
第１のＮチャネルトランジスタと、高電位電源線側と出
力端との間に接続されると共に、ゲートを前記第ｌのＰ
チャネルトランジスタのドレインに接続する第２のＰチ
ャネルトランジスタと、低電位電源側と出力端との間に
接続されると共に、ゲートを前記第１のＮチャネルトラ
ンジスタのドレインに接続する第２のＮチャネルトラン
ジスタと、前記第１のＰチャネルトランジスタのドレイ
ンと前記第１のＮチャネルトランジスタのドレインとの
間に接続するように構或する。
決しようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明 （第１図）本発明の第１実
施例 （２、３図）本発明の第２実施例
（第４図）発明の効果 〔概要〕 基準電圧と入力電圧を交互に選択入力して比較結果を得
るコンバレータに関し、 コンパレータの回路規模を増大させることなく、貫通電
流を抑えることのできるコンパレータを提供することを
目的とし、 基準電圧と入力電圧とを交互に選択出力するスイッチ回
路と、該スイッチ回路の出力側に、コンデンサと該コン
デンサを介して接続された第１のインバークと該第１の
インバークの入出力端子間を短絡又は非短絡するスイン
チとよりなる回路部が一段又は２段以上縦続接続されて
なる比較回路部と、該比較回路部の出力信号を選択出力
して取り出す半導体回路部と、を備えたコンパレー夕で
あって、前記半導体回路部は、ソースが高電位電源線側
に接続され、ゲートに前記比較回路部の出力を受ける第
１のＰチャネルトランジスタと、ソースが低電位電源線
側に接続され、ゲートに前記比較回路部の出力を受ける
第１のＮチャネルトランジスタと、高電位電源線側と出
力端との間に接続されると共に、ゲートを前記第ｌのＰ
チャネルトランジスタのドレインに接続する第２のＰチ
ャネルトランジスタと、低電位電源側と出力端との間に
接続されると共に、ゲートを前記第１のＮチャネルトラ
ンジスタのドレインに接続する第２のＮチャネルトラン
ジスタと、前記第１のＰチャネルトランジスタのドレイ
ンと前記第１のＮチャネルトランジスタのドレインとの
間に接続するように構或する。
〔産業上の利用分野）
本発明は、コンパレータに関し、詳しくはＡ／Ｄコンバ
ータ等に用いられ、基準電圧と入力電圧とを交互に選択
入力して比較結果を得るコンパレータに係り、特に、低
消費電力および回路の素子数の低減を図ったコンパレー
タに関する。
ータ等に用いられ、基準電圧と入力電圧とを交互に選択
入力して比較結果を得るコンパレータに係り、特に、低
消費電力および回路の素子数の低減を図ったコンパレー
タに関する。
画像処理等を目的とした高速Ａ／Ｄコンバータは並列あ
るいは直並列方式が採用され、そのコンパレータとして
チョンバ型のものが多く用いられている。チョンバ型コ
ンパレータは構造が簡単でありかつ高速であることから
並列あるいは直並列型のようなコンパレータを多数用い
る場合には他の方式のコンパレータより有利である。
るいは直並列方式が採用され、そのコンパレータとして
チョンバ型のものが多く用いられている。チョンバ型コ
ンパレータは構造が簡単でありかつ高速であることから
並列あるいは直並列型のようなコンパレータを多数用い
る場合には他の方式のコンパレータより有利である。
従来のこの種のチョフバ型コンパレークとしては、例え
ば第５図に示すようなものがある。第５図において、ｌ
はチョソパ型コンパレータであり、Ｓ１は基準電圧Ｖ１
．１を選択出力するためのスイッチ、Ｓ２は入力電圧Ｖ
ｉ ｎを選択出力するためのスイッチ、ＣＩ，Ｃｚは
コンデンサ、ＩＩｌ２＋１３はコンデンサＣＩ，Ｃｚに
直列に接続されたインバータ、３３，Ｓ４はインバータ
Ｉ＋，’Ｊｚにそれぞれ並列に接続され、ＩＩ，Ｉｔの
入出力端子を短絡又は非短絡するスイッチである。イン
バータｈおよびスインチＳ３はチョソパ段２をインバー
タＩ２およびスイッチＳ４はチョンバ段３をそれぞれ措
威し、スイッチ３１〜ｓ４、コンデンサＣ＋．Ｃｚおよ
びインバータ■１〜Ｉ３はコンバレータ部４を構威する
。コンパレータ部４の出力はインバータＩ４．ＩＳおよ
びスイッチＳ５＋８６からなるランチ部５に入力されて
いる。
ば第５図に示すようなものがある。第５図において、ｌ
はチョソパ型コンパレータであり、Ｓ１は基準電圧Ｖ１
．１を選択出力するためのスイッチ、Ｓ２は入力電圧Ｖ
ｉ ｎを選択出力するためのスイッチ、ＣＩ，Ｃｚは
コンデンサ、ＩＩｌ２＋１３はコンデンサＣＩ，Ｃｚに
直列に接続されたインバータ、３３，Ｓ４はインバータ
Ｉ＋，’Ｊｚにそれぞれ並列に接続され、ＩＩ，Ｉｔの
入出力端子を短絡又は非短絡するスイッチである。イン
バータｈおよびスインチＳ３はチョソパ段２をインバー
タＩ２およびスイッチＳ４はチョンバ段３をそれぞれ措
威し、スイッチ３１〜ｓ４、コンデンサＣ＋．Ｃｚおよ
びインバータ■１〜Ｉ３はコンバレータ部４を構威する
。コンパレータ部４の出力はインバータＩ４．ＩＳおよ
びスイッチＳ５＋８６からなるランチ部５に入力されて
いる。
この構或において、初段のチョッパ段２に着目すると、
いまスインチＳ，，Ｓ，がＯＮになっている場合、イン
バータＩ，の入力と出力がショートしているのでＶ，＝
Ｖｃとなる。このときのコンデンサＣ，の入力電圧はＶ
Ａ ＝ Ｖ ｙ− ＠ （となっており、コンデンサ
Ｃ１に充電される電圧はＶ ｒａｆ■おとなっている。
いまスインチＳ，，Ｓ，がＯＮになっている場合、イン
バータＩ，の入力と出力がショートしているのでＶ，＝
Ｖｃとなる。このときのコンデンサＣ，の入力電圧はＶ
Ａ ＝ Ｖ ｙ− ＠ （となっており、コンデンサ
Ｃ１に充電される電圧はＶ ｒａｆ■おとなっている。
スイッチＳｌ，Ｓ３をＯＦＦにしてからスイッチＳ２を
ＯＮにするとＶＡ＝？．イとなり、変化分ｄｖＡ＝Ｖ，
．■−■．わとなる。
ＯＮにするとＶＡ＝？．イとなり、変化分ｄｖＡ＝Ｖ，
．■−■．わとなる。
この場合、インバータＩ１の入力電圧Ｖ８の変化分ｄＶ
，はｄＶＡに等しい。インバータ■１のゲインをＧで表
わすと、出力電圧ＶＣの変化分ｄｖｃ＝ ｃｘａｖ．
＝Ｑｘ （Ｖｔｎ Ｖｒ１ｌｒ ）となる。
，はｄＶＡに等しい。インバータ■１のゲインをＧで表
わすと、出力電圧ＶＣの変化分ｄｖｃ＝ ｃｘａｖ．
＝Ｑｘ （Ｖｔｎ Ｖｒ１ｌｒ ）となる。
次段のコンデンサＣ２およびチョソパ段３は初段のチョ
ソバ段２のゲインを増幅するものであり、インバータ■
３はＶｉＭＶｒｅｆの電圧を増幅する機能を有する。
ソバ段２のゲインを増幅するものであり、インバータ■
３はＶｉＭＶｒｅｆの電圧を増幅する機能を有する。
しかし、このチョソパ型コンバレータ１は、リセントモ
ードと比較モードの２つのモードがあり、リセソトモー
ドの際にはチョソパ段２、３においてＶＤＤ ｖｓｓ
間に貫通電流が流れるため消費電力が大きくなるという
欠点があった。そのため消費電力を抑えるためにリセソ
トモード時の貫通電流を防止する必要がある。
ードと比較モードの２つのモードがあり、リセソトモー
ドの際にはチョソパ段２、３においてＶＤＤ ｖｓｓ
間に貫通電流が流れるため消費電力が大きくなるという
欠点があった。そのため消費電力を抑えるためにリセソ
トモード時の貫通電流を防止する必要がある。
上記チョソパ型コンパレータｌの速度および精度はチョ
ッパ段２、３の速度精度に依存しており、トランジスタ
サイズ、チョソパ段の段数等様々な改良が加えられてき
た。例えば、そのようなものとして第６図（ｂ）に示す
ようなものがある（特開平１−１３３４１０号公報参照
）。このものは第６図（ａ）に示すチョソバ型コンパレ
ータ１のチョソバ段３の次段に、インバータ■３およヒ
スイッチＳ，に代えてクロソクドインバータ６を設ける
ことにより３段目のインバータ■３にリセント時（オー
ｌ・ゼロ時）貫通電流が流れることを防止している。
ッパ段２、３の速度精度に依存しており、トランジスタ
サイズ、チョソパ段の段数等様々な改良が加えられてき
た。例えば、そのようなものとして第６図（ｂ）に示す
ようなものがある（特開平１−１３３４１０号公報参照
）。このものは第６図（ａ）に示すチョソバ型コンパレ
ータ１のチョソバ段３の次段に、インバータ■３およヒ
スイッチＳ，に代えてクロソクドインバータ６を設ける
ことにより３段目のインバータ■３にリセント時（オー
ｌ・ゼロ時）貫通電流が流れることを防止している。
しかしながら、このような従来のチョッパ型コンバレー
タにあっても、現在最も多く採用されているチョンパ２
段十インバータ１段のチョソバ型コンバレータでは２段
のチシッパ段には貫通電流が流れてしまうという問題点
があった。また、チョソパ段の段数を減らす、あるいは
トランジスタサイズにプロセス条件を変更し貫通電流を
減少させると一般的に速度、精度は劣化する傾向にある
。
タにあっても、現在最も多く採用されているチョンパ２
段十インバータ１段のチョソバ型コンバレータでは２段
のチシッパ段には貫通電流が流れてしまうという問題点
があった。また、チョソパ段の段数を減らす、あるいは
トランジスタサイズにプロセス条件を変更し貫通電流を
減少させると一般的に速度、精度は劣化する傾向にある
。
そこで本発明は、コンパレータの回路規模を増大させる
ことなく、貫通電流を抑えることのできるコンパレータ
を提供すことを目的としている。
ことなく、貫通電流を抑えることのできるコンパレータ
を提供すことを目的としている。
本発明によるコンパレータは上記目的を達成するため、
基準電圧と入力電圧とを交互に選択出力するスイッチ回
路と、該スイッチ回路の出力側に、コンデンサと該コン
デンサを介して接続された第１のインバータと該第１の
インバータの入出力端子間を短絡又は非短絡するスイッ
チとよりなる回路部が一段又は２段以上縦続接続されて
なる比較回路部と、該比較回路部の出力信号を選択出力
して取り出す半導体回路部と、を備えたコンパレータで
あって、前記半導体回路部は、ソースが高電＼ 位電源線側に接続され、ゲートに前記比較回路部の出力
を受ける第１のＰチャネルトランジスタと、ソースが低
電位電源線側に接続され、ゲートに前記比較回路部の出
力を受ける第ｌのＮチャネルトランジスタと、高電位電
源線側と出力端との間に接続されると共に、ゲートを前
記第１のＰチャネルトランジスタのドレインに接続する
第２のＰチ―ャネルトランジスタと、低電位電源側と出
力端との間に接続されると共に、ゲートを前記第１のＮ
チャネルトランジスタのドレインに接続する第２のＮチ
ャネルトランジスタと、前記第１のＰチャネルトランジ
スタのドレインと前記第１のＮチャネルトランジスタの
ドレインとの間に接続するように構威されている。
基準電圧と入力電圧とを交互に選択出力するスイッチ回
路と、該スイッチ回路の出力側に、コンデンサと該コン
デンサを介して接続された第１のインバータと該第１の
インバータの入出力端子間を短絡又は非短絡するスイッ
チとよりなる回路部が一段又は２段以上縦続接続されて
なる比較回路部と、該比較回路部の出力信号を選択出力
して取り出す半導体回路部と、を備えたコンパレータで
あって、前記半導体回路部は、ソースが高電＼ 位電源線側に接続され、ゲートに前記比較回路部の出力
を受ける第１のＰチャネルトランジスタと、ソースが低
電位電源線側に接続され、ゲートに前記比較回路部の出
力を受ける第ｌのＮチャネルトランジスタと、高電位電
源線側と出力端との間に接続されると共に、ゲートを前
記第１のＰチャネルトランジスタのドレインに接続する
第２のＰチ―ャネルトランジスタと、低電位電源側と出
力端との間に接続されると共に、ゲートを前記第１のＮ
チャネルトランジスタのドレインに接続する第２のＮチ
ャネルトランジスタと、前記第１のＰチャネルトランジ
スタのドレインと前記第１のＮチャネルトランジスタの
ドレインとの間に接続するように構威されている。
本発明では、第１のＰチャネルトランジスタと第１のＮ
チャネルトランジスタとの間にスイッチが設けられ、そ
の後段に該第１のＰチャネルトランジスタと該スイッチ
間および第ｌのＮチャネルトランジスタと該スイッチ間
の電位をそれぞれのゲートに受ける第２のＰチャネルト
ランジスタおよび第２のＮチャネルトランジスタが設け
られている。
チャネルトランジスタとの間にスイッチが設けられ、そ
の後段に該第１のＰチャネルトランジスタと該スイッチ
間および第ｌのＮチャネルトランジスタと該スイッチ間
の電位をそれぞれのゲートに受ける第２のＰチャネルト
ランジスタおよび第２のＮチャネルトランジスタが設け
られている。
したがって、リセソト期間中に該スイッチをＯＦＦにす
ると、１つのスイッチの切換によって第１のＰチャネル
トランジスタおよび第１のＮチャ９ ｌ０ ネルトランジスタからなるインバータと第２のＰチャネ
ルトランジスタと第２のＮチャネルトランジスタからな
るインバータの２段のインバータに流れる貫通電流が防
止される。このため、インバークを２段にする回路構或
上、大きな利得を得ることができるとともに、両インバ
ータに流れる貫通電流を適切に防止することができ、そ
の結果、コンパレータの消費電力を速度を損なうことな
く低減させることが可能になる。
ると、１つのスイッチの切換によって第１のＰチャネル
トランジスタおよび第１のＮチャ９ ｌ０ ネルトランジスタからなるインバータと第２のＰチャネ
ルトランジスタと第２のＮチャネルトランジスタからな
るインバータの２段のインバータに流れる貫通電流が防
止される。このため、インバークを２段にする回路構或
上、大きな利得を得ることができるとともに、両インバ
ータに流れる貫通電流を適切に防止することができ、そ
の結果、コンパレータの消費電力を速度を損なうことな
く低減させることが可能になる。
以下、本発明を図面に基づいて説明する。
鳳埋延奥
第１図は本発明の原理説明図であり、第６図に示した従
来例と同一構威部分には同一番号を付している。
来例と同一構威部分には同一番号を付している。
第１図において、１１はチョンパ型コンバレータのコン
パレータ部（比較回路部＞ １０の出力側に設けられた
半導体回路（半導体回路部）であり、半導体回路１１は
チョソパ段２の出力信号をラッチ部５にスイッチング動
作により増幅して伝達するものである。半導体回路１１
は、ソースが高電位電源Ｖ０に接続され、ドレインが後
述するＰチャネルトランジスタＴ’＋（第２のＰチャネ
ルトランジスタ）のゲートおよびスイッチｓ１１（所定
のスイッチ）を介して後述するＮチャネルトランジスタ
ＴＢ〈第１のＮチャネルトランジスタ）のトレインに接
続されるとともに、ゲートがＮチャネルトランジスタＴ
Ｂのゲートと結ばれてチョソパ段２の出力を受けるＰチ
ャネルトランジスタＴＡ （第１のＰチャネルトランジ
スタ）と、ソースが低電位側電源Ｖ ３ ５に接続され
、ドレインが後述するＮチャネルトランジスタＴ２ （
第２のＮチャネルトランジスタ）のゲートおよびスイン
チＳｌ＋を介してＰチャネルトランジスタＴＡのドレイ
ンに接続されるとともに、ゲートがＰチャネルトランジ
スタＴＡのゲートに接続されたＮチャネルトランジスタ
ＴＢと、ソースがｖ０に接続され、ドレインがＮチャネ
ルトランジスタＴ２のドレインに接続され、ゲートがＰ
チャネルトランジスタＴＡとスイッチＳ．ｌ１ ｌ２ との間に接続されたＰチャネルトランジスタＴ１と、ソ
ースがＶＳＳに接続され、ゲートがＮチャネルトランジ
スタＴ，とスイッチＳ．と間に接続されたＮチャネルト
ランジスタＴ２と、により構威される。すなわち、半導
体回路１１はＰチャネルトランジスタＴＡおよびＮチャ
ネルトランジスタＴＩ！からなるインバータ１２の中間
にスイッチ３１１を挿入し、そのスインチＳ．とそれぞ
れのトランジスタＴＡ，ＴＢとの間をＰチャネルトラン
ジスタＴ１およびＮチャネルトランジスタＴ２からなる
次段のインバータ１３のゲートにそれぞれ接続した構戒
となっている。スイッチＳｌ１はクロソクパルス信号Ａ
，Ａによって開閉するスイッチ素子である。
パレータ部（比較回路部＞ １０の出力側に設けられた
半導体回路（半導体回路部）であり、半導体回路１１は
チョソパ段２の出力信号をラッチ部５にスイッチング動
作により増幅して伝達するものである。半導体回路１１
は、ソースが高電位電源Ｖ０に接続され、ドレインが後
述するＰチャネルトランジスタＴ’＋（第２のＰチャネ
ルトランジスタ）のゲートおよびスイッチｓ１１（所定
のスイッチ）を介して後述するＮチャネルトランジスタ
ＴＢ〈第１のＮチャネルトランジスタ）のトレインに接
続されるとともに、ゲートがＮチャネルトランジスタＴ
Ｂのゲートと結ばれてチョソパ段２の出力を受けるＰチ
ャネルトランジスタＴＡ （第１のＰチャネルトランジ
スタ）と、ソースが低電位側電源Ｖ ３ ５に接続され
、ドレインが後述するＮチャネルトランジスタＴ２ （
第２のＮチャネルトランジスタ）のゲートおよびスイン
チＳｌ＋を介してＰチャネルトランジスタＴＡのドレイ
ンに接続されるとともに、ゲートがＰチャネルトランジ
スタＴＡのゲートに接続されたＮチャネルトランジスタ
ＴＢと、ソースがｖ０に接続され、ドレインがＮチャネ
ルトランジスタＴ２のドレインに接続され、ゲートがＰ
チャネルトランジスタＴＡとスイッチＳ．ｌ１ ｌ２ との間に接続されたＰチャネルトランジスタＴ１と、ソ
ースがＶＳＳに接続され、ゲートがＮチャネルトランジ
スタＴ，とスイッチＳ．と間に接続されたＮチャネルト
ランジスタＴ２と、により構威される。すなわち、半導
体回路１１はＰチャネルトランジスタＴＡおよびＮチャ
ネルトランジスタＴＩ！からなるインバータ１２の中間
にスイッチ３１１を挿入し、そのスインチＳ．とそれぞ
れのトランジスタＴＡ，ＴＢとの間をＰチャネルトラン
ジスタＴ１およびＮチャネルトランジスタＴ２からなる
次段のインバータ１３のゲートにそれぞれ接続した構戒
となっている。スイッチＳｌ１はクロソクパルス信号Ａ
，Ａによって開閉するスイッチ素子である。
一方、半導体回路１ｌの出力側はランチ部１４に接続さ
れ、具体的にはＰチャネルトランジスタＴ，およびＮチ
ャネルトランジスタＴ２のドレイン同士を結んだノード
は２段のインバータ１４，Ｉｓを直列に結び、前段のイ
ンバータＩ４の入力側と後段のインバータ■，の出力側
をスインチＳ，を介して接続したランチ部１４の入力側
（インバータ■４の入力側）に接続されている。
れ、具体的にはＰチャネルトランジスタＴ，およびＮチ
ャネルトランジスタＴ２のドレイン同士を結んだノード
は２段のインバータ１４，Ｉｓを直列に結び、前段のイ
ンバータＩ４の入力側と後段のインバータ■，の出力側
をスインチＳ，を介して接続したランチ部１４の入力側
（インバータ■４の入力側）に接続されている。
以上の構威において、リセット期間中はスイッチＳｌ１
をＯＦＦにすることによりＶＤＤ−ＶＳＳの貫通電流を
抑える。またこの時、同時に、Ｐチャネルトランジスタ
およびＮチャネルトランジスタＴ２はカソトオフ状態と
なるため、Ｓｉ＋のスイッチによってＴＡおよびＴｌｌ
からなるインバータ１２とＴ１およびＴ２からなるイン
バータ１３の２つのインバータのＶＤＤ”ＶＳＳ間の貫
通電流を抑えることができる。さらに、これと同時に後
段のラッチ部１４では、Ｓｉ＋のスイッチがＯＦＦとな
る前のデータを保持するために８６のスイッチをＯＮさ
せてランチをかける。この塙合、第５図に示す従来のタ
イプの回路ではコンバレータ部４の後段に置くランチ部
５としてスイッチが２つとインバータが２つからなる回
路が必要となっていたが、本発明に係る半導体回路１１
ではインバータ２段分のりセント時のｖｎｂ””’ｖｓ
ｓ間の貫通電流を１つのスイッチＳ■によって抑制でき
るとともに、容Ｎ１つ（第５図のコンデンサＣ２に相当
）スイッチｌつが省略ｌ３ １４ ？きる。また、特にランチを必要としない場合にはＮＡ
ＮＤゲートあるいはＯＲゲート等の論理ゲートを直接接
続してもよい。
をＯＦＦにすることによりＶＤＤ−ＶＳＳの貫通電流を
抑える。またこの時、同時に、Ｐチャネルトランジスタ
およびＮチャネルトランジスタＴ２はカソトオフ状態と
なるため、Ｓｉ＋のスイッチによってＴＡおよびＴｌｌ
からなるインバータ１２とＴ１およびＴ２からなるイン
バータ１３の２つのインバータのＶＤＤ”ＶＳＳ間の貫
通電流を抑えることができる。さらに、これと同時に後
段のラッチ部１４では、Ｓｉ＋のスイッチがＯＦＦとな
る前のデータを保持するために８６のスイッチをＯＮさ
せてランチをかける。この塙合、第５図に示す従来のタ
イプの回路ではコンバレータ部４の後段に置くランチ部
５としてスイッチが２つとインバータが２つからなる回
路が必要となっていたが、本発明に係る半導体回路１１
ではインバータ２段分のりセント時のｖｎｂ””’ｖｓ
ｓ間の貫通電流を１つのスイッチＳ■によって抑制でき
るとともに、容Ｎ１つ（第５図のコンデンサＣ２に相当
）スイッチｌつが省略ｌ３ １４ ？きる。また、特にランチを必要としない場合にはＮＡ
ＮＤゲートあるいはＯＲゲート等の論理ゲートを直接接
続してもよい。
策上実益員
以下、上記基本原理に基づいて実施例を説明する。第２
、３図は本発明に係るコンパレータの第１実施例を示す
図であり、第ｌ図に示した原理説明および第５図に示し
た従来例と同一構或部分には同一符号を付している。
、３図は本発明に係るコンパレータの第１実施例を示す
図であり、第ｌ図に示した原理説明および第５図に示し
た従来例と同一構或部分には同一符号を付している。
第２図において、２１はチョソパ型コンパレータ（コン
バレーク）であり、チョソパ型コンバレータ２１はクロ
ソク信号ＣＫＩ，ＣＫＩによって基準電圧Ｖ ｒ＠ｆを
選択出力するスイッチＳ１ （スイソヂ回路）、クロソ
ク信号ＣＫ２，ＣＫ．２によって入力電圧Ｖ８■を選択
出力するスイッチＳ２ （スイッチ回路）、コンデン
サＣＩ、コンデンサＣ，に直列に接続されたインパータ
Ｉ１ （第１のインバータ）、インバータｈと並列に接
続され、インバータＩ，と共にチョソバ段２を形或する
スイッチＳ，および前記半導体回路１ｌからなるコンパ
レータ部２２と、コンパレータ部２２の出′力信号をラ
ンチするランチ部（ランチ回路） １４と、にょり構威
されている。ここで、コンパレータ部２２およびランチ
部１４の各スイッチには第３図（ａ）に示すクロック信
号ＣＫ１が供給され、スイッチＳ２＋ＳＩ！およびＳ６
には同図（ｂ）に示すクロソク信号ＣＫ２が供給され、
各スインチは″Ｌ １１レベルでＯＮ１ “Ｈ”レベル
でＯＦＦとなる。
バレーク）であり、チョソパ型コンバレータ２１はクロ
ソク信号ＣＫＩ，ＣＫＩによって基準電圧Ｖ ｒ＠ｆを
選択出力するスイッチＳ１ （スイソヂ回路）、クロソ
ク信号ＣＫ２，ＣＫ．２によって入力電圧Ｖ８■を選択
出力するスイッチＳ２ （スイッチ回路）、コンデン
サＣＩ、コンデンサＣ，に直列に接続されたインパータ
Ｉ１ （第１のインバータ）、インバータｈと並列に接
続され、インバータＩ，と共にチョソバ段２を形或する
スイッチＳ，および前記半導体回路１ｌからなるコンパ
レータ部２２と、コンパレータ部２２の出′力信号をラ
ンチするランチ部（ランチ回路） １４と、にょり構威
されている。ここで、コンパレータ部２２およびランチ
部１４の各スイッチには第３図（ａ）に示すクロック信
号ＣＫ１が供給され、スイッチＳ２＋ＳＩ！およびＳ６
には同図（ｂ）に示すクロソク信号ＣＫ２が供給され、
各スインチは″Ｌ １１レベルでＯＮ１ “Ｈ”レベル
でＯＦＦとなる。
以上述べたように、本実施例では半導体回ａｌｌのイン
バータ１２を構或するＰチャネルトランジスタＴ＾とＮ
チャネルトランジスタＴ，の中間にスイッチＳ．を設け
、さらに各トランジスタＴＡ，ＴＢとスインチＳ．間の
電位をそれぞれのゲートに受けるＰチャネルトランジス
タＴ１およびＮチャ，ｉＪＩ／トラン・ジスクＴ２から
なるインバータ１３カ設けられている。したがって、イ
ンバータ２段分の構成でその２段のインバータの貫通電
流が防止される。すなわち、第６図（ｂ）に示すクロ・
ノクドインバータ６を用いて貫通電流を防止するもので
は単にインバーク１段分の貫通電流が防止され１５ １６ ているに過ぎず、本実施例と同等の利得を得るためには
インバータ１段を付加する必要がある。インバータを付
加するとその付加したインパータの貫通電流を抑制する
ことはできない。これに対し、本実施例のものは１つの
スイッチＳｌ１で２段のインバータ１２、１３の貫通電
流が防止できるので、半導体チンプ２１のオートゼロ時
（Ｖ，．ｆ ＯＮ時）の貫通電流を確実に防止しながら
インバータ２段の構或により大きな利得を得ることがで
きる。また、回路規模も第６図（ｂ）のものと略同等の
大きさにより実現可能である。
バータ１２を構或するＰチャネルトランジスタＴ＾とＮ
チャネルトランジスタＴ，の中間にスイッチＳ．を設け
、さらに各トランジスタＴＡ，ＴＢとスインチＳ．間の
電位をそれぞれのゲートに受けるＰチャネルトランジス
タＴ１およびＮチャ，ｉＪＩ／トラン・ジスクＴ２から
なるインバータ１３カ設けられている。したがって、イ
ンバータ２段分の構成でその２段のインバータの貫通電
流が防止される。すなわち、第６図（ｂ）に示すクロ・
ノクドインバータ６を用いて貫通電流を防止するもので
は単にインバーク１段分の貫通電流が防止され１５ １６ ているに過ぎず、本実施例と同等の利得を得るためには
インバータ１段を付加する必要がある。インバータを付
加するとその付加したインパータの貫通電流を抑制する
ことはできない。これに対し、本実施例のものは１つの
スイッチＳｌ１で２段のインバータ１２、１３の貫通電
流が防止できるので、半導体チンプ２１のオートゼロ時
（Ｖ，．ｆ ＯＮ時）の貫通電流を確実に防止しながら
インバータ２段の構或により大きな利得を得ることがで
きる。また、回路規模も第６図（ｂ）のものと略同等の
大きさにより実現可能である。
したがって、本実施例によればチョソパ型コンパレーク
の消費電力を速度を損なうことなく、かつ回路規模を小
さくして抑えることができる。
の消費電力を速度を損なうことなく、かつ回路規模を小
さくして抑えることができる。
第４図は本発明に係るコンバレータの第２実施例を示す
図であり、第２図に示した第１実施例と同一構威部分に
は同一符号を付している。
図であり、第２図に示した第１実施例と同一構威部分に
は同一符号を付している。
第４図に示すように、本実施例はコンパレータ部２２出
力をラソチしない場合の例であり、コンパレータ部２２
出力Ｎ０はＮＡＮＤゲート２３の入力端子に入力され、
ＮＡＮＤゲート２３の他方の入力端子にはクロソク信号
ＣＫ２が入力され、ＮＡＮＤゲート２３からは出力ＮＸ
が出力される。この場合ＣＫ２が“Ｌ”でＮ。がフロー
ティングとなった際にＮＡＮＤゲート２３にてＮ．を“
Ｈ″になるように固定する。動作タイミングは第３図の
ものと同じである。
力をラソチしない場合の例であり、コンパレータ部２２
出力Ｎ０はＮＡＮＤゲート２３の入力端子に入力され、
ＮＡＮＤゲート２３の他方の入力端子にはクロソク信号
ＣＫ２が入力され、ＮＡＮＤゲート２３からは出力ＮＸ
が出力される。この場合ＣＫ２が“Ｌ”でＮ。がフロー
ティングとなった際にＮＡＮＤゲート２３にてＮ．を“
Ｈ″になるように固定する。動作タイミングは第３図の
ものと同じである。
したがって、本実施例にあっても第１実施例と同様の効
果を得ることができる。
果を得ることができる。
本発明によれば、コンパレータの回路規模を増大させる
ことなく、貫通電流を抑えることができ、低消費電力化
および回路の素子数の低減を図ることができる。
ことなく、貫通電流を抑えることができ、低消費電力化
および回路の素子数の低減を図ることができる。
第１図は本発明の原理説明図、
第２、３図は本発明に係るコンバレータの第ｌ実施例を
示す図であり、 １７ １８ 第２図はそのコンバレータの回Ｂ図、 第３図はその動作タイミング図、 第４図は本発明に係るコンパレータの第２実施例を示す
コンバレータの回路図、 第５、６図は従来のコンパレータを示す図であり、 第５図はその回路図、 第６図はその要部の回路図である。 ２・・・・・・チョソバ段、 １０・・・・・・コンパレータ部（比較回路部）、１１
・・−・・・半導体回路（半導体回路部）、１２、１３
・・・・・−インバータ、 １４・・・・・・ランチ部（ラッチ回路）、２ｌ・・・
・・・チョソバ型コンパレータ（コンパレータ）、２２
・・・・・・コンバレータ部（比較回路部）、２３・・
・・−・ＮＡＮＤゲート（論理ゲー１〜）、ｓ．．Ｓｔ
・・・・・・スイッチ（スイッチ回路）、Ｓｓ，Ｓｂ
・・・・・・スイッチ・Ｓ．・・・・・・スイッチ
（所定のスイッチ）、ＣＩ・・・・・・コンデンサ、 Ｉ１ ，１４，Ｉｓ・・・・・・インバータ（第ｌのイ
ンバータ）ＴＡ・・・・・・Ｐチャネルトランジスタ（
第１のＰチャネルトランジスタ）、 ＴＩ・・・・−・Ｎチャネルトランジスタ（第１のＮチ
ャネルトランジスタ〉、 Ｔ，・・・−・・Ｐチャネルトランジスタ（第２のＰチ
ャネルトランジスタ）、 Ｔ２・・・・・・Ｎチャネルトランジスタ（第２のＮチ
ャネルトランジスタ）。 １９ ２０ １２：インバータ 本発明の原理説明図 第 １ 図 −７９−
示す図であり、 １７ １８ 第２図はそのコンバレータの回Ｂ図、 第３図はその動作タイミング図、 第４図は本発明に係るコンパレータの第２実施例を示す
コンバレータの回路図、 第５、６図は従来のコンパレータを示す図であり、 第５図はその回路図、 第６図はその要部の回路図である。 ２・・・・・・チョソバ段、 １０・・・・・・コンパレータ部（比較回路部）、１１
・・−・・・半導体回路（半導体回路部）、１２、１３
・・・・・−インバータ、 １４・・・・・・ランチ部（ラッチ回路）、２ｌ・・・
・・・チョソバ型コンパレータ（コンパレータ）、２２
・・・・・・コンバレータ部（比較回路部）、２３・・
・・−・ＮＡＮＤゲート（論理ゲー１〜）、ｓ．．Ｓｔ
・・・・・・スイッチ（スイッチ回路）、Ｓｓ，Ｓｂ
・・・・・・スイッチ・Ｓ．・・・・・・スイッチ
（所定のスイッチ）、ＣＩ・・・・・・コンデンサ、 Ｉ１ ，１４，Ｉｓ・・・・・・インバータ（第ｌのイ
ンバータ）ＴＡ・・・・・・Ｐチャネルトランジスタ（
第１のＰチャネルトランジスタ）、 ＴＩ・・・・−・Ｎチャネルトランジスタ（第１のＮチ
ャネルトランジスタ〉、 Ｔ，・・・−・・Ｐチャネルトランジスタ（第２のＰチ
ャネルトランジスタ）、 Ｔ２・・・・・・Ｎチャネルトランジスタ（第２のＮチ
ャネルトランジスタ）。 １９ ２０ １２：インバータ 本発明の原理説明図 第 １ 図 −７９−
Claims (1)
- 【特許請求の範囲】 基準電圧と入力電圧とを交互に選択出力するスイッチ回
路と、 該スイッチ回路の出力側に、コンデンサと該コンデンサ
を介して接続された第１のインバータと該第１のインバ
ータの入出力端子間を短絡又は非短絡するスイッチとよ
りなる回路部が一段又は２段以上縦続接続されてなる比
較回路部と、 該比較回路部の出力信号を選択出力して取り出す半導体
回路部と、を備えたコンパレータであって、 前記半導体回路部は、ソースが高電位電源線側に接続さ
れ、ゲートに前記比較回路部の出力を受ける第１のＰチ
ャネルトランジスタと、 ソースが低電位電源線側に接続され、ゲートに前記比較
回路部の出力を受ける第１のＮチャネルトランジスタと
、 高電位電源線側と出力端との間に接続されると共に、ゲ
ートを前記第１のＰチャネルトランジスタのドレインに
接続する第２のＰチャネルトランジスタと、 低電位電源側と出力端との間に接続されると共に、ゲー
トを前記第１のＮチャネルトランジスタのドレインに接
続する第２のＮチャネルトランジスタと、 前記第１のＰチャネルトランジスタのドレインと前記第
１のＮチャネルトランジスタのドレインとの間に接続さ
れたスイッチとを具備することを特徴とするコンパレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235940A JPH0779227B2 (ja) | 1989-09-12 | 1989-09-12 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235940A JPH0779227B2 (ja) | 1989-09-12 | 1989-09-12 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0398310A true JPH0398310A (ja) | 1991-04-23 |
| JPH0779227B2 JPH0779227B2 (ja) | 1995-08-23 |
Family
ID=16993480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235940A Expired - Fee Related JPH0779227B2 (ja) | 1989-09-12 | 1989-09-12 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779227B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595285A (ja) * | 1991-10-03 | 1993-04-16 | Mitsubishi Electric Corp | 電圧比較器 |
| JP2008091025A (ja) * | 2007-12-26 | 2008-04-17 | Nec Corp | 半導体記憶装置の読み出し回路 |
-
1989
- 1989-09-12 JP JP1235940A patent/JPH0779227B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595285A (ja) * | 1991-10-03 | 1993-04-16 | Mitsubishi Electric Corp | 電圧比較器 |
| JP2008091025A (ja) * | 2007-12-26 | 2008-04-17 | Nec Corp | 半導体記憶装置の読み出し回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779227B2 (ja) | 1995-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |