JPH09167083A - 並列処理用割り算回路 - Google Patents
並列処理用割り算回路Info
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- JPH09167083A JPH09167083A JP8290523A JP29052396A JPH09167083A JP H09167083 A JPH09167083 A JP H09167083A JP 8290523 A JP8290523 A JP 8290523A JP 29052396 A JP29052396 A JP 29052396A JP H09167083 A JPH09167083 A JP H09167083A
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Abstract
(57)【要約】
【課題】 簡単なハードウェア構成により、被除数が除
数より小さくて余りが小数点以下の処理を実行可能な並
列処理用割り算回路を提供すること。 【解決手段】 並列処理用割り算回路は、割り算の結果
データを出力するための時間を制御する時間制御信号を
出力する時間制御回路１００と、除数データを反転させ
た除数格納データを出力するデータレジスタ２００と、
例えば被除数データまたは以前に選択されたデータを１
ビットずつ左側にシフトしたデータを選択して選択デー
タと制御データを出力するデータ選択回路３００と、減
算結果データ及び減算結果オーバーフローの有無を示す
出力キャリを出力する減算器４００と、選択制御信号を
出力する制御信号発生回路５００と、時間制御信号、選
択制御信号及びクロックを受信して、その結果データを
出力する結果データ発生回路６００により構成される。
数より小さくて余りが小数点以下の処理を実行可能な並
列処理用割り算回路を提供すること。 【解決手段】 並列処理用割り算回路は、割り算の結果
データを出力するための時間を制御する時間制御信号を
出力する時間制御回路１００と、除数データを反転させ
た除数格納データを出力するデータレジスタ２００と、
例えば被除数データまたは以前に選択されたデータを１
ビットずつ左側にシフトしたデータを選択して選択デー
タと制御データを出力するデータ選択回路３００と、減
算結果データ及び減算結果オーバーフローの有無を示す
出力キャリを出力する減算器４００と、選択制御信号を
出力する制御信号発生回路５００と、時間制御信号、選
択制御信号及びクロックを受信して、その結果データを
出力する結果データ発生回路６００により構成される。
Description
【０００１】
【発明の属する技術分野】本発明は並列処理用割り算回
路、より詳細には被除数が除数より小さくて余りが小数
点以下になる並列処理用割り算回路に関する。
路、より詳細には被除数が除数より小さくて余りが小数
点以下になる並列処理用割り算回路に関する。
【０００２】
【従来の技術】足し算、引き算、掛け算、割り算の四則
演算機能を持つ計算機において、割り算機能を実行する
場合、一般にソフトウェア的に処理を行っている。これ
はハードウェア的に構成すると動作速度は早くなるが、
これを実現するにはその構成がかなり複雑になるからで
ある。
演算機能を持つ計算機において、割り算機能を実行する
場合、一般にソフトウェア的に処理を行っている。これ
はハードウェア的に構成すると動作速度は早くなるが、
これを実現するにはその構成がかなり複雑になるからで
ある。
【０００３】
【発明が解決しようとする課題】しかしながら、高速処
理が要求される場合には、例えば特開平６−１９５２０
６号公報に示すように、ハードウェア的に計算機を構成
する必要があるが、デジタル信号処理を実行するために
使用される割り算回路をハードウェア的に構成すると、
その構成が非常に複雑になるという問題があった。特
に、余りが小数点以下の値の割り算処理を行う並列処理
用割り算回路をハードウェア的に構成すると、さらにそ
の回路が複雑になるという問題があった。
理が要求される場合には、例えば特開平６−１９５２０
６号公報に示すように、ハードウェア的に計算機を構成
する必要があるが、デジタル信号処理を実行するために
使用される割り算回路をハードウェア的に構成すると、
その構成が非常に複雑になるという問題があった。特
に、余りが小数点以下の値の割り算処理を行う並列処理
用割り算回路をハードウェア的に構成すると、さらにそ
の回路が複雑になるという問題があった。
【０００４】本発明はこのような従来技術の課題を解決
し、簡単なハードウェア構成により、被除数が除数より
小さくて余りが小数点以下の処理を実行可能な並列処理
用割り算回路を提供することを目的とする。
し、簡単なハードウェア構成により、被除数が除数より
小さくて余りが小数点以下の処理を実行可能な並列処理
用割り算回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明によれば、被除数データ、被除数データより大
きい除数データ、始動信号及びリセット信号を受信し
て、前記リセット信号が活性化される場合には初期化さ
れ、初期化以後に前記始動信号が活性化される場合には
割り算を実行する割り算回路は、始動信号及びクロック
を受信して割り算の結果データを出力するための時間を
制御する時間制御信号を出力する時間制御手段と、除数
データを受信して始動信号によりクロックに同期されて
除数データを反転させた除数格納データを出力するデー
タレジスタとを備える。また、被除数データ、始動信号
及びクロックを受信して始動信号により前記被除数デー
タまたは以前に選択されたデータを１ビットずつ左側に
シフトしたデータを選択し、または以前に選択したデー
タから前記除数格納データを１ビットずつ左側にシフト
したデータを選択して、該選択データと制御データを出
力するデータ選択手段を備える。また、除数格納データ
及び前記選択データを受信して、減算を遂行して、その
減算結果データ及び減算結果オーバーフローの有無を示
す出力キャリを出力する減算器を備える。また、時間制
御信号、制御データ及び出力キャリを受信して前記時間
制御信号の論理的レベルがハイであり、制御データまた
は出力キャリの論理的レベルがハイである場合、論理的
レベルがハイである選択制御信号を出力する制御信号発
生手段を備える。さらに、時間制御信号、選択制御信号
及びクロックを受信して、時間制御信号により、選択制
御信号をクロックに同期させて３番目のビットに格納
し、これを１ビットずつ左側に循環シフトして、結果デ
ータを出力する結果データ発生手段とを備える。
に本発明によれば、被除数データ、被除数データより大
きい除数データ、始動信号及びリセット信号を受信し
て、前記リセット信号が活性化される場合には初期化さ
れ、初期化以後に前記始動信号が活性化される場合には
割り算を実行する割り算回路は、始動信号及びクロック
を受信して割り算の結果データを出力するための時間を
制御する時間制御信号を出力する時間制御手段と、除数
データを受信して始動信号によりクロックに同期されて
除数データを反転させた除数格納データを出力するデー
タレジスタとを備える。また、被除数データ、始動信号
及びクロックを受信して始動信号により前記被除数デー
タまたは以前に選択されたデータを１ビットずつ左側に
シフトしたデータを選択し、または以前に選択したデー
タから前記除数格納データを１ビットずつ左側にシフト
したデータを選択して、該選択データと制御データを出
力するデータ選択手段を備える。また、除数格納データ
及び前記選択データを受信して、減算を遂行して、その
減算結果データ及び減算結果オーバーフローの有無を示
す出力キャリを出力する減算器を備える。また、時間制
御信号、制御データ及び出力キャリを受信して前記時間
制御信号の論理的レベルがハイであり、制御データまた
は出力キャリの論理的レベルがハイである場合、論理的
レベルがハイである選択制御信号を出力する制御信号発
生手段を備える。さらに、時間制御信号、選択制御信号
及びクロックを受信して、時間制御信号により、選択制
御信号をクロックに同期させて３番目のビットに格納
し、これを１ビットずつ左側に循環シフトして、結果デ
ータを出力する結果データ発生手段とを備える。
【０００６】
【発明の実施の形態】次に添付図面を参照して本発明に
よる並列処理用割り算回路の実施の形態を詳細に説明す
る。図１は、本発明による並列処理用割り算回路の実施
の形態を示す機能ブロック図である。
よる並列処理用割り算回路の実施の形態を詳細に説明す
る。図１は、本発明による並列処理用割り算回路の実施
の形態を示す機能ブロック図である。
【０００７】図１に示されているように、本実施の形態
による並列処理用割り算回路は、時間制御回路１００、
データレジスタ２００、データ選択回路３００、減算器
４００、制御信号発生回路５００及び結果データ発生回
路６００により構成されている。
による並列処理用割り算回路は、時間制御回路１００、
データレジスタ２００、データ選択回路３００、減算器
４００、制御信号発生回路５００及び結果データ発生回
路６００により構成されている。
【０００８】時間制御発生回路１００は、リセット信号
ＲＳＢ、始動信号Ｓ及びクロックＣＬＫを入力して割り
算の結果データを出力するための時間制御を行う時間制
御信号ＴＬを出力する回路である。
ＲＳＢ、始動信号Ｓ及びクロックＣＬＫを入力して割り
算の結果データを出力するための時間制御を行う時間制
御信号ＴＬを出力する回路である。
【０００９】データレジスタ２００は、除数データＢＤ
ＡＴ＜８：０＞を入力し、始動信号ＳによりクロックＣ
Ｋに同期して除数データＢＤＡＴ＜８：０＞を反転させ
たデータである除数格納データＲＥＧ＜８：０＞を出力
する回路である。
ＡＴ＜８：０＞を入力し、始動信号ＳによりクロックＣ
Ｋに同期して除数データＢＤＡＴ＜８：０＞を反転させ
たデータである除数格納データＲＥＧ＜８：０＞を出力
する回路である。
【００１０】データ選択回路３００は、被除数データＡ
ＤＡＴ＜８：０＞、始動信号Ｓ及びクロックＣＫを入力
する。そして、始動信号ＣＫにより被除数データＡＤＡ
Ｔ＜８：０＞または以前に選択されたデータを１ビット
ずつ左側にシフトしたデータを選択し、または以前に選
択したデータから除数格納データＲＥＧ＜８：０＞を１
ビットずつ左側にシフトしたデータを選択して、選択デ
ータＡＣＣ＜８：０＞と制御データＡＣＣ＜９：０＞を
出力する回路である。
ＤＡＴ＜８：０＞、始動信号Ｓ及びクロックＣＫを入力
する。そして、始動信号ＣＫにより被除数データＡＤＡ
Ｔ＜８：０＞または以前に選択されたデータを１ビット
ずつ左側にシフトしたデータを選択し、または以前に選
択したデータから除数格納データＲＥＧ＜８：０＞を１
ビットずつ左側にシフトしたデータを選択して、選択デ
ータＡＣＣ＜８：０＞と制御データＡＣＣ＜９：０＞を
出力する回路である。
【００１１】減算器４００は、データレジスタ２００の
出力である除数格納データＲＥＧ＜８：０＞及びデータ
選択回路３００の出力である選択データＡＣＣ＜８：０
＞を入力して減算を実行し、その減算結果データＳ＜
８：０＞及び減算結果オーバーフローの有無を示す出力
キャリＳ＜９＞を出力する回路である。
出力である除数格納データＲＥＧ＜８：０＞及びデータ
選択回路３００の出力である選択データＡＣＣ＜８：０
＞を入力して減算を実行し、その減算結果データＳ＜
８：０＞及び減算結果オーバーフローの有無を示す出力
キャリＳ＜９＞を出力する回路である。
【００１２】制御信号発生回路５００は、時間制御信号
ＴＬ、データ選択回路３００の出力である制御データＡ
ＣＣ＜９＞及び減算器４００の出力である出力キャリＳ
＜９＞を入力する。制御信号発生回路５００は、時間制
御信号ＴＬの論理的レベルがハイであり、少なくとも制
御データＡＣＣ＜９＞または出力キャリＳ＜９＞の一方
の論理的レベルがハイである場合に、論理的レベルがハ
イである選択制御信号ＳＣを出力する回路である。
ＴＬ、データ選択回路３００の出力である制御データＡ
ＣＣ＜９＞及び減算器４００の出力である出力キャリＳ
＜９＞を入力する。制御信号発生回路５００は、時間制
御信号ＴＬの論理的レベルがハイであり、少なくとも制
御データＡＣＣ＜９＞または出力キャリＳ＜９＞の一方
の論理的レベルがハイである場合に、論理的レベルがハ
イである選択制御信号ＳＣを出力する回路である。
【００１３】結果データ発生回路６００は、時間制御信
号ＴＬ、選択制御信号ＳＣ及びクロックＣＫを受信し
て、時間制御信号ＴＬにより選択制御信号ＳＣをクロッ
クに同期して１ビットずつ左側にシフトし、結果データ
ＱＵＯ＜８：０＞を出力する回路である。
号ＴＬ、選択制御信号ＳＣ及びクロックＣＫを受信し
て、時間制御信号ＴＬにより選択制御信号ＳＣをクロッ
クに同期して１ビットずつ左側にシフトし、結果データ
ＱＵＯ＜８：０＞を出力する回路である。
【００１４】図２は図１に示した時間制御回路１００の
機能ブロック図である。図２に示されているように、時
間制御回路１００は、ダウンカウンタ１１０、検出器１
２０、ラッチ回路１３０及びフリップフロップ１４０に
より構成されている。
機能ブロック図である。図２に示されているように、時
間制御回路１００は、ダウンカウンタ１１０、検出器１
２０、ラッチ回路１３０及びフリップフロップ１４０に
より構成されている。
【００１５】ダウンカウンタ１１０は、クロックＣＫに
よりカウンタ値を１ずつ減少させるカウンタである。検
出器１２０は、ダウンカウンタ１１０の出力ＤＣＯが定
められた一定の値になった場合、これを検出して第１リ
セット信号ＦＲを出力する検出器である。
よりカウンタ値を１ずつ減少させるカウンタである。検
出器１２０は、ダウンカウンタ１１０の出力ＤＣＯが定
められた一定の値になった場合、これを検出して第１リ
セット信号ＦＲを出力する検出器である。
【００１６】ラッチ回路１３０は、リセット信号ＲＳ
Ｂ、始動信号Ｓ及び第１リセット信号ＦＲを受信し、リ
セット信号ＲＳＢまたは第１リセット信号ＦＲが活性化
される場合にはロー論理値を出力し、始動信号Ｓが活性
化される場合にはハイ論理値を出力する。フリップフロ
ップ１４０は、ラッチ回路１３０の出力を入力し、クロ
ックＣＫに同期して時間制御信号ＴＬを出力するフリッ
プフロップである。
Ｂ、始動信号Ｓ及び第１リセット信号ＦＲを受信し、リ
セット信号ＲＳＢまたは第１リセット信号ＦＲが活性化
される場合にはロー論理値を出力し、始動信号Ｓが活性
化される場合にはハイ論理値を出力する。フリップフロ
ップ１４０は、ラッチ回路１３０の出力を入力し、クロ
ックＣＫに同期して時間制御信号ＴＬを出力するフリッ
プフロップである。
【００１７】時間制御信号ＴＬはダウンカウンタ１１０
のリセット端子ＲＢに接続され、ダウンカウンタ１１０
は時間制御信号ＴＬの論理的レベルがローである場合に
リセットされる。
のリセット端子ＲＢに接続され、ダウンカウンタ１１０
は時間制御信号ＴＬの論理的レベルがローである場合に
リセットされる。
【００１８】検出器１２０は、否定論理積回路で構成さ
れる。図１の並列処理用割り算の場合、除数データが９
ビットであるので、検出器１２０はダウンカウンタ１１
０の出力が十進数“１０”である値を検出し、この場合
に“ロー”論理値を出力する。
れる。図１の並列処理用割り算の場合、除数データが９
ビットであるので、検出器１２０はダウンカウンタ１１
０の出力が十進数“１０”である値を検出し、この場合
に“ロー”論理値を出力する。
【００１９】図３は図２に示したラッチ回路１３０の回
路図である。図３に示されているように、ラッチ回路１
３０は、第１入力と第２入力と第３入力を備えた第１否
定論理和回路１３１と、第１入力と第２入力を備えた第
２否定論理和回路１３２と、リセット信号ＲＳＢ及びＦ
Ｒを反転させる２つのインバータ回路から構成されてい
る。
路図である。図３に示されているように、ラッチ回路１
３０は、第１入力と第２入力と第３入力を備えた第１否
定論理和回路１３１と、第１入力と第２入力を備えた第
２否定論理和回路１３２と、リセット信号ＲＳＢ及びＦ
Ｒを反転させる２つのインバータ回路から構成されてい
る。
【００２０】第１否定論理和回路１３１において、第１
入力はリセット信号ＲＳＢを反転させた信号を入力し、
第２入力は第１リセット信号ＦＲを反転させた信号を入
力し、第３入力は第２否定論理和回路１３２の出力を入
力するように接続されている。第２否定論理和回路１３
２において、第１入力は第１否定論理和回路１３１の出
力を入力し、第２入力は始動信号Ｓを入力するように接
続されている。
入力はリセット信号ＲＳＢを反転させた信号を入力し、
第２入力は第１リセット信号ＦＲを反転させた信号を入
力し、第３入力は第２否定論理和回路１３２の出力を入
力するように接続されている。第２否定論理和回路１３
２において、第１入力は第１否定論理和回路１３１の出
力を入力し、第２入力は始動信号Ｓを入力するように接
続されている。
【００２１】図４は図１に示したデータレジスタの回路
図である。図４に図示されているように、データレジス
タ２００は、除数データＢＤＡＴ＜８：０＞のビット数
だけの複数のレジスタ２１０−１、２１０−
２、．．．、２１０−９と、始動信号を受信してこれを
反転させて出力するインバーター２４０により構成され
る。
図である。図４に図示されているように、データレジス
タ２００は、除数データＢＤＡＴ＜８：０＞のビット数
だけの複数のレジスタ２１０−１、２１０−
２、．．．、２１０−９と、始動信号を受信してこれを
反転させて出力するインバーター２４０により構成され
る。
【００２２】レジスタ２１０−１〜２１０−９の各々
は、除数データ通路回路２５０と、フリップフロップ２
６０とから構成される。このフリップフロップ２６０
は、入力端子であるクロック端子ＣＫ、入力端子Ｄ及び
リセット端子Ｒと、出力端子である第１出力端子Ｑ及び
第１出力端子Ｑを反転させた第２出力端子ＱＢを備えて
いる。
は、除数データ通路回路２５０と、フリップフロップ２
６０とから構成される。このフリップフロップ２６０
は、入力端子であるクロック端子ＣＫ、入力端子Ｄ及び
リセット端子Ｒと、出力端子である第１出力端子Ｑ及び
第１出力端子Ｑを反転させた第２出力端子ＱＢを備えて
いる。
【００２３】除数データ通路回路２５０は、第１出力と
第２出力を行う第１及び第２論理積回路２５１、２５２
と、第１出力と第２出力を入力して第３出力を行う第３
否定論理和回路２５３とで構成される。
第２出力を行う第１及び第２論理積回路２５１、２５２
と、第１出力と第２出力を入力して第３出力を行う第３
否定論理和回路２５３とで構成される。
【００２４】第１論理積回路２５１において、これの第
１入力端子は始動信号Ｓを入力するように接続され、第
２入力端子は除数データＢＤＡＴ＜８：０＞の中で一つ
のビットを入力するように接続される。第２論理積回路
２５２において、これの第１入力端子は始動信号Ｓを反
転したインバーター２４０の出力を入力するように接続
され、第２入力端子はフリップフロップ２６０の第２出
力端子ＱＢに接続される。第３否定論理和回路２５３に
おいて、これの第１入力端子は第１論理積回路２５１の
出力端子に接続され、第２入力は第２論理積回路２５２
の出力端子に接続され、出力端子はフリップフロップ２
６０の入力端子Ｄに接続される。
１入力端子は始動信号Ｓを入力するように接続され、第
２入力端子は除数データＢＤＡＴ＜８：０＞の中で一つ
のビットを入力するように接続される。第２論理積回路
２５２において、これの第１入力端子は始動信号Ｓを反
転したインバーター２４０の出力を入力するように接続
され、第２入力端子はフリップフロップ２６０の第２出
力端子ＱＢに接続される。第３否定論理和回路２５３に
おいて、これの第１入力端子は第１論理積回路２５１の
出力端子に接続され、第２入力は第２論理積回路２５２
の出力端子に接続され、出力端子はフリップフロップ２
６０の入力端子Ｄに接続される。
【００２５】図５は、図１に示したデータ選択回路３０
０の回路図である。図５に示されているように、データ
選択回路３００は、始動信号Ｓと選択制御信号ＳＣを入
力して第１制御信号ＳＨＦと第２制御信号ＳＰを出力す
る選択制御信号発生回路３４０と、被除数データＡＤＡ
Ｔ＜８：０＞のビット数より１ビット多い複数の選択レ
ジスタ３１０、３２０、３３０とにより構成され、選択
データＡＣＣ＜８：０＞と制御データＡＣＣ＜９＞を出
力する。
０の回路図である。図５に示されているように、データ
選択回路３００は、始動信号Ｓと選択制御信号ＳＣを入
力して第１制御信号ＳＨＦと第２制御信号ＳＰを出力す
る選択制御信号発生回路３４０と、被除数データＡＤＡ
Ｔ＜８：０＞のビット数より１ビット多い複数の選択レ
ジスタ３１０、３２０、３３０とにより構成され、選択
データＡＣＣ＜８：０＞と制御データＡＣＣ＜９＞を出
力する。
【００２６】選択制御発生回路３４０は、第１及び第２
インバーター３４１、３４２と第３及び第４論理積回路
３４３、３４４とで構成される。第１インバーター３４
１は始動信号Ｓを受信してこれを反転させて出力し、第
２インバーター３４２は選択制御信号ＳＣを受信してこ
れを反転させてシフト制御信号ＳＨを出力する。また、
第３論理積回路３４３は始動信号Ｓを反転させた信号と
シフト制御信号ＳＨを論理積して第１制御信号ＳＨＦを
出力し、第４論理積回路３４４は始動信号Ｓを反転させ
た信号と選択制御信号ＳＣとを論理積して第２制御信号
ＳＰを出力する。
インバーター３４１、３４２と第３及び第４論理積回路
３４３、３４４とで構成される。第１インバーター３４
１は始動信号Ｓを受信してこれを反転させて出力し、第
２インバーター３４２は選択制御信号ＳＣを受信してこ
れを反転させてシフト制御信号ＳＨを出力する。また、
第３論理積回路３４３は始動信号Ｓを反転させた信号と
シフト制御信号ＳＨを論理積して第１制御信号ＳＨＦを
出力し、第４論理積回路３４４は始動信号Ｓを反転させ
た信号と選択制御信号ＳＣとを論理積して第２制御信号
ＳＰを出力する。
【００２７】選択レジスタ３１０は被除数データ通路回
路３１０ａ及びフリップフロップ３１０ｂにより、選択
レジスタ３２０は被除数データ通路回路３２０ａ及びフ
リップフロップ３２０ｂにより、選択レジスタ３３０は
被除数データ通路回路３３０ａ及びフリップフロップ３
１０ｂとにより各々構成される。
路３１０ａ及びフリップフロップ３１０ｂにより、選択
レジスタ３２０は被除数データ通路回路３２０ａ及びフ
リップフロップ３２０ｂにより、選択レジスタ３３０は
被除数データ通路回路３３０ａ及びフリップフロップ３
１０ｂとにより各々構成される。
【００２８】フリップフロップ３１０ｂ、３２０ｂ、３
３０ｂは、各々クロック端子Ｃと入力端子Ｄと、リセッ
ト端子Ｒと、出力端子Ｑとを有する。また、フリップフ
ロップ３１０ｂ、３２０ｂ、３３０ｂにおいて、クロッ
ク端子Ｃ及びリセット端子Ｒは各々クロックＣＫ及びリ
セット信号ＲＳＢに接続され、入力端子Ｄはそれぞれ複
数の被除数データ通路回路３１０ａ、３２０ａ、３３０
ａの出力に接続され、出力端子Ｑは後段の被除数データ
通路回路の入力に接続される。
３０ｂは、各々クロック端子Ｃと入力端子Ｄと、リセッ
ト端子Ｒと、出力端子Ｑとを有する。また、フリップフ
ロップ３１０ｂ、３２０ｂ、３３０ｂにおいて、クロッ
ク端子Ｃ及びリセット端子Ｒは各々クロックＣＫ及びリ
セット信号ＲＳＢに接続され、入力端子Ｄはそれぞれ複
数の被除数データ通路回路３１０ａ、３２０ａ、３３０
ａの出力に接続され、出力端子Ｑは後段の被除数データ
通路回路の入力に接続される。
【００２９】複数の被除数データ通路回路３１０ａ、３
２０ａ、３３０ａの中で、第１通路回路３１０ａは始動
信号Ｓと被除数データＡＤＡＴ＜８：０＞の最下位ビッ
トＡＤＡＴ＜０＞とを論理積して出力する第５論理積回
路で構成される。
２０ａ、３３０ａの中で、第１通路回路３１０ａは始動
信号Ｓと被除数データＡＤＡＴ＜８：０＞の最下位ビッ
トＡＤＡＴ＜０＞とを論理積して出力する第５論理積回
路で構成される。
【００３０】また、最後の第３通路回路３３０ａは、そ
の前段のフリップフロップの出力及び第１制御信号ＳＨ
Ｆを入力してこれを否定論理積する第１否定論理積回路
３３１と、減算器４００から出力される減算結果データ
Ｓ＜８：０＞中の最上位ビットＳ＜８＞と第２制御信号
ＳＰを受信してこれを否定論理積する第２否定論理積回
路３３２と、第１否定論理積回路３３１の出力と第２否
定論理積回路３３２の出力を受信してこれを否定論理積
する第３否定論理積回路３３３とで構成される。
の前段のフリップフロップの出力及び第１制御信号ＳＨ
Ｆを入力してこれを否定論理積する第１否定論理積回路
３３１と、減算器４００から出力される減算結果データ
Ｓ＜８：０＞中の最上位ビットＳ＜８＞と第２制御信号
ＳＰを受信してこれを否定論理積する第２否定論理積回
路３３２と、第１否定論理積回路３３１の出力と第２否
定論理積回路３３２の出力を受信してこれを否定論理積
する第３否定論理積回路３３３とで構成される。
【００３１】また、第２通路回路３２０ａ及びその後段
に接続される最後の第３通路回路３３０ａの間の他の通
路回路（図示せず）は、第４否定論理積回路３２１、第
６論理積回路３２２、第７論理積回路３２３、第３否定
論理和回路３２４及び第５否定論理積回路３２５とによ
り構成される。
に接続される最後の第３通路回路３３０ａの間の他の通
路回路（図示せず）は、第４否定論理積回路３２１、第
６論理積回路３２２、第７論理積回路３２３、第３否定
論理和回路３２４及び第５否定論理積回路３２５とによ
り構成される。
【００３２】第４否定論理積回路３２１は、前段のフリ
ップフロップ３１０ｂの出力及び第１制御信号ＳＨＦを
受信してこれを否定論理積する論理演算回路である。第
６論理積回路３２２は、減算器４００から出力される減
算結果データＳ＜８：０＞中の最上位ビットＳ＜８＞よ
り下のビット中の一つのビットと第２制御信号ＳＰとを
入力してこれを論理積する論理演算回路である。
ップフロップ３１０ｂの出力及び第１制御信号ＳＨＦを
受信してこれを否定論理積する論理演算回路である。第
６論理積回路３２２は、減算器４００から出力される減
算結果データＳ＜８：０＞中の最上位ビットＳ＜８＞よ
り下のビット中の一つのビットと第２制御信号ＳＰとを
入力してこれを論理積する論理演算回路である。
【００３３】第７論理積回路３２３は、始動信号Ｓと被
除数データＡＤＡＴ＜８：０＞の最上位ビットＡＤＡＴ
＜０＞より下のビット中の一つのビットを入力してこれ
を論理積して出力する論理演算回路である。第３否定論
理和回路３２４は、第６論理積回路３２２の出力と第７
論理積回路３２３の出力を入力してこれを否定論理和し
て出力する論理演算回路である。第５否定論理積回路３
２５は、第４否定論理積回路３２１の出力と第３否定論
理和回路３２４の出力を入力してこれを否定論理積して
出力する論理演算回路である。
除数データＡＤＡＴ＜８：０＞の最上位ビットＡＤＡＴ
＜０＞より下のビット中の一つのビットを入力してこれ
を論理積して出力する論理演算回路である。第３否定論
理和回路３２４は、第６論理積回路３２２の出力と第７
論理積回路３２３の出力を入力してこれを否定論理和し
て出力する論理演算回路である。第５否定論理積回路３
２５は、第４否定論理積回路３２１の出力と第３否定論
理和回路３２４の出力を入力してこれを否定論理積して
出力する論理演算回路である。
【００３４】図６及び図７は、図１に示した並列処理用
割り算回路の結果データ発生回路６００の回路図であ
る。なお、結果データ発生回路６００は、図６の６００
Ａと図７の６００Ｂにそれぞれ図示されている丸で囲ん
だＡ，Ｂ，Ｃ，Ｄ，Ｅをそれぞれ接続することにより形
成される。
割り算回路の結果データ発生回路６００の回路図であ
る。なお、結果データ発生回路６００は、図６の６００
Ａと図７の６００Ｂにそれぞれ図示されている丸で囲ん
だＡ，Ｂ，Ｃ，Ｄ，Ｅをそれぞれ接続することにより形
成される。
【００３５】図６及び図７に示されているように、結果
データ発生回路６００は、複数の結果データレジスタ６
１０−１〜６１０−９と、時間制御信号ＴＬを受信して
これを反転させて第１時間制御信号ＩＴＬを出力するイ
ンバーター６０１とで構成される。
データ発生回路６００は、複数の結果データレジスタ６
１０−１〜６１０−９と、時間制御信号ＴＬを受信して
これを反転させて第１時間制御信号ＩＴＬを出力するイ
ンバーター６０１とで構成される。
【００３６】結果データレジスタ６１０−１〜６１０−
９の各々は、結果データ通路回路６１０ａとフリップフ
ロップ６１０ｂとで構成される。フリップフロップ６１
０ｂは、入力端子Ｄとクロック端子Ｃとリセット端子Ｒ
と出力端子Ｑを備えている。フリップフロップ６１０ｂ
において、入力端子Ｄは結果データ通路回路６１０ａの
出力側に接続され、クロック端子ＣはクロックＣＫを入
力するように接続されている。また、リセット端子Ｒは
リセット信号ＲＳＢに接続され、結果データＱＵＯ＜
８：０＞を出力する。
９の各々は、結果データ通路回路６１０ａとフリップフ
ロップ６１０ｂとで構成される。フリップフロップ６１
０ｂは、入力端子Ｄとクロック端子Ｃとリセット端子Ｒ
と出力端子Ｑを備えている。フリップフロップ６１０ｂ
において、入力端子Ｄは結果データ通路回路６１０ａの
出力側に接続され、クロック端子ＣはクロックＣＫを入
力するように接続されている。また、リセット端子Ｒは
リセット信号ＲＳＢに接続され、結果データＱＵＯ＜
８：０＞を出力する。
【００３７】第１結果データレジスタ６１０−１の結果
データ通路回路６１０ａは、選択制御信号ＳＣと時間制
御信号ＴＬを受信してこれを論理積する第８論理積回路
６１１と、第１時間制御信号ＩＴＬとフリップフロップ
６１０ｂの出力を入力してこれを論理積する第９論理積
回路６１２と、第８論理積回路６１１の出力と第９論理
積回路６１２の出力を入力してこれの論理和をとる第１
論理和回路６１３とで構成される。
データ通路回路６１０ａは、選択制御信号ＳＣと時間制
御信号ＴＬを受信してこれを論理積する第８論理積回路
６１１と、第１時間制御信号ＩＴＬとフリップフロップ
６１０ｂの出力を入力してこれを論理積する第９論理積
回路６１２と、第８論理積回路６１１の出力と第９論理
積回路６１２の出力を入力してこれの論理和をとる第１
論理和回路６１３とで構成される。
【００３８】なお、第１結果データレジスタ６１０−１
以外の第２〜第９結果データレジスタ６１０−２〜６１
０−９の各々の結果データ通路回路６１０ａの構成は、
第１結果レジスタ６１０−１の結果レジスタ通路回路６
１０ａの構成と同一である。ただし、第２〜第９結果デ
ータレジスタ６１０−２〜６１０−９の結果データレジ
スタ通路回路６１０ａの第８論理積回路６１１は各々前
段のフリップフロップ６１０ｂの出力と時間制御信号Ｔ
Ｌを受信してこれを論理積する。
以外の第２〜第９結果データレジスタ６１０−２〜６１
０−９の各々の結果データ通路回路６１０ａの構成は、
第１結果レジスタ６１０−１の結果レジスタ通路回路６
１０ａの構成と同一である。ただし、第２〜第９結果デ
ータレジスタ６１０−２〜６１０−９の結果データレジ
スタ通路回路６１０ａの第８論理積回路６１１は各々前
段のフリップフロップ６１０ｂの出力と時間制御信号Ｔ
Ｌを受信してこれを論理積する。
【００３９】以下、上記のような構成による本発明の並
列処理用割り算回路の実施の形態の動作を詳細に説明す
る。図２に示す並列処理用割り算回路の時間制御回路１
００において、リセット信号ＲＳＢは最初は初期化のた
めその論理レベルがローであるので、ラッチ回路１３０
の出力Ｏはロー論理値を出力し、フリップフロップ１４
０の出力である時間制御信号ＴＬはロー論理値を出力
し、ダウンカウンタ１１０はリセットされて十進数
“０”を出力する。
列処理用割り算回路の実施の形態の動作を詳細に説明す
る。図２に示す並列処理用割り算回路の時間制御回路１
００において、リセット信号ＲＳＢは最初は初期化のた
めその論理レベルがローであるので、ラッチ回路１３０
の出力Ｏはロー論理値を出力し、フリップフロップ１４
０の出力である時間制御信号ＴＬはロー論理値を出力
し、ダウンカウンタ１１０はリセットされて十進数
“０”を出力する。
【００４０】リセット信号ＲＳＢの論理的レベルがハイ
であり、クロックＣＫの１周期間にのみ論理的レベルが
ハイである始動信号Ｓが入力されると、ラッチ回路１３
０の出力はハイ論理値を持つようになり、時間制御信号
ＴＬはクロックＣＫに同期されてハイ論理値を出力する
ので、ダウンカウンタ１１０はカウンティングを開始す
る。
であり、クロックＣＫの１周期間にのみ論理的レベルが
ハイである始動信号Ｓが入力されると、ラッチ回路１３
０の出力はハイ論理値を持つようになり、時間制御信号
ＴＬはクロックＣＫに同期されてハイ論理値を出力する
ので、ダウンカウンタ１１０はカウンティングを開始す
る。
【００４１】ダウンカウンタ１１０が十進数“１０”を
出力すると、検出器１２０はハイ論理値からロー論理値
に変化する。これにより、ラッチ回路１３０はロー論理
値を出力し、フリップフロップ１４０はクロックＣＫに
同期してロー論理値を出力し、ダウンカウンタ１１０は
リセットされる。すなわち、時間制御信号は始動信号Ｓ
の入力によりハイ論理値になった後、７番目のクロック
ＣＫに同期されてロー論理値を出力する。時間制御信号
ＴＬの論理的レベルがハイである間には、並列処理用割
り算回路は被除数データＡＤＡＴ＜８：０＞と除数デー
タＢＤＡＴ＜８：０＞を受信して割り算の結果である結
果データＱＵＯ＜８：０＞を出力する。
出力すると、検出器１２０はハイ論理値からロー論理値
に変化する。これにより、ラッチ回路１３０はロー論理
値を出力し、フリップフロップ１４０はクロックＣＫに
同期してロー論理値を出力し、ダウンカウンタ１１０は
リセットされる。すなわち、時間制御信号は始動信号Ｓ
の入力によりハイ論理値になった後、７番目のクロック
ＣＫに同期されてロー論理値を出力する。時間制御信号
ＴＬの論理的レベルがハイである間には、並列処理用割
り算回路は被除数データＡＤＡＴ＜８：０＞と除数デー
タＢＤＡＴ＜８：０＞を受信して割り算の結果である結
果データＱＵＯ＜８：０＞を出力する。
【００４２】図４のデータレジスタ２００において、リ
セット信号ＲＳＢの論理的レベルがローである場合に
は、除数格納データＲＥＧ＜８：０＞は全部リセットさ
れる。また、リセット信号ＲＳＢの論理的レベルがハイ
であり、始動信号Ｓの論理的レベルがハイである場合に
は、各々のレジスタ２１０−１，２１０−２，．．．，
２１０−９は除数データＢＤＡＴ＜８：０＞を受信して
これを反転させ、クロックＣＫに同期して除数格納デー
タＲＥＧ＜８：０＞を出力する。また、始動信号Ｓの論
理的レベルがローである場合には、各々のレジスタ２１
０−１，２１０−１，．．．，２１０−９に格納された
データが出力される。
セット信号ＲＳＢの論理的レベルがローである場合に
は、除数格納データＲＥＧ＜８：０＞は全部リセットさ
れる。また、リセット信号ＲＳＢの論理的レベルがハイ
であり、始動信号Ｓの論理的レベルがハイである場合に
は、各々のレジスタ２１０−１，２１０−２，．．．，
２１０−９は除数データＢＤＡＴ＜８：０＞を受信して
これを反転させ、クロックＣＫに同期して除数格納デー
タＲＥＧ＜８：０＞を出力する。また、始動信号Ｓの論
理的レベルがローである場合には、各々のレジスタ２１
０−１，２１０−１，．．．，２１０−９に格納された
データが出力される。
【００４３】即ち、並列処理用割り算回路において、割
り算の開始を示す始動信号Ｓにより始動信号Ｓが活性化
される場合、各々のレジスタ２１０−１，２１０−
２，．．．，２１０−９は除数データＢＤＡＴ＜８：０
＞をクロックＣＫに同期して受信し、割り算の結果デー
タが出力されるまでに除数データＢＤＡＴ＜８：０＞を
反転させた除数格納データＲＥＧ＜８：０＞を出力す
る。
り算の開始を示す始動信号Ｓにより始動信号Ｓが活性化
される場合、各々のレジスタ２１０−１，２１０−
２，．．．，２１０−９は除数データＢＤＡＴ＜８：０
＞をクロックＣＫに同期して受信し、割り算の結果デー
タが出力されるまでに除数データＢＤＡＴ＜８：０＞を
反転させた除数格納データＲＥＧ＜８：０＞を出力す
る。
【００４４】図５のデータ選択回路３００は、始動信号
Ｓの論理的レベルがハイである場合には、選択制御信号
発生回路３４０の出力である第１及び第２制御信号ＳＨ
Ｆ，ＳＰの論理的レベルが両方ともローとなる。これに
より、複数の被除数データ通路回路の中で、第１及び第
２被除数データ通路回路３１０ａ，３２０ａは被除数デ
ータＡＤＡＴ＜８：０＞を選択し、最上位ビットの被除
数データ通路回路３３０ａはロー論理値を出力し、複数
のフリップフロップの中で第１及び第２フリップフロッ
プ３１０ｂ，３２０ｂの出力である選択データＡＣＣ＜
８：０＞はクロックＣＫに同期されて被除数データＡＤ
ＡＴ＜８：０＞を出力し、最後のフリップフロップ３３
０ｂの出力である制御データＡＣＣ＜９＞はロー論理値
を出力する。
Ｓの論理的レベルがハイである場合には、選択制御信号
発生回路３４０の出力である第１及び第２制御信号ＳＨ
Ｆ，ＳＰの論理的レベルが両方ともローとなる。これに
より、複数の被除数データ通路回路の中で、第１及び第
２被除数データ通路回路３１０ａ，３２０ａは被除数デ
ータＡＤＡＴ＜８：０＞を選択し、最上位ビットの被除
数データ通路回路３３０ａはロー論理値を出力し、複数
のフリップフロップの中で第１及び第２フリップフロッ
プ３１０ｂ，３２０ｂの出力である選択データＡＣＣ＜
８：０＞はクロックＣＫに同期されて被除数データＡＤ
ＡＴ＜８：０＞を出力し、最後のフリップフロップ３３
０ｂの出力である制御データＡＣＣ＜９＞はロー論理値
を出力する。
【００４５】始動信号Ｓの論理的レベルがローであり、
選択信号ＳＣの論理的レベルがハイの場合、選択制御信
号発生回路３４０の出力である第２制御信号ＳＰはハイ
論理値を出力し、第１制御信号ＳＨＦはロー論理値を出
力して最下位ビットの被除数データ通路回路３１０ａは
ロー論理値を持つ。それ以外のビットの被除数データ通
路回路３２０ａ，３３０ａは減算器４００の出力である
減算結果データＳ＜８：０＞を選択して、複数のフリッ
プフロップ３２０ｂ，３３０ｂの出力データである選択
データＡＣＣ＜８：１＞及び制御データＡＣＣ＜９＞は
クロックＣＫに同期されて減算結果データＳ＜８：０＞
を出力し、最下位ビットの選択レジスタ１３０の出力で
ある選択データＡＣＣ＜８：１＞はロー論理値を出力す
る。
選択信号ＳＣの論理的レベルがハイの場合、選択制御信
号発生回路３４０の出力である第２制御信号ＳＰはハイ
論理値を出力し、第１制御信号ＳＨＦはロー論理値を出
力して最下位ビットの被除数データ通路回路３１０ａは
ロー論理値を持つ。それ以外のビットの被除数データ通
路回路３２０ａ，３３０ａは減算器４００の出力である
減算結果データＳ＜８：０＞を選択して、複数のフリッ
プフロップ３２０ｂ，３３０ｂの出力データである選択
データＡＣＣ＜８：１＞及び制御データＡＣＣ＜９＞は
クロックＣＫに同期されて減算結果データＳ＜８：０＞
を出力し、最下位ビットの選択レジスタ１３０の出力で
ある選択データＡＣＣ＜８：１＞はロー論理値を出力す
る。
【００４６】始動信号Ｓの論理的レベルがローであり、
選択信号ＳＣの論理値レベルがローである場合、選択制
御信号発生回路３４０の出力である第１制御信号ＳＨＦ
はハイ論理値を出力し、第２制御信号ＳＰはロー論理値
を出力して最下位ビットの被除数データ通路回路３１０
ａはロー論理値を持つ。それ以外のビットの被除数デー
タ通路回路３２０ａ，３３０ａは各々前段のフリップフ
ロップの出力を選択するので、最下位ビットの選択デー
タＡＣＣ＜８：１＞はクロックＣＫに同期されロー論理
値を出力し、それ以外のビットである選択データＡＣＣ
＜８：１＞及び制御データＡＣＣ＜９＞はクロックＣＫ
に同期されて複数のフリップフロップ３１０ａ，３２０
ａに格納されたデータを左側に１ビットシフトして出力
する。
選択信号ＳＣの論理値レベルがローである場合、選択制
御信号発生回路３４０の出力である第１制御信号ＳＨＦ
はハイ論理値を出力し、第２制御信号ＳＰはロー論理値
を出力して最下位ビットの被除数データ通路回路３１０
ａはロー論理値を持つ。それ以外のビットの被除数デー
タ通路回路３２０ａ，３３０ａは各々前段のフリップフ
ロップの出力を選択するので、最下位ビットの選択デー
タＡＣＣ＜８：１＞はクロックＣＫに同期されロー論理
値を出力し、それ以外のビットである選択データＡＣＣ
＜８：１＞及び制御データＡＣＣ＜９＞はクロックＣＫ
に同期されて複数のフリップフロップ３１０ａ，３２０
ａに格納されたデータを左側に１ビットシフトして出力
する。
【００４７】図１の減算器４００は、論理的レベルがハ
イである入力キャリと選択データＡＣＣ＜８：０＞と除
数格納データＲＥＧ＜８：０＞を受信して各々のビット
を加算して減算結果データＳ＜８：０＞と減算結果オー
バーフロー発生の有無を示す出力キャリＳ＜９＞を出力
する。
イである入力キャリと選択データＡＣＣ＜８：０＞と除
数格納データＲＥＧ＜８：０＞を受信して各々のビット
を加算して減算結果データＳ＜８：０＞と減算結果オー
バーフロー発生の有無を示す出力キャリＳ＜９＞を出力
する。
【００４８】上述したように、除数格納データＲＥＧ＜
８：０＞は除数データＢＡＤＴ＜８：０＞を反転させて
出力されたデータであるので、減算器４００は選択デー
タＡＣＣ＜８：０＞から除数データＢＡＤＴ＜８：０＞
を減算した結果を出力する。即ち、減算器４００は｛選
択データＡＣＣ＜８：０＞｝−｛除数データＢＡＤＴ＜
８：０＞｝を実行する。
８：０＞は除数データＢＡＤＴ＜８：０＞を反転させて
出力されたデータであるので、減算器４００は選択デー
タＡＣＣ＜８：０＞から除数データＢＡＤＴ＜８：０＞
を減算した結果を出力する。即ち、減算器４００は｛選
択データＡＣＣ＜８：０＞｝−｛除数データＢＡＤＴ＜
８：０＞｝を実行する。
【００４９】図１の制御信号発生回路５００は、時間制
御信号ＴＬとデータ選択回路３００の出力である制御デ
ータＡＣＣ＜９＞と減算器４００の出力である出力キャ
リＳ＜９＞を受信する。そして、時間制御信号ＴＬの論
理的レベルがハイであり、制御データＡＣＣ＜９＞また
は出力キャリＳ＜９＞の論理的レベルがハイである場合
にはハイ論理値を持つ選択制御信号ＳＣを出力し、それ
以外の場合にはロー論理値を持つ選択制御信号ＳＣを出
力する。
御信号ＴＬとデータ選択回路３００の出力である制御デ
ータＡＣＣ＜９＞と減算器４００の出力である出力キャ
リＳ＜９＞を受信する。そして、時間制御信号ＴＬの論
理的レベルがハイであり、制御データＡＣＣ＜９＞また
は出力キャリＳ＜９＞の論理的レベルがハイである場合
にはハイ論理値を持つ選択制御信号ＳＣを出力し、それ
以外の場合にはロー論理値を持つ選択制御信号ＳＣを出
力する。
【００５０】図６及び図７において、時間制御信号の論
理的レベルがハイである場合、結果データ発生回路６０
０−１の結果データ通路回路６１０ａは選択制御信号Ｓ
Ｃを選択して出力する。それ以外の結果データ発生回路
６００の結果データ通路回路６１０ａは、前段のフリッ
プフロップ６１０ｂに格納されたデータを各々選択して
出力する。また、複数のフリップフロップ６１０ｂはそ
れぞれ、結果データ通路回路６１０ａからの出力を入力
し、クロック端子Ｃに入力するクロックＣＫに同期して
結果データＱＵＯ＜８：０＞を出力する。
理的レベルがハイである場合、結果データ発生回路６０
０−１の結果データ通路回路６１０ａは選択制御信号Ｓ
Ｃを選択して出力する。それ以外の結果データ発生回路
６００の結果データ通路回路６１０ａは、前段のフリッ
プフロップ６１０ｂに格納されたデータを各々選択して
出力する。また、複数のフリップフロップ６１０ｂはそ
れぞれ、結果データ通路回路６１０ａからの出力を入力
し、クロック端子Ｃに入力するクロックＣＫに同期して
結果データＱＵＯ＜８：０＞を出力する。
【００５１】即ち、時間制御信号ＴＬの論理的レベルが
ハイである場合、選択制御信号ＳＣを受信してクロック
ＣＫに同期されて左側に１ビットずつ循環シフトされ
る。そのシフトされる順序は、選択制御信号ＳＣのデー
タを結果データＱＵＯ＜８：０＞の中で３番目のビット
ＱＵＯ＜２＞に格納し、これをクロックＣＫに同期され
てその次の上位ビットに各々１ビットずつ左側にシフト
され、結果データＱＵＯ＜８：０＞の中で最上位のビッ
トＱＵＯ＜８＞にシフトされた後には最下位のビットＱ
ＵＯ＜０＞にシフトされ、その後２番目のビットＱＵＯ
＜１＞にシフトされる。
ハイである場合、選択制御信号ＳＣを受信してクロック
ＣＫに同期されて左側に１ビットずつ循環シフトされ
る。そのシフトされる順序は、選択制御信号ＳＣのデー
タを結果データＱＵＯ＜８：０＞の中で３番目のビット
ＱＵＯ＜２＞に格納し、これをクロックＣＫに同期され
てその次の上位ビットに各々１ビットずつ左側にシフト
され、結果データＱＵＯ＜８：０＞の中で最上位のビッ
トＱＵＯ＜８＞にシフトされた後には最下位のビットＱ
ＵＯ＜０＞にシフトされ、その後２番目のビットＱＵＯ
＜１＞にシフトされる。
【００５２】従って、図１の本発明の並列処理用割り算
回路において、被除数データＡＤＡＴ＜８：０＞と除数
データＢＤＡＴ＜８：０＞を受信して、割り算を実行し
た結果の余りは結果データＱＵＯ＜８：０＞の中で最上
位のビットＱＵＯ＜８＞を捨てた残りの結果データＱＵ
Ｏ＜７：０＞となり、誤差の範囲は約±１．５％程度に
なる。
回路において、被除数データＡＤＡＴ＜８：０＞と除数
データＢＤＡＴ＜８：０＞を受信して、割り算を実行し
た結果の余りは結果データＱＵＯ＜８：０＞の中で最上
位のビットＱＵＯ＜８＞を捨てた残りの結果データＱＵ
Ｏ＜７：０＞となり、誤差の範囲は約±１．５％程度に
なる。
【００５３】図８は本実施の形態における並列処理用割
り算回路の動作タイミング図であって、被除数データＡ
ＤＡＴ＜８：０＞が十進数“７２”１６進数では０４Ｅ
であり、除数データＢＤＡＴ＜８：０＞が十進数“１１
２”１６進数では０７０である場合の動作タイミングを
示す。下記の動作説明では、全てのデータについて１６
進数で表示した。
り算回路の動作タイミング図であって、被除数データＡ
ＤＡＴ＜８：０＞が十進数“７２”１６進数では０４Ｅ
であり、除数データＢＤＡＴ＜８：０＞が十進数“１１
２”１６進数では０７０である場合の動作タイミングを
示す。下記の動作説明では、全てのデータについて１６
進数で表示した。
【００５４】まず、本実施の形態における並列処理用割
り算回路の複数のフリップフロップとラッチ回路を初期
化するため、リセット信号ＲＳＢにロー論理値を入力し
て活性化させる。これにより、時間制御回路１００の出
力である時間制御信号ＴＬはロー論理値を持ち、データ
レジスタ２００の出力である除数格納データＲＥＧ＜
８：０＞、データ選択回路３００の出力である選択デー
タＡＣＣ＜８：０＞及び制御データＡＣＣ＜９＞、減算
器４００の出力である減算結果データＳ＜８：０＞及び
出力キャリＳ＜９＞の全てのデータはリセットされる。
また、ロー論理値を持つ時間制御信号ＴＬにより制御発
生回路５００の出力である選択制御信号ＳＣはロー論理
値を出力し、結果データ発生回路６００の出力である結
果データＱＵＯ＜８：０＞もリセットされる。
り算回路の複数のフリップフロップとラッチ回路を初期
化するため、リセット信号ＲＳＢにロー論理値を入力し
て活性化させる。これにより、時間制御回路１００の出
力である時間制御信号ＴＬはロー論理値を持ち、データ
レジスタ２００の出力である除数格納データＲＥＧ＜
８：０＞、データ選択回路３００の出力である選択デー
タＡＣＣ＜８：０＞及び制御データＡＣＣ＜９＞、減算
器４００の出力である減算結果データＳ＜８：０＞及び
出力キャリＳ＜９＞の全てのデータはリセットされる。
また、ロー論理値を持つ時間制御信号ＴＬにより制御発
生回路５００の出力である選択制御信号ＳＣはロー論理
値を出力し、結果データ発生回路６００の出力である結
果データＱＵＯ＜８：０＞もリセットされる。
【００５５】上記の初期化以後、リセット信号ＲＳＢは
ハイ論理値を入力して非活性化状態になるようにする。
被除数データＡＤＡＴ＜８：０＞と除数データＢＤＡＴ
＜８：０＞を受信してこの割り算の開始を示す始動信号
Ｓが活性化されると、時間制御回路１００のラッチ回路
１３０はハイ論理値を持ち、時間制御信号１００はクロ
ックＣＫに同期されてハイ論理値を持つ。そして、次の
クロックＣＫに同期されてダウンカウンタ１１０はカウ
ンティングを開始し、ダウンカウンタ１１０の出力ＤＣ
Ｏが十進数“１０”になると検出器１２０の論理的レベ
ルはハイからローに変化し、ラッチ回路１３０はリセッ
トされる。これにより、時間制御信号ＴＬはロー論理値
を出力し、ダウンカウンタ１１０の出力ＤＣＯはリセッ
トされる。即ち、時間制御信号ＴＬは７個のクロック周
期の間にハイ論理値を維持する。もし、被除数データと
除数データがＮビットである場合には、Ｎ−２個のクロ
ック周期の間に時間制御信号ＴＬはハイ論理値を維持す
るように設計すべきである。
ハイ論理値を入力して非活性化状態になるようにする。
被除数データＡＤＡＴ＜８：０＞と除数データＢＤＡＴ
＜８：０＞を受信してこの割り算の開始を示す始動信号
Ｓが活性化されると、時間制御回路１００のラッチ回路
１３０はハイ論理値を持ち、時間制御信号１００はクロ
ックＣＫに同期されてハイ論理値を持つ。そして、次の
クロックＣＫに同期されてダウンカウンタ１１０はカウ
ンティングを開始し、ダウンカウンタ１１０の出力ＤＣ
Ｏが十進数“１０”になると検出器１２０の論理的レベ
ルはハイからローに変化し、ラッチ回路１３０はリセッ
トされる。これにより、時間制御信号ＴＬはロー論理値
を出力し、ダウンカウンタ１１０の出力ＤＣＯはリセッ
トされる。即ち、時間制御信号ＴＬは７個のクロック周
期の間にハイ論理値を維持する。もし、被除数データと
除数データがＮビットである場合には、Ｎ−２個のクロ
ック周期の間に時間制御信号ＴＬはハイ論理値を維持す
るように設計すべきである。
【００５６】データレジスタ２００の出力である除数格
納データＲＥＧ＜８：０＞は、始動信号Ｓの論理的レベ
ルがハイである場合にはクロックＣＫに同期されて除数
データＢＤＡＴ＜８：０＞である“０７０”を反転させ
たデータ“１８Ｆ”を出力する。また、始動信号Ｓの論
理的レベルがローである場合にはこれをラッチして割り
算の結果である結果データＱＵＯ＜８：０＞を出力する
まで除数格納データＲＥＧ＜８：０＞は“１８Ｆ”を出
力する。
納データＲＥＧ＜８：０＞は、始動信号Ｓの論理的レベ
ルがハイである場合にはクロックＣＫに同期されて除数
データＢＤＡＴ＜８：０＞である“０７０”を反転させ
たデータ“１８Ｆ”を出力する。また、始動信号Ｓの論
理的レベルがローである場合にはこれをラッチして割り
算の結果である結果データＱＵＯ＜８：０＞を出力する
まで除数格納データＲＥＧ＜８：０＞は“１８Ｆ”を出
力する。
【００５７】始動信号Ｓの論理的レベルがハイである場
合には、一番目のクロックＣＫに同期されてデータ選択
回路３００の出力である選択データＡＣＣ＜８：０＞は
被除数データＡＤＡＴ＜８：０＞である“０４Ｅ”を選
択し、制御データＡＣＣ＜９＞はロー論理値を持つ。
合には、一番目のクロックＣＫに同期されてデータ選択
回路３００の出力である選択データＡＣＣ＜８：０＞は
被除数データＡＤＡＴ＜８：０＞である“０４Ｅ”を選
択し、制御データＡＣＣ＜９＞はロー論理値を持つ。
【００５８】減算器４００は選択データ選択データＡＣ
Ｃ＜８：０＞である“０４Ｅ”、除数格納データＲＥＧ
＜８：０＞である“１８Ｆ”、減算器４００の入力キャ
リであるハイ論理値の加算を実行する。即ち、減算器４
００は選択データＡＣＣ＜８：０＞である“０４Ｅ”か
ら除数データＢＤＡＴ＜８：０＞である“０７０”の減
算を実行する。従って、減算器４００の減算結果データ
Ｓ＜８：０＞は“１ＤＦ”であり、出力キャリＳ＜９＞
はロー論理値を持つ。
Ｃ＜８：０＞である“０４Ｅ”、除数格納データＲＥＧ
＜８：０＞である“１８Ｆ”、減算器４００の入力キャ
リであるハイ論理値の加算を実行する。即ち、減算器４
００は選択データＡＣＣ＜８：０＞である“０４Ｅ”か
ら除数データＢＤＡＴ＜８：０＞である“０７０”の減
算を実行する。従って、減算器４００の減算結果データ
Ｓ＜８：０＞は“１ＤＦ”であり、出力キャリＳ＜９＞
はロー論理値を持つ。
【００５９】上述したように、制御データＡＣＣ＜９＞
及び出力キャリＳ＜９＞は両方ともロー論理値を持ち、
時間制御信号ＴＬはハイ論理値を持つので、制御信号発
生回路５００の出力である選択制御信号ＳＣはロー論理
値を出力する。このようにして、結果データ発生回路６
００の出力である結果データＱＵＯ＜８：０＞はその前
のデータと同一である“０００”の値を出力する。
及び出力キャリＳ＜９＞は両方ともロー論理値を持ち、
時間制御信号ＴＬはハイ論理値を持つので、制御信号発
生回路５００の出力である選択制御信号ＳＣはロー論理
値を出力する。このようにして、結果データ発生回路６
００の出力である結果データＱＵＯ＜８：０＞はその前
のデータと同一である“０００”の値を出力する。
【００６０】上記でロー論理値を持つ選択制御信号ＳＣ
により２番目のクロックＣＫに同期して、データ選択回
路３００の出力である選択データＡＣＣ＜８：１＞及び
制御データＡＣＣ＜９＞はその前のデータを左側に１ビ
ットシフトしたデータを出力し、選択データＡＣＣ＜
８：０＞の中で最下位ビットＡＣＣ＜０＞はロー論理値
を出力する。即ち、選択データＡＣＣ＜８：０＞は“０
９Ｃ”を出力し、制御データＡＣＣ＜９＞はロー論理値
を出力する。
により２番目のクロックＣＫに同期して、データ選択回
路３００の出力である選択データＡＣＣ＜８：１＞及び
制御データＡＣＣ＜９＞はその前のデータを左側に１ビ
ットシフトしたデータを出力し、選択データＡＣＣ＜
８：０＞の中で最下位ビットＡＣＣ＜０＞はロー論理値
を出力する。即ち、選択データＡＣＣ＜８：０＞は“０
９Ｃ”を出力し、制御データＡＣＣ＜９＞はロー論理値
を出力する。
【００６１】減算器４００の減算結果データＳ＜８：０
＞は“０２Ｃ”であり、出力キャリＳ＜９＞はハイ論理
値になる。制御データＡＣＣ＜９＞がロー論理値にな
り、出力キャリＳ＜９＞がハイ論理値になり、時間制御
信号ＴＬがロー論理値になるので、制御信号発生回路５
００の出力である選択制御信号ＳＣはハイ論理値を出力
する。これにより、結果データ発生回路６００の出力で
ある結果データＱＵＯ＜８：０＞は３番目のクロックＣ
Ｋに同期して“００４”のデータを出力する。
＞は“０２Ｃ”であり、出力キャリＳ＜９＞はハイ論理
値になる。制御データＡＣＣ＜９＞がロー論理値にな
り、出力キャリＳ＜９＞がハイ論理値になり、時間制御
信号ＴＬがロー論理値になるので、制御信号発生回路５
００の出力である選択制御信号ＳＣはハイ論理値を出力
する。これにより、結果データ発生回路６００の出力で
ある結果データＱＵＯ＜８：０＞は３番目のクロックＣ
Ｋに同期して“００４”のデータを出力する。
【００６２】ハイ論理値を持つ選択制御信号ＳＣにより
３番目のクロックＣＫに同期してデータ選択回路３００
の出力である選択データＡＣＣ＜８：０＞及び制御デー
タＡＣＣ＜９＞は減算器４００の減算結果Ｓ＜８：０＞
である“０２Ｃ”を選択し、選択データＡＣＣ＜８：０
＞中で最下位ビットＡＣＣ＜０＞はロー論理値を持つ。
即ち、選択データＡＣＣ＜８：０＞は“０５８”であ
り、制御データＡＣＣ＜９＞はロー論理値になる。
３番目のクロックＣＫに同期してデータ選択回路３００
の出力である選択データＡＣＣ＜８：０＞及び制御デー
タＡＣＣ＜９＞は減算器４００の減算結果Ｓ＜８：０＞
である“０２Ｃ”を選択し、選択データＡＣＣ＜８：０
＞中で最下位ビットＡＣＣ＜０＞はロー論理値を持つ。
即ち、選択データＡＣＣ＜８：０＞は“０５８”であ
り、制御データＡＣＣ＜９＞はロー論理値になる。
【００６３】制御データＡＣＣ＜９＞及び出力キャリＳ
＜９＞と時間制御信号ＴＬは全部ロー論理値を持つの
で、制御信号発生回路５００の出力である選択制御信号
ＳＣはロー論理値を出力し、結果データ発生回路６００
の出力である結果データＱＵＯ＜８：０＞は４番目のク
ロックＣＫに同期されて“００８”のデータを出力す
る。
＜９＞と時間制御信号ＴＬは全部ロー論理値を持つの
で、制御信号発生回路５００の出力である選択制御信号
ＳＣはロー論理値を出力し、結果データ発生回路６００
の出力である結果データＱＵＯ＜８：０＞は４番目のク
ロックＣＫに同期されて“００８”のデータを出力す
る。
【００６４】このような方法により、４番目のクロック
ＣＫに同期して、データ選択回路３００の出力である選
択データＡＣＣ＜８：０＞は“ＯＢＯ”のデータを出力
し、制御データＡＣＣ＜９＞はロー論理値を出力する。
これにより、減算器４００の減算結果データＳ＜８：０
＞は“０４０”となり出力キャリＳ＜９＞はハイ論理値
になる。また、制御データＡＣＣ＜９＞はロー論理値と
なり出力キャリＳ＜９＞はハイ論理値になる。したがっ
て、制御信号発生回路５００の出力である選択制御信号
ＳＣはハイ論理値を出力し、結果データ発生回路６００
の出力である結果データＱＵＯ＜８：０＞は５番目のク
ロックＣＫに同期されて“０１４”のデータを出力す
る。
ＣＫに同期して、データ選択回路３００の出力である選
択データＡＣＣ＜８：０＞は“ＯＢＯ”のデータを出力
し、制御データＡＣＣ＜９＞はロー論理値を出力する。
これにより、減算器４００の減算結果データＳ＜８：０
＞は“０４０”となり出力キャリＳ＜９＞はハイ論理値
になる。また、制御データＡＣＣ＜９＞はロー論理値と
なり出力キャリＳ＜９＞はハイ論理値になる。したがっ
て、制御信号発生回路５００の出力である選択制御信号
ＳＣはハイ論理値を出力し、結果データ発生回路６００
の出力である結果データＱＵＯ＜８：０＞は５番目のク
ロックＣＫに同期されて“０１４”のデータを出力す
る。
【００６５】５番目のクロックＣＫに同期して、データ
選択回路３００の出力である選択データＡＣＣ＜８：０
＞は“０８０”のデータを出力し、制御データＡＣＣ＜
９＞はロー論理値を出力する。減算器４００の減算結果
データＳ＜８：０＞は“０１０”であり出力キャリＳ＜
９＞はハイ論理値を持ち、制御データＡＣＣ＜９＞はロ
ー論理値を持ち出力キャリＳ＜９＞はハイ論理値を持
つ。したがって、制御信号発生回路５００の出力である
選択制御信号ＳＣはハイ論理値を出力し、結果データ発
生回路６００の出力である結果データＱＵＯ＜８：０＞
は６番目のクロックＣＫに同期されて“０２Ｃ”のデー
タを出力する。
選択回路３００の出力である選択データＡＣＣ＜８：０
＞は“０８０”のデータを出力し、制御データＡＣＣ＜
９＞はロー論理値を出力する。減算器４００の減算結果
データＳ＜８：０＞は“０１０”であり出力キャリＳ＜
９＞はハイ論理値を持ち、制御データＡＣＣ＜９＞はロ
ー論理値を持ち出力キャリＳ＜９＞はハイ論理値を持
つ。したがって、制御信号発生回路５００の出力である
選択制御信号ＳＣはハイ論理値を出力し、結果データ発
生回路６００の出力である結果データＱＵＯ＜８：０＞
は６番目のクロックＣＫに同期されて“０２Ｃ”のデー
タを出力する。
【００６６】６番目のクロックＣＫに同期して、データ
選択回路３００の出力である選択データＡＣＣ＜８：０
＞は“０２０”のデータを出力し、制御データＡＣＣ＜
９＞はロー論理値を出力する。減算器４００の減算結果
データＳ＜８：０＞は“１ＢＯ”であり出力キャリＳ＜
９＞はロー論理値を持ち、制御データＡＣＣ＜９＞及び
出力キャリＳ＜９＞は両方ともロー論理値を持つので、
制御信号発生回路５００の出力である選択制御信号ＳＣ
はロー論理値を出力し、結果データ発生回路６００の出
力である結果データＱＵＯ＜８：０＞は７番目のクロッ
クＣＫに同期されて“０５８”のデータを出力する。
選択回路３００の出力である選択データＡＣＣ＜８：０
＞は“０２０”のデータを出力し、制御データＡＣＣ＜
９＞はロー論理値を出力する。減算器４００の減算結果
データＳ＜８：０＞は“１ＢＯ”であり出力キャリＳ＜
９＞はロー論理値を持ち、制御データＡＣＣ＜９＞及び
出力キャリＳ＜９＞は両方ともロー論理値を持つので、
制御信号発生回路５００の出力である選択制御信号ＳＣ
はロー論理値を出力し、結果データ発生回路６００の出
力である結果データＱＵＯ＜８：０＞は７番目のクロッ
クＣＫに同期されて“０５８”のデータを出力する。
【００６７】７番目のクロックＣＫに同期して、データ
選択回路３００の出力である選択データＡＣＣ＜８：０
＞は“０４０”のデータを出力し、制御データＡＣＣ＜
９＞はロー論理値を出力する。減算器４００の減算結果
データＳ＜８：０＞は“１ＤＯ”であり出力キャリＳ＜
９＞はロー論理値を持ち、制御データＡＣＣ＜９＞及び
出力キャリＳ＜９＞は両方ともロー論理値を持つので、
制御信号発生回路５００の出力である選択制御信号ＳＣ
はロー論理値を出力し、結果データ発生回路６００の出
力である結果データＱＵＯ＜８：０＞は８番目のクロッ
クＣＫに同期されて“０ＢＯ”のデータを出力する。
選択回路３００の出力である選択データＡＣＣ＜８：０
＞は“０４０”のデータを出力し、制御データＡＣＣ＜
９＞はロー論理値を出力する。減算器４００の減算結果
データＳ＜８：０＞は“１ＤＯ”であり出力キャリＳ＜
９＞はロー論理値を持ち、制御データＡＣＣ＜９＞及び
出力キャリＳ＜９＞は両方ともロー論理値を持つので、
制御信号発生回路５００の出力である選択制御信号ＳＣ
はロー論理値を出力し、結果データ発生回路６００の出
力である結果データＱＵＯ＜８：０＞は８番目のクロッ
クＣＫに同期されて“０ＢＯ”のデータを出力する。
【００６８】８番目のクロックＣＫに同期されて、デー
タ選択回路３００の出力である選択データＡＣＣ＜８：
０＞は“０８０”のデータを出力し、制御データＡＣＣ
＜９＞はロー論理値を出力する。減算器４００の減算結
果データＳ＜８：０＞は“０１０”であり出力キャリＳ
＜９＞はハイ論理値を持ち、時間制御信号ＴＬはロー論
理値を持つので、制御信号発生回路５００の出力である
選択制御信号ＳＣはロー論理値を出力する。
タ選択回路３００の出力である選択データＡＣＣ＜８：
０＞は“０８０”のデータを出力し、制御データＡＣＣ
＜９＞はロー論理値を出力する。減算器４００の減算結
果データＳ＜８：０＞は“０１０”であり出力キャリＳ
＜９＞はハイ論理値を持ち、時間制御信号ＴＬはロー論
理値を持つので、制御信号発生回路５００の出力である
選択制御信号ＳＣはロー論理値を出力する。
【００６９】８番目のクロックＣＫに同期されて出力さ
れる結果データＱＵＯ＜８：０＞である“ＯＢＯ”は２
進数で“０１０１１００００”であり、この中で最上位
ビットを捨てて残りのビットを選択すると２進数で“０
１０１１００００”となる。これを十進数に変えると
“１＊１／２＋１＊１／８＋１＊１／１６＝０．６８７
５”である。
れる結果データＱＵＯ＜８：０＞である“ＯＢＯ”は２
進数で“０１０１１００００”であり、この中で最上位
ビットを捨てて残りのビットを選択すると２進数で“０
１０１１００００”となる。これを十進数に変えると
“１＊１／２＋１＊１／８＋１＊１／１６＝０．６８７
５”である。
【００７０】また、上記の例で被除数データＡＤＡＴ＜
８：０＞が十進数“７２”であり、除数データＢＤＡＴ
＜８：０＞が十進数“１１２”であるので、この割り算
の結果は“７６／１１２＝０．６７８５”である。
８：０＞が十進数“７２”であり、除数データＢＤＡＴ
＜８：０＞が十進数“１１２”であるので、この割り算
の結果は“７６／１１２＝０．６７８５”である。
【００７１】以上、詳細に説明したように、本実施の形
態による並列処理用割り算回路は、比較的簡単なハード
ウェアにより構成可能であるとともに、実際の割り算結
果と比較しても約±０．５％程度の誤差に収まるので正
確な割り算の結果を得ることが可能となる。。
態による並列処理用割り算回路は、比較的簡単なハード
ウェアにより構成可能であるとともに、実際の割り算結
果と比較しても約±０．５％程度の誤差に収まるので正
確な割り算の結果を得ることが可能となる。。
【００７２】
【発明の効果】以上、詳細に説明したように本発明によ
れば、被除数が除数より小さくて余りが小数点以下にな
る並列処理用割り算回路を、簡単なハードウェア構成に
より形成することが可能となる。また、本発明によれ
ば、誤差の小さい正確な割り算結果を得ることが可能と
なる。
れば、被除数が除数より小さくて余りが小数点以下にな
る並列処理用割り算回路を、簡単なハードウェア構成に
より形成することが可能となる。また、本発明によれ
ば、誤差の小さい正確な割り算結果を得ることが可能と
なる。
【図１】本発明による並列処理用割り算回路の実施の形
態を示す機能ブロック図。
態を示す機能ブロック図。
【図２】図１に示した並列処理用割り算回路における時
間制御回路の機能ブロック図。
間制御回路の機能ブロック図。
【図３】図２に示した時間制御回路におけるラッチ回路
の回路図。
の回路図。
【図４】図１に示した並列処理用割り算回路におけるデ
ータレジスタの回路図。
ータレジスタの回路図。
【図５】図１に示した並列処理用割り算回路におけるデ
ータ選択回路の回路図。
ータ選択回路の回路図。
【図６】図１に示した並列処理用割り算回路における結
果データ発生回路の一部を示す回路図。
果データ発生回路の一部を示す回路図。
【図７】図１に示した並列処理用割り算回路における結
果データ発生回路の他の部を示す回路図。
果データ発生回路の他の部を示す回路図。
【図８】図１に示した並列処理用割り算回路の動作タイ
ミング図。
ミング図。
１００ 時間制御回路 ２００ データレジスタ ３００ データ選択回路 ４００ 減算器 ５００ 制御信号発生回路 ６００ 結果データ発生回路
Claims (19)
- 【請求項１】 被除数データ、被除数データより大きい
除数データ、始動信号、及びリセット信号を受信して、
前記リセット信号が活性化される場合には初期化され、
初期化された以後、前記始動信号が活性化される場合に
は割り算を実行する割り算回路に於いて、 前記始動信号及びクロックを受信して割り算の結果デー
タを出力するための時間を制御する時間制御信号を出力
する時間制御手段と、 前記除数データを受信して始動信号によりクロックに同
期して前記除数データを反転させた除数格納データを出
力するデータレジスタと、 前記被除数データ、始動信号及びクロックを受信して、
前記始動信号により前記被除数データまたは以前に選択
されたデータを１ビットずつ左側にシフトしたデータを
選択し、または以前に選択したデータから前記除数格納
データを１ビットずつ左側にシフトしたデータを選択し
て、選択データと制御データを出力するデータ選択手段
と、 前記除数格納データ及び前記選択データを受信して、減
算を実行した後、その減算結果データ及び減算結果オー
バーフローの有無を示す出力キャリを出力する減算器
と、 前記時間制御信号、制御データ及び出力キャリを受信し
て前記時間制御信号の論理的レベルがハイであり、前記
制御データまたは出力キャリの論理的レベルがハイであ
る場合、論理的レベルがハイである選択制御信号を出力
する制御信号発生手段と、 前記時間制御信号、選択制御信号及びクロックを受信し
て、前記時間制御信号により、前記選択制御信号をクロ
ックに同期させて３番目のビットに格納し、これを１ビ
ットずつ左側に循環シフトして、その結果データを出力
する結果データ発生手段から構成されることを特徴とす
る並列処理用割り算回路。 - 【請求項２】 前記時間制御手段は、 前記クロックにより内容を１ずつ減少させるダウンカウ
ンタと、 前記ダウンカウンタの出力が所定の一定値になった場
合、これを検出して第１リセット信号を出力する検出器
と、 前記リセット信号が活性化された場合、または前記第１
リセット信号が活性化された場合には論理的レベルがハ
イである信号を出力するラッチ手段と、 前記ラッチ手段の出力を受信して、前記クロックに同期
されて時間制御信号を出力するフリップフロップとを有
することを特徴とする請求項１記載の並列処理用割り算
回路。 - 【請求項３】 前記時間制御信号は、前記除数データが
Ｎビットである場合、Ｎ−２個のクロックの間の論理的
レベルがハイであることを特徴とする請求項１または請
求項２記載の並列処理用割り算回路。 - 【請求項４】 前記ダウンカウンタは、前記時間制御信
号の論理的レベルがローである場合にリセットされるこ
とを特徴とする請求項２記載の並列処理用割り算回路。 - 【請求項５】 前記検出器は、否定論理積回路から構成
されることを特徴とする請求項２記載の並列処理用割り
算回路。 - 【請求項６】 前記検出器は、 除数データが９ビットであり、前記ダウンカウンタの出
力が十進数“１０”である場合、論理的レベルがローで
ある信号を出力することを特徴とする請求項２または請
求項５記載の並列処理用割り算回路。 - 【請求項７】 前記ラッチ手段は、 第１入力端子と第２入力端子と第３入力端子とを有する
第１否定論理和手段と、第１入力端子と第２入力端子を
有する第２否定論理和手段とから構成され、 前記第１否定論理和手段において、前記第１入力端子は
前記リセット信号を反転させた信号を入力し、前記第２
入力端子は前記第１リセット信号を反転させた信号を入
力し、前記第３入力端子は前記第２否定論理和手段の出
力を入力し、 前記第２否定論理和手段において、前記第１入力端子は
前記第１否定論理和手段の出力を入力し、第２入力は始
動信号を入力することを特徴とする請求項２記載の並列
処理用割り算回路。 - 【請求項８】 前記データレジスタは、 前記始動信号の論理的レベルがハイである場合、除数デ
ータを反転させた被除数データを出力することを特徴と
する請求項１記載の並列処理用割り算回路。 - 【請求項９】 前記データレジスタは、 前記始動信号の論理的レベルがハイである場合には前記
除数データの中で１ビットを受信してこれを反転させて
出力し、前記始動信号の論理的レベルがローである場合
には以前の状態のデータを出力する除数データ通路手段
と、 前記クロックに同期して前記除数データ通路手段の出力
を保持するフリップフロップとを備えた複数のデータレ
ジスタを有することを特徴とする請求項１または請求項
８記載の並列処理用割り算回路。 - 【請求項１０】 前記除数データ通路手段は、前記始動
信号及び除数データの中の１ビットを入力してこれを論
理積する第１論理積手段と、 前記始動信号の反転された信号及び前記フリップフロッ
プの出力を反転させた信号を入力してこれの論理積をと
る第２論理積手段と、 前記第１論理積手段の出力及び前記第２論理積手段の出
力を入力してこれを否定論理和する第３論理和手段とを
有することを特徴とする請求項９記載の並列処理用割り
算回路。 - 【請求項１１】 前記データ選択手段は、 前記始動信号の論理的レベルがハイである場合には前記
被除数データを選択し、前記始動信号及び前記選択制御
信号の論理的レベルがローである場合には以前に選択し
たデータを１ビットずつシフトしたデータを選択し、前
記始動信号の論理的レベルがローであり前記選択制御信
号の論理的レベルがハイである場合には前記減算結果デ
ータを１ビットずつ左側にシフトしたデータを選択する
ことを特徴とする請求項１記載の並列処理用割り算回
路。 - 【請求項１２】 前記データ選択手段は、 前記選択制御信号を反転させた信号と前記始動信号を反
転させた信号とを受信してこれを論理積した第１制御信
号を出力し、前記選択制御信号と前記始動信号を反転さ
せた信号を受信してこれを論理積した第２制御信号を出
力する選択制御信号発生手段と、 前記被除数データのビット数よりも多い複数の被除数デ
ータ通路手段及び前記複数の被除数データ通路手段の各
々の出力を受信して、前記クロックに同期されてこれを
出力する複数のフリップフロップとを有し、 前記複数の被除数データ通路手段は前記第１制御信号、
第２制御信号及び前記始動信号により前記被除数データ
を選択し、または減算結果データを選択し、または前段
のフリップフロップの出力を選択することを特徴とする
請求項１または請求項１１記載の並列処理用割り算回
路。 - 【請求項１３】 前記複数の被除数データ通路手段に於
いて、 最下位ビットの通路手段は、前記被除数データの最下位
ビット及び前記始動信号を受信してこれを論理積する第
３論理積手段を備え、 最上位ビットの通路手段は、前段のフリップフロップの
出力及び前記第１制御信号を受信してこれを論理積する
第１否定論理積手段と、前記減算結果データの最上位ビ
ットと前記第２制御信号を受信してこれを否定論理積す
る第２否定論理積手段と、前記第１否定論理積手段の出
力と前記第２否定論理積手段の出力を受信してこれを論
理積する第３否定論理積手段とを備え、 最下位ビットの通路手段及び最上位ビットの通路手段以
外の被除数通路手段は、各々前段のフリップフロップの
出力及び前記第１制御信号を受信してこれを論理積する
第４否定論理積手段と、前記減算結果データの中で最上
位ビットの以外のビットらの中の１ビットし前記第２制
御信号を受信してこれを論理積する第４論理積手段と、
前記始動信号と前記被除数データの中で最上位ビットの
以外のビットらの中の１ビットを受信してこれを論理積
する第５論理積手段と、前記第４論理積手段の出力と前
記第５論理積手段の出力を受信してこれを論理和する第
４否定論理和手段と、前記第４否定論理積手段の出力と
前記第４否定論理和手段の出力を受信してこれを否定論
理積する第５否定論理積手段とを備えることを特徴とす
る請求項１２記載の並列処理用割り算回路。 - 【請求項１４】 前記制御信号発生手段は、前記制御デ
ータ及び出力キャリらを受信してこれを論理和する第５
否定論理和手段と、前記時間制御信号を反転させた信号
と前記第５否定論理和手段の出力を受信してこれを論理
和する第６否定論理和手段とを有することを特徴とする
請求項１記載の並列処理用割り算回路。 - 【請求項１５】 前記結果データ発生手段は、前記時間
制御信号の論理的レベルがハイである場合には前記選択
制御信号をクロックに同期して３番目のビットに格納し
てこれを１ビットずつ左側に循環シフトし、前記時間制
御信号の論理的レベルがローである場合には以前に格納
されたデータをラッチすることを特徴とする請求項１記
載の並列処理用割り算回路。 - 【請求項１６】 前記結果データ発生手段は、前記除数
データがＮビットである場合、Ｎ−２回シフトすること
を特徴とする請求項１または請求項１５記載の並列処理
用割り算回路。 - 【請求項１７】 前記結果データ発生手段は、複数の結
果データ通路手段と、前記複数の結果データ通路手段の
各々の出力を受信して前記クロックに同期してこれを出
力する複数のフリップフロップとを有し、 前記複数の結果データ通路手段の中で、 第１結果データ通路手段は、前記時間制御信号及び前記
選択制御信号を受信してこれを論理積する第６論理積手
段と、前記時間制御信号を反転させた信号及び複数のフ
リップフロップの中で２番目ビットのデータを格納して
いるフリップフロップの出力を受信してこれを論理積す
る第７論理積手段と、前記第６論理積手段の出力及び前
記第７論理積手段の出力を受信してこれを論理和する第
１論理和手段とを備え、 第１結果データ通路手段以外の結果データ通路手段は、
各々前記時間制御信号及び前段のフリップフロップの出
力を受信してこれを論理積する第８論理積手段と、前記
時間制御信号を反転させた信号及び前記該当結果データ
通路手段の出力を格納しているフリップフロップの出力
を受信してこれを論理積する第９論理積手段と、前記第
８論理積手段の出力及び前記第９論理積手段の出力を受
信してこれを論理和する第２論理和手段とを備えること
を特徴とする請求項１または請求項１５記載の並列処理
用割り算回路。 - 【請求項１８】 被除数データ、被除数データより大き
い除数データ、始動信号及びリセット信号を受信して、
前記リセット信号が活性化される場合に初期化され、初
期化以後に前記始動信号が活性化される場合には割り算
を実行する割り算回路において、 前記始動信号が活性化される場合にはクロックに同期さ
れて論理的レベルがハイであり、前記始動信号の論理的
レベルがローである場合には割り算の実行を終了する時
間制御信号を発生する時間制御信号発生段階と、 前記始動信号が活性化される場合に前記被除数データを
受信して前記被除数データから前記除数データを減算し
てその減算結果データ及び減算結果オーバーフローの発
生有無を示す出力キャリを出力する第１減算段階と、 前記第１減算段階で前記出力キャリの論理的レベルがロ
ーであると、前記被除数データを左側に１ビットシフト
し、最下位ビットにロー論理値を入力した第１被除数デ
ータを出力する第１シフト段階と、 前記始動信号が活性化される場合に前記被除数データを
受信して前記被除数データから前記除数データを減算し
てその減算結果データ及び減算結果オーバーフローの発
生有無を示す出力キャリを出力する第１減算段階と、 前記第１減算段階で前記出力キャリの論理的レベルがロ
ーであると、前記被除数データを左側に１ビットシフト
し、最下位ビットにロー論理値を入力した第１被除数デ
ータを出力する第１シフト段階と、 前記第１減算段階で前記出力キャリの論理的レベルがハ
イであると、前記減算結果データを左側に１ビットシフ
トし、最下位ビットにロー論理値を入力した第１被除数
データをのの出力する第１シフト段階と、 前記第１減算段階で前記出力キャリの論理的レベルがハ
イであると、前記減算結果データを左側に１ビットシフ
トし、最下位ビットにロー論理値を入力した第２被除数
データを出力する第２シフト段階と、 前記被除数データまたは第２被除数データから前記除数
データを減算第２減算段階と、 前記時間制御信号の論理的レベルがローになるまでに、
前記第２減算段階で出力キャリの論理的レベルがハイで
ある場合または前記第１被除数データの最上位ビットの
論理的レベルがハイである場合には前記第２シフト段階
及び第２減算段階を実行し、前記出力キャリと前記第１
被除数データまたは第２被除数データの最上位ビットの
論理的レベルが全部ローである場合には前記第１シフト
段階及び前記第２減算段階を実行し、 前記時間制御信号の論理的レベルがローになるまでに、
前記第１シフト段階を実行すると３番目ビットにロー論
理値を入力し、前記第２シフト段階を実行すると３番目
ビットにハイ論理値を入力して、３番目ビットから左側
に１ビットずつ循環シフトを実行する循環シフト段階を
実行することを特徴とする並列処理用割り算回路。 - 【請求項１９】 前記循環シフト段階は、前記除数デー
タがＮビットである場合にはＮ−２回シフトを実行する
ことを特徴とする請求項１８記載の並列処理用割り算回
路。
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