JPH0779313B2 - シグマ・デルタ変換器 - Google Patents

シグマ・デルタ変換器

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JPH0779313B2
JPH0779313B2 JP4018379A JP1837992A JPH0779313B2 JP H0779313 B2 JPH0779313 B2 JP H0779313B2 JP 4018379 A JP4018379 A JP 4018379A JP 1837992 A JP1837992 A JP 1837992A JP H0779313 B2 JPH0779313 B2 JP H0779313B2
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  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアナログ・ディジタル変
換器、特に前記変換器に用いるシグマ・デルタ変換器に
関する。
【０００２】
【従来の技術】シグマ・デルタ変換器はディジタル信号
処理技術を用いる最近の複雑なシステムに非常に役立
つ。シグマ・デルタ変換器は特にアナログ情報をディジ
タル処理に適する形式に変換する効率的なアナログ・デ
ィジタル(A/D) 変換器、及び逆のプロセスを実行するデ
ィジタル・アナログ(D/A)変換器の開発を可能にする。
従来の技術にはシグマ・デルタ変換器の構造が数多く存
在する。後で詳細に説明する図１は、よく用いられる簡
単で効率的な既存の構造を示す。当該シグマ・デルタ構
造は理論的に満足な性能を提供し、２つの異なる方法：
個別のコンポーネントを用いる第１の実施例及び集積技
術を用いる第２の実施例で実現することができる。
【０００３】第１の実施例では、個別のコンポーネント
を印刷回路基板に配線することによって二重ループ構造
が実現されるので、簡単で低価格の変換器を作ることが
できる。しかしながら、この実施例は、個別に実現する
ことによって得られる実際の性能が期待された二重ルー
プ構造の理論的な性能からは程遠いことから、従来の技
術では滅多に用いられない。例えば、理論的におよそ 8
0 dBの信号対雑音比になる二重ループのシグマ・デルタ
構造では、個別に実現される対応する変換器は結局は 6
5 dBの信号対雑音比しか提供しない。個別の実現によっ
て得られる低い性能はコンポーネント切換えによる切換
え雑音に起因する。これは、本質的には、異なるアナロ
グ信号の立上り時間及び立下り時間の不均斉によるコン
ポーネントの切換え雑音、特にディジタイザの出力での
切換え雑音によるものである。
【０００４】シグマ・デルタ変換器の実際の信号対雑音
比を改善するために、電子機器製造業者は集積技術を用
いる第２の実施例を企画した。集積シグマ・デルタ変換
器の実際の性能は、変換器の物理的な寸法が小さくなる
ので、個別のコンポーネントを用いる以前の変換器の性
能よりもずっとすぐれている。また、集積シグマ・デル
タ変換器の電力消費量が減るから、切換え雑音も小さく
なる。第３に、チップ上にキャパシタを集積するのは極
めて容易であるから、従来の技術の集積シグマ・デルタ
変換器は、集積アナログ・フィルタ設計の分野で広く用
いられるキャパシタ切換え技術に基づいている。キャパ
シタ切換え技術を用いるシグマ・デルタ変換器、米国特
許第４７４６８９９号明細書に詳細に記述された実施例
も、前記不均斉の問題にはさらされない。その結果、キ
ャパシタ切換え技術を用いる集積シグマ・デルタ変換器
はすぐれた性能を有し、特に実際の信号対雑音比の値を
理論的な値に極めて近いものにする。しかしながら、集
積シグマ・デルタ変換器には、集積回路の設計、開発及
び製造に長い期間を要し費用がかかるという重大な欠点
がある。
【０００５】よって、一般的な規格品の個別のコンポー
ネントで構成され、それにもかかわらず、信号対雑音比
及び直線性に関する実際の性能が集積シグマ・デルタ変
換器で達成される性能に近い、簡単で低価格のシグマ・
デルタ変換器の技術が必要である。
【０００６】
【発明が解決しようとする課題】本発明の第１の目的
は、実際の信号対雑音比が理論的な値に近い簡単なシグ
マ・デルタ変換器を提供することである。
【０００７】本発明の第２の目的は、個別のコンポーネ
ントにより印刷回路基板上に容易に作ることができる簡
単なシグマ・デルタ変換器及び効率的なシグマ・デルタ
変換プロセスを提供することである。
【０００８】本発明の第３の目的は、個別のコンポーネ
ントにより実施することができ、効率的なアナログ・デ
ィジタル変換器を提供するために分割器(decimator) に
伝達できるシグマ・デルタ・パルスのトレーン(train)
を生じる簡単なシグマ・デルタ変換器を提供することで
ある。
【０００９】本発明の第４の目的は、内部に含まれた切
換えコンポーネントの立上り時間及び立下り時間の不均
斉に反応しない、規格品の個別のコンポーネントを用い
る簡単なシグマ・デルタ変換器を提供することである。
【００１０】
【課題を解決するための手段】本発明の前記及び他の目
的は、アナログ・フィルタの出力信号に従ってシグマ・
デルタ・パルスのトレーンを生じるラッチを含む、本発
明によるシグマ・デルタ変換器の手段によって提供され
る。前記アナログ・フィルタは、変換すべきアナログ入
力信号、及び前記ラッチにより生成されたシグマ・デル
タ・コードのフィードバック信号を受取る。シグマ・デ
ルタ変換器は、シグマ・デルタ・クロックの周期毎に前
記ラッチの出力で使用できるシグマ・デルタ・コードを
表わすアナログ信号のゼロ復帰(return-to-zero)を導入
する、フィードバック・ループに配置された手段も含
む。これは、シグマ・デルタ変換器が前記ラッチの立上
り時間及び立下り時間の不均斉に反応しないようにする
ので、シグマ・デルタ変換器の直線性及び信号対雑音比
を改善する。
【００１１】良好な実施例では、シグマ・デルタ変換器
は二重ループのシグマ・デルタ変換器であるので、規格
品の個別のコンポーネントで簡単なシグマ・デルタ変換
器を作ることができ、それにもかかわらず高い信号対雑
音比が得られる。
【００１２】更に良好な実施例では、シグマ・デルタ変
換器はシグマ・デルタ・パルスのトレーンを生成するＤ
型ラッチ、及び二重ループのフィードバック回路を形成
する２つの積分器回路を作るために接続された２つの演
算増幅器のセットを含む。これは、印刷回路基板上で実
現することができ、しかも効率的なシグマ・デルタ・コ
ード信号を生じる低価格のシグマ・デルタ変換器を提供
する。
【００１３】本発明のもう１つの実施例では、シグマ・
デルタ変換器は、簡単且つ効率的なA/D 変換器を実現す
るために分割回路に送られるシグマ・デルタ・コード信
号を生成する変換器である。
【００１４】本発明は簡単なシグマ・デルタ変換器を具
備するベースバンドＤＣＥも提供する。
【００１５】
【実施例】図１は変換されるアナログ信号を表わすシグ
マ・デルタ・コード・パルスのトレーンを供給する二重
ループのシグマ・デルタ変換器の原理を示す。前記変換
器は第１の減算器102、第１の積分器103、第２の減算器
104、第２の積分器105及びしきい値装置106を含む。し
きい値装置106はラッチ又は比較器によって実現し、シ
グマ・デルタ・クロックFsで制御することができる。し
きい値装置106 はノード107 に出力及びフィードバック
信号を供給する。前記二重ループ構造はアナログ・コン
ポーネントで実現され、アナログ信号を変換してシグマ
・デルタ・コードに供給できる。しきい値装置106 の立
上り時間及び立下り時間の不均斉は、変換器の直線性及
び信号対雑音比に非常な悪影響を及ぼす。前記の直線性
に関する不均斉の影響は文献IEEE Journal of solid-st
ste circuits, vol. sc-14 No.1,February 1979 "A sin
gle-channel PCM Codec" by J.D EVERARD に明白に記述
されている。当該理由のために、低価格の個別のアナロ
グ・コンポーネントによる二重ループのシグマ・デルタ
・コーダは従来は滅多に使用されなかった。この問題を
除去するために、製造業者はキャパシタ切換え技術に基
づいて集積シグマ・デルタ変換器を使用することを余儀
なくされ、従って、複雑な集積回路のチップを設計・検
査・製造せねばならなかった。
【００１６】図２Ａは規格品の個別のアナログ・コンポ
ーネントで実現される、本発明による二重ループのシグ
マ・デルタ変換器を示す。この変換器の実際の信号対雑
音比は理論的な信号対雑音比に近く、かつキャパシタ切
換え技術により集積回路で実現された対応するシグマ・
デルタ変換器の信号対雑音比にも近い値で提供される。
図２Ａで、変換されるアナログ信号の直流成分はキャパ
シタ210 によって抑制される。その結果生じる信号は抵
抗器211 の第１の導線(lead)に送られる。抵抗器211の
第２の導線は演算増幅器(OA)214の反転入力、抵抗器212
の第１の導線及びキャパシタ213の第１の導線にそれぞ
れ接続される。演算増幅器214の出力はキャパシタ213の
第２の導線及び抵抗器217 の第１の導線に接続される。
抵抗器217の第２の導線は第２の演算増幅器220の反転入
力、抵抗器218の第１の導線及びキャパシタ219の第１の
導線にそれぞれ接続される。演算増幅器220の出力導線
はキャパシタ219の第２の導線、及びしきい値装置とし
て用いるＤ型ラッチ222のＤ入力導線に接続される。ラ
ッチ222 は、技術的に周知のタイプ7474のラッチであ
り、そのCK入力導線に現われるSCLKクロックの周期で、
その出力ラッチに５ボルト(又はより一般的にはVcc) 又
は０ボルトに等しい電圧のシーケンスを供給する。前記
SCLKクロックを生成する回路の例は図２Ｂにより後で説
明する。ラッチ 222の正の電源電圧値の半分に等しい基
準電圧VREFは導線216を介して演算増幅器214及び220の
非反転入力に送られる。ラッチ222の非反転Ｑ出力の導
線223 は、当業者には周知のタイプ7402のNORゲート215
の第１の入力に接続される。NORゲート215の第２の入
力導線はSCLKクロックを受信し、NORゲート215 の出力
導線は抵抗器212の第２の導線に接続される。ラッチ222
の反転出力の導線はNORゲート221の第１の入力に接続さ
れる。NORゲート221の第２の入力はSCLKクロックを受信
し、出力導線は抵抗器218の第２の導線に接続される。N
OR 215の出力に現われるフィードバック信号は、変換さ
れるアナログ入力交流電圧に加えられ、OA 214、抵抗器
211、抵抗器212 及びキャパシタ213で形成された回路に
よって積分される。同様に、NOR 221の出力に現われる
フィードバック信号は OA 214の出力で前記信号に加え
られ、OA 220、抵抗器217、抵抗器218及びキャパシタ21
9 で形成された回路によって積分される。従って、図２
Ａの回路は、図１に示す構造のものに類似の二重フィー
ドバック・ループを有する。ラッチ222 の出力Ｑはシグ
マ・デルタ・パルスのトレーンを供給する。シグマ・デ
ルタ・パルスのトレーンは分割フィルタ（図示せず）を
駆動させるのに使用でき、完全なアナログ・ディジタル
変換器を構成する。
【００１７】図２Ｂは本発明によるSCLKクロック発生器
の良好な実施例を示す。NORゲート202は反転器として接
続され、その２本の入力導線は、所望のシグマ・デルタ
周波数を有する方形波クロック信号を受信する。NORゲ
ート202の出力は抵抗器Ｒ 204の第１の導線、抵抗器203
の第１の導線、及びNORゲート207 の第１の入力に接続
される。抵抗器203 の第２の導線は電源電圧(良好な実
施例では５ボルト)に接続される。抵抗器Ｒ 204の第２
の導線はキャパシタＣ 206の第１の導線とNOR ゲート20
5 の２本の入力導線とに接続され、キャパシタＣ 206の
第２の導線はアースに接続される。NORゲート205の出力
はNORゲート207の第２の入力に接続される。最後に、NO
Rゲート207の出力は所望のSCLKクロックを導線208に供
給する。NORゲート202 は反転器として用いられ、接続
されている電子コンポーネントを駆動するのに十分な電
流を供給する。
【００１８】図３は導線208、223及びNORゲート215の出
力に現われる電圧のタイミング図を示す。SCLKクロック
は、図示のようにパルスが非常に短く誇張して表現され
ているので、サンプリング周波数よりも高い周波数のパ
ルスのトレーンであることが明白である。このパルス・
トレーンはシグマ・デルタ変換器の両フィードバック・
ループでNORゲート215及び221 の１つの入力にそれぞれ
送られ、SCLKクロックの各立上りエッジで、NORゲート2
15及び221 の出力電圧をゼロ復帰させる。このように、
導線223 上のシグマ・デルタ・パルスのトレーンにある
２つの隣接する"1"により、NORゲート215 の出力に２つ
のパルスが現われる。よって、２つの隣接する "1"の"
重み"は１つの "1"のちょうど２倍である。従来のシグ
マ・デルタ変換器では、変換器の立上り時間と立下り時
間の不均斉のために、このようにはならなかった。変換
器の直線性及びその実際の信号対雑音比は大幅に改善さ
れ、慣習的にキャパシタ切換え技術を用いる集積シグマ
・デルタ変換器で得られる値に到達する。NORゲート215
及び221 による両フィードバック・ループに導入された
SCLKクロックは、SCLKクロックのパルス幅に比例した直
流成分のシグマ・デルタ・コードの出現を必要とする。
前記直流成分は当業者には周知の従来のディジタル処理
方法で、又は抵抗器204及びキャパシタ206の値を適切に
選ぶことにより容易に抑制されるので、ＲxＣはSCLKク
ロック全期間については無視できる。
【００１９】当業者は、SCLKクロックの立上りエッジ毎
に１復帰(return-to-one) を生じる、フィードバック・
ループの中の回路により本発明を容易に且つ簡単に実施
することができる。
【００２０】場合によっては、SCLKクロックで無視でき
ないパルス幅になるＲxＣ の値を選択することが有利な
ことがある。もし前記パルス幅が無視できなければ、シ
グマ・デルタ変換は変換プロセスに、SCLKクロックの各
パルス幅によって増幅を決定する増幅ステップを導入で
きることが分かった。前記幅は、可変抵抗器 204によ
り、又は所望のデューティ・サイクル形式を有し且つ適
切なクロックを選択するスイッチ（図示せず）に関連し
た多数のクロックを備えるディジタル回路により制御で
きる。本発明の良好な実施例では、シグマ・デルタ変換
器は増幅ステップには関連しない。そのために、SCLKク
ロックの全期間についてＲxＣ の積が無視できるように
抵抗器Ｒ及びキャパシタＣが選択される。
【００２１】本発明の良好な実施例では、ラッチ222よ
り導線223に引渡されるシグマ・デルタ・パルスのトレ
ーンは、簡単で効率的なアナログ・ディジタル変換器を
作るために分割フィルタに送られる。A/D変換器は広帯
域データ回路終端装置(DCE)の実現に使用できる。
【００２２】本発明によるシグマ・デルタ変換器は効率
的なディジタル・アナログ変換器の実現に用いることも
できる。このタイプの変換器では、パルス・コード変調
信号(PCM) をシグマ・デルタ・パルスのトレーンに変換
するためにシグマ・デルタ変換器が用いられる。これ
は、ディジタル処理システムによって図１の構造を実現
し、その出力にシグマ・デルタ・コードを提供すること
により達成される。そして、ディジタルPCM 信号を表わ
すアナログ出力信号を生成するために、前記シグマ・デ
ルタ・コードは低域フィルタに送られる。１つのラッチ
で生成されたシグマ・デルタ・コード・パルスのトレー
ンはその立上り時間及び立下り時間の不一致による影響
も受けるから、シグマ・デルタ・コードを受取る第１の
入力、SCLKクロックに接続された第２の入力を有し且つ
低域フィルタの入力に接続された出力を有するNOR ゲー
トを接続することは有利であることがある。フィードバ
ック・ループでは、シグマ・デルタ・コードと低域フィ
ルタを与えるラッチの間のほかは、シグマ・デルタ信号
のゼロ復帰はもはや与えられない。その結果、ディジタ
ル・アナログ変換器の信号対雑音比及び直線性が改善さ
れる。
【００２３】
【発明の効果】本発明により、実際の信号対雑音比が理
論的な値に近い簡単なシグマ・デルタ変換器を提供でき
る。
【図面の簡単な説明】
【図１】アナログ信号をシグマ・デルタ信号変換するの
に役立つ二重ループのシグマ・デルタ変換器の構造を示
す図である。
【図２Ａ】本発明による二重ループのシグマ・デルタ変
換器を示す図である。
【図２Ｂ】本発明による二重ループのシグマ・デルタ変
換器を示す図である。
【図３】本発明によるシグマ・デルタ変換器の動作を示
すタイミング図である。
【符号の説明】
102 減算器 103 積分器 104 減算器 105 積分器 106 しきい値装置 107 ノード 202 NORゲート 203 抵抗器 204 抵抗器Ｒ 205 NOR ゲート 206 キャパシタＣ 207 NORゲート 210 キャパシタ 211 抵抗器 212 抵抗器 213 キャパシタ 214 演算増幅器 215 NORゲート 217 抵抗器 218 抵抗器 219 キャパシタ 220 演算増幅器 222 Ｄ型ラッチ 223 導線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェラルド・リヒテル フランス国06200、ニース、アベ・デ・ ラ・コルニシュ、レ・アナガリス ビー 50 (56)参考文献 特開 平３−46824（ＪＰ，Ａ)

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】アナログ入力信号をシグマ・デルタ・コー
    ドに変換するために、出力及びフィードバック信号を生
    成するしきい値装置、少なくとも１つのフィードバック
    ・ループによって前記アナログ入力信号及び前記出力並
    びにフィードバック信号を受取るフィルタ、を含むシグ
    マ・デルタ変換器であって、 前記少なくとも１つのフィードバック・ループで、前記
    しきい値装置によって生成されたシグマ・デルタ・コー
    ドの指定論理状態復帰を、シグマ・デルタ・クロックの
    周期毎に実行し、それによって前記シグマ・デルタ変換
    器が前記しきい値装置の立上り時間と立下り時間の不均
    斉に反応しないようにする手段を含むことを特徴とする
    シグマ・デルタ変換器。
  2. 【請求項２】変換される前記アナログ入力信号と第１の
    フィードバック・ループから来る第１のフィードバック
    信号とを受取る第１の積分器、 前記第１の積分器のアナログ信号と第２のフィードバッ
    ク・ループから来る第２のフィードバック信号を受取り
    且つ前記しきい値装置に接続された出力導線を有する第
    ２の積分器、 前記第１のフィードバック・ループを介して前記第１の
    積分器に運ばれたフィードバック信号のゼロ復帰を実行
    する第１の手段、及び前記第２のフィードバック・ルー
    プを介して前記第２の積分器に運ばれたフィードバック
    信号のゼロ復帰を実行する第２の手段を含むことを特徴
    とする請求項１のシグマ・デルタ変換器。
  3. 【請求項３】前記しきい値装置はシグマ・デルタ・クロ
    ックによって駆動されるＤ型フリップ・フロップである
    ことを特徴とする請求項１のシグマ・デルタ変換器。
  4. 【請求項４】前記２つのフィードバック・ループを介し
    て運ばれたフィードバック信号のゼロ復帰を実行する前
    記第１及び第２の手段は前記しきい値装置に接続されて
    前記シグマ・デルタ・クロックを受取る NORゲートを含
    むことを特徴とする請求項２又は請求項３のシグマ・デ
    ルタ変換器。
  5. 【請求項５】前記ゼロ復帰の持続期間を変更することに
    よりシグマ・デルタ変換プロセスに増幅ステップを導入
    する手段を含むことを特徴とする請求項１のシグマ・デ
    ルタ変換器。
  6. 【請求項６】シグマ・デルタ・クロックによってクロッ
    クされ、第１の出力導線にシグマ・デルタ・コードを生
    成し第２の出力導線に反転されたシグマ・デルタ・コー
    ドを生成するラッチ、 変換すべきアナログ入力信号と、前記クロックに接続さ
    れた第１の入力及び前記ラッチの前記第１の出力に接続
    された第２の入力を有する第１のNOR ゲートから来る第
    １のフィードバック信号とを受取る第１の積分器、及び
    前記第１の積分器の出力信号と、前記クロックを受取る
    第１の入力及び前記ラッチの前記第２の出力に接続され
    た第２の入力を有する第２のNOR ゲートから来る第２の
    フィードバック信号とを受取る第２の積分器を含むこと
    を特徴とする請求項２のシグマ・デルタ変換器。
  7. 【請求項７】前記第１の積分器は第１の演算増幅器を含
    み、前記第１の演算増幅器の反転入力は、変換すべき前
    記アナログ入力信号を受取る第１の抵抗器、前記第１の
    NORゲートの出力に接続された第２の抵抗器、及び第１
    のキャパシタの第１の導線に接続され、前記第１のキャ
    パシタの第２の導線は前記第１の演算増幅器の出力に接
    続され、前記第１の演算増幅器の非反転入力は基準電圧
    に接続されることを特徴とする請求項６のシグマ・デル
    タ変換器。
  8. 【請求項８】前記第２の積分器は第２の演算増幅器を含
    み、前記第２の演算増幅器の反転入力は、前記第１の演
    算増幅器の出力に接続された第３の抵抗器、前記第２の
    NORゲートの出力に接続された第４の抵抗器、及び第２
    のキャパシタの第１の導線に接続され、前記第２のキャ
    パシタの第２の導線は前記第２の演算増幅器の出力に接
    続され、前記第２の演算増幅器の非反転入力は前記基準
    電圧に接続されることを特徴とする請求項７のシグマ・
    デルタ変換器。
  9. 【請求項９】請求項１乃至請求項８のどれか１つによる
    シグマ・デルタ変換器を含むアナログ・ディジタル変換
    器。
  10. 【請求項１０】請求項１乃至請求項８のどれか１つによ
    るシグマ・デルタ変換器を含むデータ回路終端装置。
JP4018379A 1991-01-15 1992-01-08 シグマ・デルタ変換器 Expired - Lifetime JPH0779313B2 (ja)

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