JP6855802B2

JP6855802B2 - 情報処理装置、方法、及びプログラム、ｄ／ａ変換装置、電子楽器

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Publication number: JP6855802B2
Application number: JP2017005427A
Authority: JP
Inventors: 吾朗坂田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2017-01-16
Filing date: 2017-01-16
Publication date: 2021-04-07
Anticipated expiration: 2037-01-16
Also published as: JP2018117192A; WO2018131725A4; EP3568919A1; CN110235373B; RU2730443C1; EP3568919B1; US11316529B2; US20190372588A1; WO2018131725A1; CN110235373A; US11764803B2; US20220224351A1

Description

本発明は、パルス幅変調処理を行う情報処理装置、方法、及びプログラム、Ｄ／Ａ変換装置、電子楽器に関する。

従来より可聴帯域のＳＮ比（信号対雑音比）を向上させるために、量子化ノイズを高域側へシフトさせるノイズシェーピング効果を有するデルタ−シグマ変調器（以下、「ΔΣ変調器」と呼ぶ）を用いたＤ／Ａ（デジタル−アナログ）変換装置が知られている（例えば特許文献１）。

図１０は、従来技術によるΔΣ変調器を用いたＤ／Ａ変換装置の構成例を示す図である。減算部１００４とΣ積分器１００１は、デルタ−シグマ変調処理を実行する。量子化器１００２は、Σ積分器１００１の出力値を量子化する。遅延部１００３は、量子化器１００２が出力する量子化値をオーバーサンプリングによるサンプリング周期分遅延させる。減算器１００４は、デジタル入力値１００６から、遅延部１００３が出力する値を減算し、減算の結果の値をΣ積分器１００１に入力させる。対称パルス幅変調部（以下、「対称ＰＷＭ部」と呼ぶ）１００５は、量子化器１００２が出力する量子化値を、その量子化値に対応するデューティ比を有するパルス信号で変調するＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ：パルス幅変調）処理を実行し、ＰＷＭ出力信号１００７を出力する。

特開２０１５−１８５９００号公報

ここで、上述の従来技術において、図１０の減算器１００４及びΣ積分器１００１でのΔΣ変調処理や対称ＰＷＭ部１００５でのＰＷＭ処理は、原信号のサンプリング周期の数十倍以上のオーバーサンプリング周期で動作し、ＰＷＭにより生成されるパルス信号の値、すなわち電圧は、時系列的に正確である必要がある。このため、対称ＰＷＭ部１００５で生成されるパルス信号のパルス形状は、必然的にオーバーサンプリング周期毎に、各周期の中心時間位置に対して対称であることが条件となっている。そうしないと、オーバーサンプリング周期の任意の一時点で所望の電圧値が得られず、量子化器１００２との整合が保てなくなり、正しい性能が発揮できないためである。図１１は、対称ＰＷＭ部１００５でのＰＷＭ処理波形の例を示す図である。図１１に示される周期Ｔは、原信号のサンプリング周期Ｆｓを例えば１２８分割したオーバーサンプリング周期である。図１１の例は、図１０の量子化器１００２が出力する量子化値が例えば−１．０、−０．５、０．０、０．５、１．０の５値を取り得る場合であり、その５値のそれぞれが図１１に示される５種類のデューティー比を有するパルス信号にパルス幅変調される。この変調を行うために、オーバーサンプリング周期Ｔが更に８分割された周期を有する動作クロックＣＬＫに同期して、各量子化値に対応して各パルス信号のデューティー比が制御される。この場合、上述したように、パルス信号のパルス形状は従来、図１１に示されるように、オーバーサンプリング周期Ｔの区間の中心位置Ｔ／２に対して左右対称である必要があった。このため、従来のＰＷＭによるパルス信号の分解能（＝量子化数）は、オーバーサンプリング周期内での動作クロックＣＬＫの数の約半分に制限されてしまっていた。図１１の例では、オーバーサンプリング周期Ｔ内での動作クロックＣＬＫのクロック数（周期数）は８周期であり、この場合に変調できる量子化値の数は５値になる。

一方、ＰＷＭによるパルス信号の分解能即ち量子化数は、Ｄ／Ａ変換装置等のダイナミックレンジに直結するため、ダイナミックレンジを上げるためには、動作クロックの周波数を上げる必要がある。しかして、クロック周波数を上げるためには、より高周波数に対応したＰＬＬ（ＰｈａｓｅｄＬｏｃｋＬｏｏｐ）回路が必要となったり、またそれに伴う消費電力も増加してしまうという課題があった。

このようなＤ／Ａ変換装置が例えば電子楽器のアナログ楽音信号の出力用に使用された場合、Ｄ／Ａ変換装置のコストアップや消費電力のアップは、電子楽器の性能に直結するため、問題であった。

そこで、本発明は、動作クロックが同一の場合にはダイナミックレンジを向上させることができ、ダイナミックレンジが同一の場合には動作クロックの周波数を下げて消費電力を抑制できる装置を実現することを目的とする。

態様の一例の情報処理装置は、入力された入力信号と、前記入力信号に基づいて生成された帰還信号との差を積分し、積分結果を出力する積分処理と、前記積分処理により出力された前記積分結果を量子化することにより、第１量子化信号を出力する第１量子化処理と、前記積分処理により出力された前記積分結果を量子化することにより、補正値信号を出力する第２量子化処理と、前記第１量子化信号を第１遅延量で遅延させた第１帰還信号と、前記補正値信号を前記第１遅延量とは異なる第２遅延量で遅延させた第２帰還信号と、を含む前記帰還信号を出力する帰還信号出力処理と、前記第１量子化信号に基づいて、或るクロック周期の中心に対して対称なパルス形状を有するパルス信号と、前記或るクロック周期の中心に対して非対称なパルス形状を有するパルス信号と、を含む出力信号を出力する出力処理と、を実行する処理部を備え、前記第２量子化処理は、前記出力処理により前記対称なパルス形状を有するパルス信号が出力される場合は０とし、前記出力処理により前記非対称なパルス形状を有するパルス信号が出力される場合は、前記パルス信号の中心と前記或るクロック周期の中心との差を補正する補正値を示す信号として前記補正値信号を出力する処理であることを特徴としている。

本発明によれば、動作クロックが同一の場合にはダイナミックレンジを向上させることができ、ダイナミックレンジが同一の場合には動作クロックの周波数を下げて消費電力を抑制できる装置を実現することが可能となる。

電子鍵盤楽器の制御システムの一実施形態のハードウェア構成例を示すブロック図である。Ｄ／Ａ変換装置の一実施形態の構成例を示すブロック図である。本実施形態においてＤ／Ａ変換装置が目標とする量子化レベルの例を示す図である。本実施形態における対称ＰＷＭ部でのＰＷＭ処理波形の例を示す図である。非対称なＰＷＭ波形における電圧分割制御を説明する図である。目標量子化値と第１量子化信号と補正値信号とパルス形状との関係を表す例を示す図である。 Σ積分器の一実施形態の構成例を示すブロック図である。本実施形態と従来技術とでノイズシェイプ特性を比較した図である。Ｄ／Ａ変換装置の他の実施形態の構成例を示すブロック図である。従来技術によるΔΣ変調器を用いたＤ／Ａ変換装置の構成例を示す図である。従来技術による対称ＰＷＭ部でのＰＷＭ処理波形の例を示す図である。

以下、本発明を実施するための形態について図面を参照しながら詳細に説明する。本実施形態では、Ｄ／Ａ変換装置などの情報処理装置で実行されるＰＷＭ処理において、オーバーサンプリング周期等の処理周期毎に、入力値を、入力値に対応するデューティ比を有し、処理周期の中心に対して非対称なパルス形状を含み入力値に対応するパルス形状を有するパルス信号で変調するパルス幅変調処理が実行される。

この処理において、パルス信号が非対称なパルス形状を有する場合に、そのパルス信号に基づいて次の処理周期の入力値を補正するための補正値を算出する補正値算出処理が実行される。この補正値算出処理は、処理周期のパルス中心位置を算出すると共に、処理周期の区間中心位置を算出し、算出されたパルス中心位置及び区間中心位置に基づいて補正値を算出する処理である、そして、算出された補正値に基づいて入力値を補正する補正処理が実行される。

上述の制御処理によって、オーバーサンプリング周期内でその中心に対して非対称なパルス形状を有するパルス信号でパルス幅変調を行うことができるようになり、変調段数をオーバーサンプリング周期内でのＰＷＭのための動作クロックの周期数にほぼ一致させることが可能となって、それによりオーバーサンプリング周期内における量子化段数を増やすことが可能となる。これにより、動作クロックが同一の場合にはダイナミックレンジを向上させることができ、ダイナミックレンジが同一の場合には動作クロックの周波数を下げて消費電力を抑制できる装置を実現することが可能となる。

図１は、本発明の一実施形態である電子鍵盤楽器の制御システム１００の一実施形態のハードウェア構成例を示す図である。図１において、電子鍵盤楽器の制御システム１００は、ＣＰＵ（中央演算処理装置）１０１、ＲＡＭ（ランダムアクセスメモリ）１０２、ＲＯＭ（リードオンリーメモリ）１０３、音源ＬＳＩ（大規模集積回路）１０４、鍵盤１０９とスイッチ部１１０とが接続されるＧＰＩＯ（ＧｅｎｅｒａｌＰｕｒｐｏｓｅＩｎｐｕｔ／Ｏｕｔｐｕｔ：汎用入出力）１１１、及びＬＣＤ１１２が接続されるＬＣＤコントローラ１１３が、それぞれシステムバス１１４に接続される構成を備える。また、音源ＬＳＩ１０４から出力されるデジタル楽音波形値は、Ｄ／Ａコンバータ１１０と、抵抗Ｒ１０６及び容量Ｃ１０７とからなるフィルタ部により、アナログ楽音波形信号に変換され、アンプ１０８で増幅された後に、特には図示しないスピーカ又は出力端子から出力される。

ＣＰＵ１０１は、ＲＡＭ１０２をワークメモリとして使用しながらＲＯＭ１０３に記憶された制御プログラムを実行することにより、電子鍵盤楽器全体の制御動作を実行する。また、ＲＯＭ１０３は、上記制御プログラム及び各種固定データを記憶する。

音源ＬＳＩ１０４は、波形ＲＯＭ１０６から波形を読み出し、Ｄ／Ａコンバータ１１０に出力する。音源ＬＳＩ１０４は、同時に最大２５６ボイスを発振させる能力を有する。

ＧＰＩＯ１１１は、鍵盤１０９とスイッチ部１１０の操作ボタン状態を定常的に走査し、ＣＰＵ１０１に割り込みを掛けて状態変化を伝える。

ＬＣＤコントローラ１１３は、ＬＣＤ１１２を制御するＩＣ（集積回路）である。

図２は、図１のＤ／Ａ変換装置１０５の一実施形態の構成例を示すブロック図である。

減算器２０７及びΣ積分器２０１は、ΔΣ（デルタ−シグマ）変調処理を実行する。

第１量子化器２０２と第２量子化器２０３はそれぞれ、Σ積分器２０１が出力する積分結果２１２を、その値に対応した割合で量子化し、第１量子化信号２１３及び補正値信号２１４を出力する。

第１遅延部２０４は、第２量子化器２０３が出力する補正値信号２１４をオーバーサンプリング周期分遅延させて、補正値遅延信号２１５を出力する。

加算器２０５は、第１量子化器２０２が出力する第１量子化信号２１３と第１遅延部２０４が出力する補正値遅延信号２１５とを加算し、補正値加算信号２１６を出力する。

第２遅延部２０６は、加算器２０５が出力する補正値加算信号２１６をオーバーサンプリング周期分遅延させて、第１帰還信号２１７を出力する。

減算器２０７は、図１の音源ＬＳＩ２０５が出力するデジタル楽音波形値２１０から第２遅延部２０６がが出力する第１帰還信号２１７を減算し、その減算の結果得られる値をΣ積分器２０１に入力させる。

出力部２０８は、オーバーサンプリング周期毎に、第１量子化器２０２が出力する第１量子化信号２１３に対応するデューティ比を有し、オーバーサンプリング周期の中心に対して非対称なパルス形状を含み第１量子化信号２１３に応じたパルス形状を有するパルス信号を生成することにより、ＰＷＭ出力信号２１１を出力する。

このＰＷＭ出力信号２１１は、図１の抵抗Ｒ１０６及び容量Ｃ１０７とからなるローパスフィルタ（出力素子）により平滑化され、アナログ楽音波形信号として図１のアンプ１０８に出力される。

図３は、図２のＤ／Ａ変換装置１０５が目標とする量子化レベルの例を示す図である。本実施形態では、Σ積分器２０１の出力値が−１．０、−０．７５、−０．５０、−０．２５、０．００、０．２５、０．５０、０．７５、１．０の９値に量子化される。

これらの量子化値のそれぞれに対して、本実施形態では、出力部２０８が、量子化値に対応するデューティー比を有し、オーバーサンプリング周期の中心に対して非対称なパルス形状を含み量子化値に応じたパルス形状を有するパルス信号を生成する。

図４は、出力部２０８でのＰＷＭ処理波形の例を示す図である。図１１の従来技術の場合と同様に、図４に示される周期Ｔは、原信号のサンプリング周期Ｆｓを例えば１２８分割したオーバーサンプリング周期である。図４の例は、目標とする量子化値が前述した９値を取り得る場合であり、その９値のそれぞれが図４に示される９種類のデューティー比を有するパルス信号にパルス幅変調される。この変調を行うために、図１１の従来技術の場合と同様に、オーバーサンプリング周期Ｔが更に８分割された周期を有する動作クロックＣＬＫに同期して、各量子化値に対応して各パルス信号のデューティー比が制御される。

この場合、図１１の従来技術の場合とは異なり、本実施形態によるパルス信号のパルス形状として、図４に示されるように、オーバーサンプリング周期Ｔの区間の中心位置Ｔ／２に対して左右対称な形状のほかに、左右非対称な形状も採用される。

この変調制御により、変調段数をオーバーサンプリング周期内でのＰＷＭのための動作クロックの周期数８＋１＝９とすることが可能となって、図１１の場合と同じ動作クロックＣＬＫを用いながら、オーバーサンプリング周期内における量子化段数として、図３に示される９段を達成することが可能となる。図１１の場合の変調段数及び量子化段数は４段であったため本実施形態では２倍強の量子化を行うことが可能となる。

このことは、本実施形態では、従来技術に対して、動作クロックＣＬＫが同一の場合にはダイナミックレンジを２倍強に向上させることができ、ダイナミックレンジを同一とした場合には動作クロックの周波数を１／２弱に下げて消費電力を抑制できることを意味する。

図５は、非対称なＰＷＭ波形における電圧分割制御を説明する図である。図５（ａ）に示される対称なＰＷＭ波形の場合、平均化した電圧の中心点は、オーバーサンプリング周期Ｔの中心時間位置ｂである。本来どのＰＷＭにおけるデューティー比の場合も、各波形の平均かした電圧の中心点がオーバーサンプリング周期内の同じ中心点ｂにないと、正しい量子化値を表現していることにならない。図５（ｂ）に示される非対称のＰＷＭ波形を見てみると、動作クロックＣＬＫの３周期分が電圧のハイレベル区間である。つまり、図５（ｂ）の非対称のＰＷＭ波形における平均化した電圧の中心点はa点となり、オーバーサンプリング周期の中心点ｂ点からずれている。

ここで、a点における電圧値をベクトル分解すると、b点における電圧値とc点における電圧値の合成と考えることができる。ｂ点は現在のオーバーサンプリング周期の中心点、c点は次のオーバーサンプリング周期の中心点である。つまり、非対称ＰＷＭ波形は、変化点を時間的に後にすることで、電圧値を現在のオーバーサンプリング周期の中心点ｂと次のオーバーサンプリング周期の中心点ｃに分割したことと等価に考えることが可能である。

このように、非対称ＰＷＭ波形をオーバーサンプリング周期の２周期にわたってベクトル分割し、ｃ点分に相当する電圧値を次のオーバーサンプリング周期で発生した値に加算して処理することにより、Ｄ／Ａ変換装置の量子化精度を上げることが可能となる。

図２に示されるＤ／Ａ変換装置１０５の構成例は、上述の電圧分割制御を実現する。第１量子化器２０２は図５のｂ点に相当する第１量子化信号２１３を生成し、第２量子化器２０３は図５のｃ点に相当する補正値信号２１４を生成する。補正値信号２１４を第１遅延部２０４で１オーバーサンプリング周期分遅延させて、加算器２０５で第１量子化信号２１３に加算し、得られる補正値加算信号２１６を更に第２の遅延部２０６で１オーバーサンプリング周期分遅延させて第１帰還信号２１７を生成し、次のオーバーサンプリング周期で入力する入力信号２１０から減算してその結果得られる値をΣ積分器２０１に入力させることにより、図５で説明した電圧分割制御が実現される。

以上の制御動作により、非対称にしたことによるＰＷＭ波形の電圧中心のずれは、正しくΣ積分器２０１に反映され、動作クロックＣＬＳの周波数を上げなくても対称でないＰＷＭ波形を利用することができるので、Ｄ／Ａ変換装置１０５のダイナミックレンジを拡大することが可能となる。

図６は、９段階量子化におけるΣ積分器２０１の出力値に対する目標量子化値と、第１量子化器２０２が出力する第１量子化信号２１３の値と、第２量子化器２０３が出力する補正値信号２１４の値と、出力部２０８が生成するパルス信号のパルス形状との関係を表す例を示す図である。

目標量子化値が−１．００、−０．５０、０．００、０．５０、１．００の場合には、図４に示されるように、ＰＷＭ波形のパルス形状はオーバーサンプリング周期の中心点に対して左右対称の形状に設定され、第１量子化器２０２が出力する第１量子化信号２１３の値は目標量子化値と同じ値に設定され、第２量子化器２０３が出力する補正値信号２１４の値はゼロに設定される。

目標量子化値が−０．７５、−０．２５、０．２５、０．７５の場合には、図４に示されるように、ＰＷＭ波形のパルス形状はオーバーサンプリング周期の中心点に対して左右非対称の形状に設定され、第１量子化器２０２が出力する第１量子化信号２１３の値と第２量子化器２０３が出力する補正値信号２１４の値はそれぞれ、各波形の電圧中心点（図４のａ点に対応）とオーバーサンプリング周期の中心点（図４のｂ点に対応）との時間関係に応じた割合に設定される。この場合、第１量子化信号２１３と補正値信号２１４を加算した値が目標量子化値に等しい。

図７は、図２のΣ積分器２０１一実施形態の構成例を示すブロック図である。この構成例では、３つの累算器７０１、７０４、及び７０６が乗算器７０２及び乗算器７０５で順番に乗算係数ａ０及びａ１が乗算されながら結合されることによって、３次のノイズシェイプ動作が実現される。

入力値７０９（＝図２の減算器２０７の出力値）は、累算器７０１に入力し、累算器７０１の出力値は乗算器７０２で乗算係数ａ０が乗算された後、加算器７０３を介して累算器７０４に入力する。累算器７０４の出力値は乗算器７０５で乗算係数ａ１が乗算された後、累算器７０６に入力する。累算器７０６の出力値は、乗算器７０７で乗算係数ｋ０が乗算された後、加算器７０３で乗算器７０２の出力値と加算され、その加算値が累算器７０４にフィードバックされる。累算器７０１と７０４と７０６の各出力値は加算器７０８で加算され、その加算値が出力値７１０として出力される。

以上の構成を有するΣ積分器２０１と図２の減算器２０７とからなるΔΣ変調部によって、ノイズの周波数特性を可聴帯域外に追いやることが可能となる。

図８は、本実施形態と従来技術とでノイズシェイプ特性を比較した図である。図８の８０１は、従来技術による対称ＰＷＭを用いて量子化段階として３段階を実現した場合のノイズシェイプ特性、図８の８０２は、従来技術の３段階の場合と同じ周波数の動作クロックのもとで本実施形態による非対称ＰＷＭを用いて量子化段階として５段階を実現した場合のノイズシェイプ特性、図８の８０３は、従来技術による対称ＰＷＭを用いて動作クロックの周波数をアップさせて量子化段階として５段階を実現した場合のノイズシェイプ特性である。

この比較図から理解されるように、従来技術と同じ周波数の動作クロックを用いた本実施形態による５段階の量子化段階のノイズシェイプ特性は、動作クロックの周波数をアップさせた従来技術による５段階の量子化段階のノイズシェイプ特性とほぼ同じ特性となることがわかる。

図９は、図１のＤ／Ａ変換装置１０５の他の実施形態の構成例を示すブロック図である。図９において、図２の一実施形態の場合と同じ参照番号を付した部分は、図２の場合と同じ動作を実行する。図２の一実施形態では、補正値信号２１４を第１遅延部２０４で遅延させて得られる補正値遅延信号２１５は、加算器２０５にて第１量子化信号２１３と加算された後に第２遅延部２０６で遅延させられて、第１帰還信号２１７の一部として、減算器２０７から入力側に帰還される。これに対して、図９の他の実施形態では、第１量子化信号２１３と補正値信号はそれぞれ、独立して入力側に帰還される。

具体的には、第１量子化信号２１３は、第２遅延部９０３で遅延させられた後に、第１帰還信号９０４として、減算器９０１から入力側に帰還される。一方、補正値信号２１４を第１遅延部２０４で遅延させて得られる補正値遅延信号２１５は、第３遅延部９０５でさらに遅延させられた後、第２帰還信号９０６として、減算器９０２から入力側に帰還される。

以上説明した実施形態により、動作クロックが同一の場合にはダイナミックレンジを向上させることができ、ダイナミックレンジが同一の場合には動作クロックの周波数を下げて消費電力を抑制できる装置を実現することが可能となる。

上述の実施形態では、目標量子化段階が９段階の場合を例にして説明したが、電子楽器等における実際のＤ／Ａ変換装置では、より多い段階の量子化が行われ、そのような多段階の量子化に対しても本実施形態は同様に適用することが可能である。

本実施形態で使用される図２のΣ積分器２０１の構成は、図７の構成に限られるものではなく、様々な構成を採用することが可能である。

本実施形態では、情報処理装置としてＤ／Ａ変換装置を用いた場合を例に説明したが、目標量子化値に対して非対称ＰＷＭを実施するような例、例えばＡ／Ｄ（アナログ−デジタル）変換装置等に対しても本発明を同様に実施することが可能である。

以上の実施形態に関して、更に以下の付記を開示する。
（付記１）
入力された入力信号と、前記入力信号に基づいて生成された第１帰還信号との差を積分し、積分結果を出力する積分処理と、
前記積分処理により出力された前記積分結果を量子化する第１量子化処理と、
前記第１量子化処理により量子化された第１量子化信号に、前記積分処理により出力された前記積分結果に基づいて出力される補正値信号を遅延させた補正値遅延信号を加算処理することにより、前記第１帰還信号を出力する第１帰還信号出力処理と、
前記第１量子化処理により量子化された第１量子化信号に基づいて、或るクロック周期の中心に対して非対称なパルス幅の信号を含む出力信号を出力する出力処理と、
を実行する処理部を備えている、情報処理装置。
（付記２）
前記補正値信号は、前記出力処理が出力する前記パルス幅のパルス幅中心と、前記或るクロック周期のクロック周期中心との差を補正する補正値を示す信号である、付記１に記載の情報処理装置。
（付記３）
前記処理部は、前記積分結果を量子化することにより前記補正値を出力する第２量子化処理を実行し、
前記第１帰還信号は、前記加算処理により出力された補正値加算信号を遅延させている、付記２に記載の情報処理装置。
（付記４）
入力された入力信号と、前記入力信号に基づいて生成された第１帰還信号及び第２帰還信号との差を積分し、積分結果を出力する積分処理と、
前記積分処理により出力された前記積分結果を量子化する第１量子化処理と、
前記第１量子化処理により量子化された第１量子化信号に基づいて、或るクロック周期の中心に対して非対称なパルス幅の信号を含む出力信号を出力する出力処理と、
を実行する処理部を備え、
前記第１帰還信号は、前記第１量子化信号を遅延させ、
前記第２帰還信号は、前記積分処理により出力された前記積分結果に基づいて出力される補正値信号を遅延させている、情報処理装置。
（付記５）
付記１乃至４のいずれかに記載の情報処理装置と、
前記情報処理装置からの出力に基づいて、デジタル−アナログ変換した楽音を発音する発音部と、
を備えた電子楽器。
（付記６）
入力された入力信号と、前記入力信号に基づいて生成された第１帰還信号との差を積分し、積分結果を出力する積分処理と、
前記積分処理により出力された前記積分結果を量子化する第１量子化処理と、
前記第１量子化処理により量子化された第１量子化信号に、前記積分処理により出力された前記積分結果に基づいて出力される補正値信号を遅延させた補正値遅延信号を加算処理することにより、前記第１帰還信号を出力する第１帰還信号出力処理と、
前記第１量子化処理により量子化された第１量子化信号に基づいて、或るクロック周期の中心に対して非対称なパルス幅の信号を含む出力信号を出力する出力処理と、
を実行する情報処理方法。
（付記７）
入力された入力信号と、前記入力信号に基づいて生成された第１帰還信号との差を積分し、積分結果を出力する積分処理のステップと、
前記積分処理のステップにより出力された前記積分結果を量子化する第１量子化処理のステップと、
前記第１量子化処理のステップにより量子化された第１量子化信号に、前記積分処理のステップにより出力された前記積分結果に基づいて出力される補正値信号を遅延させた補正値遅延信号を加算処理することにより、前記第１帰還信号を出力する第１帰還信号出力処理のステップと、
前記第１量子化処理のステップにより量子化された第１量子化信号に基づいて、或るクロック周期の中心に対して非対称なパルス幅の信号を含む出力信号を出力する出力処理のステップと、
をコンピュータに実行させるためのプログラム。

１０１ＣＰＵ
１０２ＲＡＭ
１０３ＲＯＭ
１０４音源ＬＳＩ
１０５Ｄ／Ａコンバータ
１０６抵抗Ｒ
１０７容量Ｃ
１０８アンプ
１０９鍵盤
１１０スイッチ部
１１１ＧＰＩＯ
１１２ＬＣＤ
１１３ＬＣＤコントローラ
１１４システムバス
２０１ Σ積分器
２０２第１の量子化器
２０３第２の量子化器
２０４第１遅延部
２０５加算器
２０６第２遅延部
２０７、９０１、９０２減算器
２０８出力部
２１０入力信号
２１１ＰＷＭ出力信号
２１２積分結果
２１３第１量子化信号
２１４補正値信号
２１５補正値遅延信号
２１６補正値加算信号
２１７、９０４第１帰還信号
９０２第２遅延部
９０５第３遅延部
９０６第２帰還信号

Claims

入力された入力信号と、前記入力信号に基づいて生成された帰還信号との差を積分し、積分結果を出力する積分処理と、
前記積分処理により出力された前記積分結果を量子化することにより、第１量子化信号を出力する第１量子化処理と、
前記積分処理により出力された前記積分結果を量子化することにより、補正値信号を出力する第２量子化処理と、
前記第１量子化信号を第１遅延量で遅延させた第１帰還信号と、前記補正値信号を前記第１遅延量とは異なる第２遅延量で遅延させた第２帰還信号と、を含む前記帰還信号を出力する帰還信号出力処理と、
前記第１量子化信号に基づいて、或るクロック周期の中心に対して対称なパルス形状を有するパルス信号と、前記或るクロック周期の中心に対して非対称なパルス形状を有するパルス信号と、を含む出力信号を出力する出力処理と、
を実行する処理部を備え、
前記第２量子化処理は、前記出力処理により前記対称なパルス形状を有するパルス信号が出力される場合は０とし、前記出力処理により前記非対称なパルス形状を有するパルス信号が出力される場合は、前記パルス信号の中心と前記或るクロック周期の中心との差を補正する補正値を示す信号として前記補正値信号を出力する処理である、情報処理装置。
前記帰還信号出力処理は、前記第１量子化信号を前記或るクロック周期分遅延させた前記第１帰還信号と、前記補正値信号を前記或るクロック周期の２周期分遅延させた前記第２帰還信号と、を含む前記帰還信号を出力する処理であり、
前記第１量子化処理は、前記出力処理により前記対称なパルス形状を有するパルス信号が出力される場合は目標量子化値を示し、前記出力処理により前記非対称なパルス形状を有するパルス信号が出力される場合は前記目標量子化値よりも小さい第１値を示す信号として前記第１量子化信号を出力する処理であり、
前記第２量子化処理は、前記出力処理により前記対称なパルス形状を有するパルス信号が出力される場合は０とし、前記出力処理により前記非対称なパルス形状を有するパルス信号が出力される場合は、前記目標量子化値と前記第１値との差を示す信号として前記補正値信号を出力する処理である、
請求項１に記載の情報処理装置。
前記帰還信号出力処理は、前記第１量子化信号に、前記補正値信号を遅延させた補正値遅延信号を加算して補正値加算信号を出力するとともに、前記補正値加算信号を更に遅延させることにより前記帰還信号を出力する処理である、請求項１または２に記載の情報処理装置。
前記積分処理は、前記入力信号と、前記第１帰還信号及び前記第２帰還信号との差を積分し、積分結果を出力する処理である、請求項１または２に記載の情報処理装置。
請求項１乃至４のいずれかに記載の情報処理装置と、
前記情報処理装置からの出力に基づいて、デジタル−アナログ変換した楽音を発音する発音部と、
を備えた電子楽器。
装置が、
入力された入力信号と、前記入力信号に基づいて生成された帰還信号との差を積分し、積分結果を出力する積分処理と、
前記積分処理により出力された前記積分結果を量子化することにより、第１量子化信号を出力する第１量子化処理と、
前記積分処理により出力された前記積分結果を量子化することにより、補正値信号を出力する第２量子化処理と、
前記第１量子化信号を第１遅延量で遅延させた第１帰還信号と、前記補正値信号を前記第１遅延量とは異なる第２遅延量で遅延させた第２帰還信号と、を含む前記帰還信号を出力する帰還信号出力処理と、
前記第１量子化信号に基づいて、或るクロック周期の中心に対して対称なパルス形状を有するパルス信号と、前記或るクロック周期の中心に対して非対称なパルス形状を有するパルス信号と、を含む出力信号を出力する出力処理と、
を実行し、
前記第２量子化処理は、前記出力処理により前記対称なパルス形状を有するパルス信号が出力される場合は０とし、前記出力処理により前記非対称なパルス形状を有するパルス信号が出力される場合は、前記パルス信号の中心と前記或るクロック周期の中心との差を補正する補正値を示す信号として前記補正値信号を出力する処理である、情報処理方法。
コンピュータに、
入力された入力信号と、前記入力信号に基づいて生成された帰還信号との差を積分し、積分結果を出力する積分処理と、
前記積分処理により出力された前記積分結果を量子化することにより、第１量子化信号を出力する第１量子化処理と、
前記積分処理により出力された前記積分結果を量子化することにより、補正値信号を出力する第２量子化処理と、
前記第１量子化信号を第１遅延量で遅延させた第１帰還信号と、前記補正値信号を前記第１遅延量とは異なる第２遅延量で遅延させた第２帰還信号と、を含む前記帰還信号を出力する帰還信号出力処理と、
前記第１量子化信号に基づいて、或るクロック周期の中心に対して対称なパルス形状を有するパルス信号と、前記或るクロック周期の中心に対して非対称なパルス形状を有するパルス信号と、を含む出力信号を出力する出力処理と、
を実行させ、
前記第２量子化処理は、前記出力処理により前記対称なパルス形状を有するパルス信号が出力される場合は０とし、前記出力処理により前記非対称なパルス形状を有するパルス信号が出力される場合は、前記パルス信号の中心と前記或るクロック周期の中心との差を補正する補正値を示す信号として前記補正値信号を出力する処理である、プログラム。