JPH0779363B2 - 遅延検波回路 - Google Patents
遅延検波回路Info
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- JPH0779363B2 JPH0779363B2 JP2171541A JP17154190A JPH0779363B2 JP H0779363 B2 JPH0779363 B2 JP H0779363B2 JP 2171541 A JP2171541 A JP 2171541A JP 17154190 A JP17154190 A JP 17154190A JP H0779363 B2 JPH0779363 B2 JP H0779363B2
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- Japan
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- delay
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- detection circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2331—Demodulator circuits; Receiver circuits using non-coherent demodulation wherein the received signal is demodulated using one or more delayed versions of itself
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル通信方式の受信装置において使
用され、受信した信号からディジタル信号を再生するた
めに用いられる遅延検波回路に関するものである。
用され、受信した信号からディジタル信号を再生するた
めに用いられる遅延検波回路に関するものである。
第６図は例えば電気通信術語事典（昭和57年社団法人電
気通信協会発行）に示された２値PSK信号を入力信号と
する従来の遅延検波回路を示すブロック図である。図に
おいて、１は受信信号の入力端子、２は入力信号（受信
信号）を１シンボル時間Ｔだけ遅延させる遅延回路、８
は受信信号と遅延回路２が出力した遅延信号とを位相比
較するために乗算する乗算器（位相検波回路）、９は高
周波成分を除去する低域通過フィルタ（位相検波回
路）、10は復調データの出力端子である。
気通信協会発行）に示された２値PSK信号を入力信号と
する従来の遅延検波回路を示すブロック図である。図に
おいて、１は受信信号の入力端子、２は入力信号（受信
信号）を１シンボル時間Ｔだけ遅延させる遅延回路、８
は受信信号と遅延回路２が出力した遅延信号とを位相比
較するために乗算する乗算器（位相検波回路）、９は高
周波成分を除去する低域通過フィルタ（位相検波回
路）、10は復調データの出力端子である。
次に動作について説明する。入力端子１から入力される
受信信号をＩ（ｔ）cos2πfctとする。ここで、fcは搬
送波周波数、Ｉ（ｔ）はデータである。１シンボルに対
応した時間をＴとすると、データＩ（ｔ）は、Ｔごとの
サンプル点でデータ「０」，「１」に応じて＋A,−Ａで
あるとする（Ａは正数）。また、１シンボル時間Ｔは1/
fcで割り切れるとする。すなわち、Ｔ＝n/fc（ｎは整
数）とする。
受信信号をＩ（ｔ）cos2πfctとする。ここで、fcは搬
送波周波数、Ｉ（ｔ）はデータである。１シンボルに対
応した時間をＴとすると、データＩ（ｔ）は、Ｔごとの
サンプル点でデータ「０」，「１」に応じて＋A,−Ａで
あるとする（Ａは正数）。また、１シンボル時間Ｔは1/
fcで割り切れるとする。すなわち、Ｔ＝n/fc（ｎは整
数）とする。
受信信号は、遅延回路２で１シンボル時間遅延され、遅
延信号となる。そして、乗算器８は、受信信号そのもの
と遅延信号とを乗算する。乗算器８の出力は以下のよう
になる。
延信号となる。そして、乗算器８は、受信信号そのもの
と遅延信号とを乗算する。乗算器８の出力は以下のよう
になる。
低域通過フィルタ（LPF）９はcos4πft分を通過させな
いように設定されているので、LPF9の出力は である。従って、出力端子10から が出力される。次段に設けられている符号判定回路（図
示せず）は、 の符号を判定する。そして、符号が正のときには入力信
号と遅延信号とは同位相であって１シンボル前のシンボ
ルと同じシンボルを受信したと判定でき、符号が負のと
きには入力信号と遅延信号とは異なる位相であって異な
るシンボルを受信したと判定できる。なお、ここでは受
信信号を２値PSK信号の場合について説明したが、受信
信号が４値以上のPSK信号の場合には、第６図に示す回
路が複数個用いられる。
いように設定されているので、LPF9の出力は である。従って、出力端子10から が出力される。次段に設けられている符号判定回路（図
示せず）は、 の符号を判定する。そして、符号が正のときには入力信
号と遅延信号とは同位相であって１シンボル前のシンボ
ルと同じシンボルを受信したと判定でき、符号が負のと
きには入力信号と遅延信号とは異なる位相であって異な
るシンボルを受信したと判定できる。なお、ここでは受
信信号を２値PSK信号の場合について説明したが、受信
信号が４値以上のPSK信号の場合には、第６図に示す回
路が複数個用いられる。
ところで、１シンボル時間Ｔが1/fcで割り切れないとき
には、１シンボル時間遅延した遅延信号の位相が受信信
号の位相と揃わなくなり、上記説明が成り立たない。つ
まり、cos2πfc（ｔ−Ｔ）＝cos2πfctが成立しない。
には、１シンボル時間遅延した遅延信号の位相が受信信
号の位相と揃わなくなり、上記説明が成り立たない。つ
まり、cos2πfc（ｔ−Ｔ）＝cos2πfctが成立しない。
ここで、Ｔ＝n/fc−Δｔとすると、 cos2πfc（ｔ−Ｔ）＝cos2πfc（ｔ−n/fc＋Δｔ） ＝cos2πfc（ｔ＋Δｔ） となる。従って、遅延信号の位相を揃えるために、遅延
時間をＴ＋Δｔとする必要がある。このとき、遅延信号
は、第７図に示すように、Ｉ（ｔ−Ｔ−Δｔ）cos2πfc
tとなる。従って、出力端子10から復調データとして が出力される。
時間をＴ＋Δｔとする必要がある。このとき、遅延信号
は、第７図に示すように、Ｉ（ｔ−Ｔ−Δｔ）cos2πfc
tとなる。従って、出力端子10から復調データとして が出力される。
従来の遅延検波回路は以上のように構成されているの
で、１シンボル時間が搬送波の周期の整数倍となってい
ないときには、受信信号と位相が比較される遅延信号の
遅延時間が１シンボル時間Ｔにならず、その結果、復調
データに誤差が生じ誤り率が増加するなどの課題があっ
た。
で、１シンボル時間が搬送波の周期の整数倍となってい
ないときには、受信信号と位相が比較される遅延信号の
遅延時間が１シンボル時間Ｔにならず、その結果、復調
データに誤差が生じ誤り率が増加するなどの課題があっ
た。
この発明は上記のような課題を解消するためになされた
もので、受信信号と位相比較される信号の遅延時間が１
シンボル時間に等しくなるような遅延検波回路を得るこ
とを目的とする。
もので、受信信号と位相比較される信号の遅延時間が１
シンボル時間に等しくなるような遅延検波回路を得るこ
とを目的とする。
この発明に係る遅延検波回路は、入力信号をそれぞれ異
なる遅延時間だけ遅延する複数の遅延回路と、これらの
遅延回路の出力信号をもとに、１シンボル時間前の入力
信号を推定する合成回路と、この合成回路の出力信号と
入力信号との位相差に対応した復調データを出力する位
相検波回路とを備えたものである。
なる遅延時間だけ遅延する複数の遅延回路と、これらの
遅延回路の出力信号をもとに、１シンボル時間前の入力
信号を推定する合成回路と、この合成回路の出力信号と
入力信号との位相差に対応した復調データを出力する位
相検波回路とを備えたものである。
この発明における合成回路は、遅延時間が異なる複数の
遅延信号から、１シンボル時間前の入力信号を推定し、
１シンボル時間が搬送波の周期の整数倍になっていない
場合であっても、位相差を検出する回路に対して、入力
信号が１シンボル時間遅延された遅延信号を供給する。
遅延信号から、１シンボル時間前の入力信号を推定し、
１シンボル時間が搬送波の周期の整数倍になっていない
場合であっても、位相差を検出する回路に対して、入力
信号が１シンボル時間遅延された遅延信号を供給する。
以下、この発明の一実施例を図について説明する。第１
図において、３は受信信号を約１シンボル時間遅延させ
る第１の遅延回路、４は第１の遅延回路３の出力をさら
に遅延させる第２の遅延回路、５は第１の遅延回路３お
よび第２の遅延回路４の出力を導入して１シンボル時間
受信信号を遅延させた推定遅延信号を出力する合成回路
である。その他のものは同一符号を付して第６図に示し
たものと同一のものである。
図において、３は受信信号を約１シンボル時間遅延させ
る第１の遅延回路、４は第１の遅延回路３の出力をさら
に遅延させる第２の遅延回路、５は第１の遅延回路３お
よび第２の遅延回路４の出力を導入して１シンボル時間
受信信号を遅延させた推定遅延信号を出力する合成回路
である。その他のものは同一符号を付して第６図に示し
たものと同一のものである。
次に動作について説明する。この場合にも、受信信号と
して２値PSK信号を例にする。入力端子１から入力され
る受信信号をＩ（ｔ）cos2πfctとする。ここで、fcは
搬送波周波数、Ｉ（ｔ）はデータである。データＩ
（ｔ）は、Ｔごとのサンプル点でデータ「０」，「１」
に応じて＋A,−Ａであるとする（Ａは正数）。Ｔ＝n/fc
−Δｔ（ｎは整数,0≦Δｔ＜1/fc）とする。
して２値PSK信号を例にする。入力端子１から入力され
る受信信号をＩ（ｔ）cos2πfctとする。ここで、fcは
搬送波周波数、Ｉ（ｔ）はデータである。データＩ
（ｔ）は、Ｔごとのサンプル点でデータ「０」，「１」
に応じて＋A,−Ａであるとする（Ａは正数）。Ｔ＝n/fc
−Δｔ（ｎは整数,0≦Δｔ＜1/fc）とする。
受信信号は、第１の遅延回路３に入力され、適当な時間
Ｔ−Δt1だけ遅延される。そして、第２の遅延回路４で
さらにΔt1＋Δt0だけ遅延され、計Ｔ＋Δt0遅延され
る。一例として、０≦Δｔ＜1/2fc,Δt1＝1/2fc−Δt,
Δt0＝Δｔの場合を考える。このとき、第１の遅延回路
３の出力は、 Ｉ（ｔ−Ｔ＋Δt1）cos2πfc（ｔ−Ｔ＋Δt1） ＝Ｉ（ｔ−Ｔ＋1/2fc−Δｔ）cos2πfc（ｔ−n/fc＋Δ
ｔ＋1/2fc−Δｔ） ＝Ｉ（ｔ−Ｔ＋1/2fc−Δｔ）cos2πfc（ｔ−n/fc＋1/2
fc） ＝−Ｉ（ｔ−Ｔ＋1/2fc−Δｔ）cos2πfct…（１） となる。第３図（Ｂ）にＩ（ｔ−Ｔ）cos2πfctを基準
とした第１の遅延回路３の出力例を示す。また、第２の
遅延回路４の出力は、 Ｉ（ｔ−Ｔ−Δt0）cos2πfc（ｔ−Ｔ−Δt0） ＝Ｉ（ｔ−Ｔ−Δｔ）cos2πfc（ｔ−n/fc＋Δｔ−Δ
ｔ） ＝Ｉ（ｔ−Ｔ−Δｔ）cos2πfc（ｔ−n/fc） ＝Ｉ（ｔ−Ｔ−Δｔ）cos（２πfct−2nπ） ＝Ｉ（ｔ−Ｔ−Δｔ）cos2πfct…（２） となる。第３図（Ｃ）に第２の遅延回路４の出力例を示
す。そして、合成回路５は、第１の遅延回路３の出力と
第２の遅延回路４の出力とからＩ（ｔ−Ｔ）cos2πfct
を推定する。推定遅延信号を第３図（Ｄ）に破線で示
す。推定の方法としては、例えば直線近似が考えられ
る。つまり、Ｉ（ｔ）が直線的に変化するとすると、 Ｉ（ｔ−Ｔ）≒｛Δｔ・Ｉ（ｔ−Ｔ＋1/2fc−Δｔ）＋
（1/2fc−Δｔ）・Ｉ（ｔ−Ｔ−Δｔ）｝／（1/2fc） と近似できる。特に、Δｔ＝1/4fcのときには、
（１）、（２）式はそれぞれ、 −Ｉ（ｔ−Ｔ＋1/2fc−Δｔ）cos2πfct ＝−Ｉ（ｔ−Ｔ＋1/4fc）cos2πfct…（３） Ｉ（ｔ−Ｔ−Δｔ）cos2πfct ＝Ｉ（ｔ−Ｔ−1/4fc）cos2πfct…（４） となるので、第２図に示すように、第１の遅延回路３の
出力を反転する反転器６、および反転器６の出力と第２
の遅延回路４の出力との平均をとる平均回路７で合成回
路５が実現できる。そして、合成回路５が出力した推定
遅延信号と受信信号とは、従来の場合と同様に、乗算器
８で乗算される。さらに、LPF9から復調データ が出力される。
Ｔ−Δt1だけ遅延される。そして、第２の遅延回路４で
さらにΔt1＋Δt0だけ遅延され、計Ｔ＋Δt0遅延され
る。一例として、０≦Δｔ＜1/2fc,Δt1＝1/2fc−Δt,
Δt0＝Δｔの場合を考える。このとき、第１の遅延回路
３の出力は、 Ｉ（ｔ−Ｔ＋Δt1）cos2πfc（ｔ−Ｔ＋Δt1） ＝Ｉ（ｔ−Ｔ＋1/2fc−Δｔ）cos2πfc（ｔ−n/fc＋Δ
ｔ＋1/2fc−Δｔ） ＝Ｉ（ｔ−Ｔ＋1/2fc−Δｔ）cos2πfc（ｔ−n/fc＋1/2
fc） ＝−Ｉ（ｔ−Ｔ＋1/2fc−Δｔ）cos2πfct…（１） となる。第３図（Ｂ）にＩ（ｔ−Ｔ）cos2πfctを基準
とした第１の遅延回路３の出力例を示す。また、第２の
遅延回路４の出力は、 Ｉ（ｔ−Ｔ−Δt0）cos2πfc（ｔ−Ｔ−Δt0） ＝Ｉ（ｔ−Ｔ−Δｔ）cos2πfc（ｔ−n/fc＋Δｔ−Δ
ｔ） ＝Ｉ（ｔ−Ｔ−Δｔ）cos2πfc（ｔ−n/fc） ＝Ｉ（ｔ−Ｔ−Δｔ）cos（２πfct−2nπ） ＝Ｉ（ｔ−Ｔ−Δｔ）cos2πfct…（２） となる。第３図（Ｃ）に第２の遅延回路４の出力例を示
す。そして、合成回路５は、第１の遅延回路３の出力と
第２の遅延回路４の出力とからＩ（ｔ−Ｔ）cos2πfct
を推定する。推定遅延信号を第３図（Ｄ）に破線で示
す。推定の方法としては、例えば直線近似が考えられ
る。つまり、Ｉ（ｔ）が直線的に変化するとすると、 Ｉ（ｔ−Ｔ）≒｛Δｔ・Ｉ（ｔ−Ｔ＋1/2fc−Δｔ）＋
（1/2fc−Δｔ）・Ｉ（ｔ−Ｔ−Δｔ）｝／（1/2fc） と近似できる。特に、Δｔ＝1/4fcのときには、
（１）、（２）式はそれぞれ、 −Ｉ（ｔ−Ｔ＋1/2fc−Δｔ）cos2πfct ＝−Ｉ（ｔ−Ｔ＋1/4fc）cos2πfct…（３） Ｉ（ｔ−Ｔ−Δｔ）cos2πfct ＝Ｉ（ｔ−Ｔ−1/4fc）cos2πfct…（４） となるので、第２図に示すように、第１の遅延回路３の
出力を反転する反転器６、および反転器６の出力と第２
の遅延回路４の出力との平均をとる平均回路７で合成回
路５が実現できる。そして、合成回路５が出力した推定
遅延信号と受信信号とは、従来の場合と同様に、乗算器
８で乗算される。さらに、LPF9から復調データ が出力される。
なお、上記実施例では、０≦Δｔ＜1/2fcの場合につい
て説明したが、1/2fc≦Δｔ＜1/fcの場合にも上記実施
例と同様に、推定遅延信号を得ることができる。
て説明したが、1/2fc≦Δｔ＜1/fcの場合にも上記実施
例と同様に、推定遅延信号を得ることができる。
また、上記実施例では位相検波回路として乗算器８とLP
F9とを設けたものを示したが、乗算器８およびLPF9は様
々の構成のものがあり、一般的には、第４図に示すよう
に位相検波器11として表わすことができる。
F9とを設けたものを示したが、乗算器８およびLPF9は様
々の構成のものがあり、一般的には、第４図に示すよう
に位相検波器11として表わすことができる。
また、上記実施例では遅延検波回路について説明した
が、AFC回路であってもよく上記実施例と同様の効果を
奏する。ところで、上記実施例では、受信信号が２値PS
K信号の場合について説明したが、４値PSK信号等の他の
信号の場合にも適用できる。第５図は受信信号が４値PS
K信号の場合の構成例を示したブロック図である。図に
おいて、4aは第２の遅延回路、4bは第３の遅延回路、5
a,5bは合成回路、8a,8bは乗算器、9a,9bはLPF、10a,10b
は出力端子である。この場合には、合成回路5aは第２の
遅延回路4aの出力と第３の遅延回路4bの出力とから遅延
信号を推定し、合成回路5bは第１の遅延回路３の出力と
第２の遅延回路4aの出力とから遅延信号を推定する。そ
して、乗算器8a,8bおよびLPF9a,9bは、それぞれ第１図
に示した乗算器８およびLPF9と同様に動作して復調デー
タを出力する。
が、AFC回路であってもよく上記実施例と同様の効果を
奏する。ところで、上記実施例では、受信信号が２値PS
K信号の場合について説明したが、４値PSK信号等の他の
信号の場合にも適用できる。第５図は受信信号が４値PS
K信号の場合の構成例を示したブロック図である。図に
おいて、4aは第２の遅延回路、4bは第３の遅延回路、5
a,5bは合成回路、8a,8bは乗算器、9a,9bはLPF、10a,10b
は出力端子である。この場合には、合成回路5aは第２の
遅延回路4aの出力と第３の遅延回路4bの出力とから遅延
信号を推定し、合成回路5bは第１の遅延回路３の出力と
第２の遅延回路4aの出力とから遅延信号を推定する。そ
して、乗算器8a,8bおよびLPF9a,9bは、それぞれ第１図
に示した乗算器８およびLPF9と同様に動作して復調デー
タを出力する。
以上のように、この発明によれば遅延検波回路を、複数
の遅延回路の出力を合成して遅延信号を推定するように
構成したので、１シンボル時間が搬送波の周期の整数倍
となっていない場合であっても、復調データの誤差を小
さくすることができ、その結果復調特性のよいものが得
られる効果がある。
の遅延回路の出力を合成して遅延信号を推定するように
構成したので、１シンボル時間が搬送波の周期の整数倍
となっていない場合であっても、復調データの誤差を小
さくすることができ、その結果復調特性のよいものが得
られる効果がある。
第１図はこの発明の一実施例による遅延検波回路を示す
ブロック図、第２図は合成回路の一構成例を示すブロッ
ク図、第３図は第１図に示した遅延検波回路の動作を説
明するための波形図、第４図はこの発明の他の実施例に
よる遅延検波回路を示すブロック図、第５図は４値PSK
信号に適用したこの発明の一実施例による遅延検波回路
を示すブロック図、第６図は２値PSK信号を入力する従
来の遅延検波回路を示すブロック図、第７図は第６図に
示した遅延検波回路の動作を説明するための波形図であ
る。 ３は第１の遅延回路、４は第２の遅延回路、５は合成回
路、８は乗算器（位相検波回路）、９はLPF（位相検波
回路）。 なお、図中、同一符号は同一、または相当部分を示す。
ブロック図、第２図は合成回路の一構成例を示すブロッ
ク図、第３図は第１図に示した遅延検波回路の動作を説
明するための波形図、第４図はこの発明の他の実施例に
よる遅延検波回路を示すブロック図、第５図は４値PSK
信号に適用したこの発明の一実施例による遅延検波回路
を示すブロック図、第６図は２値PSK信号を入力する従
来の遅延検波回路を示すブロック図、第７図は第６図に
示した遅延検波回路の動作を説明するための波形図であ
る。 ３は第１の遅延回路、４は第２の遅延回路、５は合成回
路、８は乗算器（位相検波回路）、９はLPF（位相検波
回路）。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】ディジタル変調信号を入力してこの入力信
号をそれぞれ異なる遅延時間だけ遅延する複数の遅延回
路と、これら遅延回路の出力信号を導入し、導入した信
号を合成して１シンボル時間前の前記入力信号を推定し
推定遅延信号を出力する合成回路と、前記推定遅延信号
と前記入力信号との位相差に対応した復調データを出力
する位相検波回路とを備えた遅延検波回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171541A JPH0779363B2 (ja) | 1990-06-29 | 1990-06-29 | 遅延検波回路 |
| US07/701,038 US5307380A (en) | 1990-06-29 | 1991-05-16 | Delaying detection circuit |
| CA002042797A CA2042797C (en) | 1990-06-29 | 1991-05-16 | Delay detecting circuit for phase shift keying modulated signals |
| GB9111281A GB2246495B (en) | 1990-06-29 | 1991-05-24 | Differential detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171541A JPH0779363B2 (ja) | 1990-06-29 | 1990-06-29 | 遅延検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461450A JPH0461450A (ja) | 1992-02-27 |
| JPH0779363B2 true JPH0779363B2 (ja) | 1995-08-23 |
Family
ID=15925038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171541A Expired - Fee Related JPH0779363B2 (ja) | 1990-06-29 | 1990-06-29 | 遅延検波回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5307380A (ja) |
| JP (1) | JPH0779363B2 (ja) |
| CA (1) | CA2042797C (ja) |
| GB (1) | GB2246495B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0758551A (ja) * | 1993-08-10 | 1995-03-03 | Sony Corp | 周波数復調回路 |
| US5515371A (en) * | 1994-10-26 | 1996-05-07 | Adtran | Timeslot interleaving delay compensation (bonding) mechanism for time division multiplexed digital communication network |
| US5719903A (en) * | 1995-06-28 | 1998-02-17 | Motorola, Inc. | Method and apparatus for receiving symbols |
| DE10314808B4 (de) * | 2003-04-01 | 2014-09-25 | Intel Mobile Communications GmbH | Abtastzeitbestimmung beim Empfang höherwertig frequenz- oder phasenmodulierter Empfangssignale durch Korrelationsverfahren |
| WO2007030860A1 (en) | 2005-09-12 | 2007-03-22 | Magellan Technology Pty Ltd | A method and apparatus adapted to demodulate a data signal |
| US10491264B1 (en) | 2018-11-12 | 2019-11-26 | Analog Devices Global Unlimited Company | Combined demodulator and despreader |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS56160157A (en) * | 1980-04-22 | 1981-12-09 | Sony Corp | Bit clock reproducing circuit |
| DE3030853A1 (de) * | 1980-08-14 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und schaltungsanordnung zum demodulieren zeitdiskreter frequenzmodulierter signale |
| DE3171263D1 (en) * | 1980-12-12 | 1985-08-08 | Philips Electronic Associated | Phase sensitive detector |
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