JPH0779364B2 - 動的ハイパーチャンネル写像による統合データリンク制御装置 - Google Patents

動的ハイパーチャンネル写像による統合データリンク制御装置

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JPH0779364B2
JPH0779364B2 JP3062422A JP6242291A JPH0779364B2 JP H0779364 B2 JPH0779364 B2 JP H0779364B2 JP 3062422 A JP3062422 A JP 3062422A JP 6242291 A JP6242291 A JP 6242291A JP H0779364 B2 JPH0779364 B2 JP H0779364B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】ハイパーチャンネルは、Ｈチャン
ネルとしても知られ、本明細書の他の部分では「拡張チ
ャンネル」とも称するが、より小さなチャンネルを組合
せて一層大きな帯域幅を得るように形成されたチャンネ
ルである（ＣＣＩＴＴ赤本、ｖｏｌ.、Ｆａｓｃｉｃｌ
ｅ ．５、統合サービス・ディジタル回路網（ＩＳＤ
Ｎ）、シリーズ”の勧告、Ｇｅｎｅｖａ １９８５を参
照）。ＩＳＤＮ環境でのハイパーチャンネルに関するＣ
ＣＩＴＴの勧告は、各々が国家高速通信リンクに関連す
る固定帯域幅を有する三つの形式のハイパーチャンネル
を考えている。この三つの形式とは、３８４ ｋｂｐｓ
で動作するＨ０形ハイパーチャンネル、１,５３６ Ｍｂ
ｐｓ（すなわちＨ０の４倍の速さ）で動作するＨ１１ハ
イパーチャンネル、および１,９２０ Ｍｂｐｓ（すなわ
ちＨ０の５倍の速さ）で動作するＨ１２ハイパーチャン
ネルである。
【０００２】上述のＣＣＩＴＴの勧告は、ディジタル音
声およびデータの通信を統合支持する環境を規定するも
のであり、この環境に向って国家的および超国家的電気
通信搬送システムが現在のところ米国および他のどこか
で発達すると思われる。基本単純音声チャンネルは６４
ｋｂｐｓで動作し、全二重音声チャンネルは１２８ Ｋ
ｂｐｓで動作する（商業上受入れ可能と考えられる品質
レベルの音声通信を支持するため）。規定されたような
ハイパーチャンネルに対して選択された動作速度は、単
純または全二重のいずれかの、単一音声チャンネルに必
要な基本速度の所定倍数である。
【０００３】本発明は、ハイパーチャンネルの動的形成
および分離を支持すると共に、ＣＣＩＴＴ勧告により課
せられる制限を乗り越える融通性特性を有する、データ
リンク制御装置に関する。
【０００４】
【従来の技術】上に記したように、商業的に受入れ可能
な音声通信（一方向）を支持する基本速度は３２ Ｋｂ
ｐｓである。ＩＳＤＮ環境で動作するに適するデータリ
ンク制御装置はそれ故、音声通信およびデータ通信の少
くとも数チャンネルを同時に支持すると予想され、それ
故基本音声速度の倍数の動作速度を持つべきである。
【０００５】更に上に記したとおり、ＣＣＩＴＴ勧告で
規定されているようなハイパーチャンネルの動作速度
は、単純音声リンクに必要な基本速度の所定倍数であ
る。
【０００６】本発明は、従来考えられていなかった容量
の割当に幾分の融通性を有する、基本音声およびデータ
のチャンネルおよびハイパーチャンネルを支持するデー
タリンク制御装置を探究し提供するものである。
【０００７】
【発明が解決しようとする課題】本発明の目的は、フレ
ーム内に周期的に反復する基本時分割チャンネルを有
し、基本チャンネルを可変に組合せて基本チャンネルよ
り大きい帯域幅を有する拡張チャンネルを形成する設備
を備えた、データリンク制御装置を提供することであ
る。
【０００８】他の目的は、フレーム内に周期的に反復す
る基本時分割チャンネルを有し、基本チャンネルを可変
に組合せて拡大帯域幅のハイパーチャンネルを形成する
設備を備えた、データリンク制御装置を提供することで
ある。
【０００９】他の目的は、順序良く並んだフレーム内に
周期的に反復する基本時分割チャンネルを有し、前記フ
レームの任意の時間位置に現われる複数の基本チャンネ
ルを、基本チャンネルの最大データ処理速度の倍数で動
作することができる単一拡張チャンネルに、選択的に組
合せるようにすることができる、データリンク制御装置
を提供することである。
【００１０】他の目的は、今特性を述べたような装置で
あって、更に、前記拡張チャンネルを形成するように組
合せた基本チャンネルと前記組合せた基本チャンネルの
内の基本の一つとの間に複数対１の関係を形成するよう
になっており、これにより前記拡張チャンネルの動作に
対する制御パラメータを前記基準チャンネルに関しての
み効率良く格納することができる装置を提供することで
ある。
【００１１】他の目的は、今特徴を述べたような装置で
あって、前記基準チャンネルが前記フレームに最も早く
現われる前記組合せチャンネルの一つとして選択される
装置を提供することである。
【００１２】他の目的は、今特徴を述べたような装置で
あって、前記複数対１の関係を示す構成レジスタを備え
ている装置を提供することである。
【００１３】他の目的は、今特徴を述べたような装置で
あって、前記基本チャンネルに対応して循環するカウン
ト手段を有し、更に、該カウント手段と結合して前記チ
ャンネルに関連するタイムスロット指示を発生する手段
を備え、更に、前記カウント手段、前記構成レジスタ、
および指示手段に結合して前記組合せチャンネルに関連
するカウントを前記基本チャンネルの基準の一つと関連
するタイムスロット指示に変換する手段を備えている装
置を提供することである。
【００１４】他の目的は、今特徴を述べたような装置で
あって、前記基本チャンネルに関する情報を格納するよ
うに区切られたＲＡＭ記憶装置アレイを備え、更に、前
記タイムスロット指示手段に結合して前記記憶装置アレ
イに部分アドレスを供給する手段を備え、これにより個
々の基本チャンネルに専用される前記アレイの部分が、
前記フレームに前記個々のチャンネルが現われている期
間中にアドレスされ、これにより前記組合せ基本チャン
ネルの前記基準の一つに専用される前記アレイの部分が
前記フレームに前記組合せチャンネルのいずれかが現わ
れている期間中にアドレスされる装置を提供することで
ある。
【００１５】他の目的は、今特徴を述べたような装置で
あって、前記基本チャンネルに関するデータを転送する
要求を発生する手段、前記組合せ基本チャンネルのいず
れかからの要求と組合わされていない前記基本チャンネ
ルのいずれからの要求とを区別する手段、および前記タ
イムスロット指示手段および区別手段に結合して前記組
合せチャンネルのいずれかに関する要求を前記基準チャ
ンネルの関連する一つと関係づける手段を備え、これに
より前記いずれかの組合せチャンネルに関するデータを
転送するように取られる処置が関連基準チャンネルに委
託される装置を提することである。
【００１６】この発明がこれらのおよび他の目的、特
徴、長所、および利益は、以下に述べる詳細な説明およ
び特許請求の範囲を考察することにより一層完全に理解
され且つ認められるであろう。
【００１７】
【課題を解決するための手段】本発明は、ＩＳＤＮ環境
で動作するに適するデータリンク制御装置を探究し提供
することである。この装置は、ｎ個のスロットを備える
フレームの基本タイムスロットが周期的に反復する時分
割多重データ通信インターフェースを備えている。これ
ら基本スロットは、種々な形態およびプロトコルを有す
るｎ個の別々の通信プロセスを支持するｎ個の「基本」
通信チャンネルに動的に割当てることができる（ここに
述べる実施例ではｎ＝３２である）。現在開示している
環境での基本チャンネルは、全二重音声通話（６４ ｋ
ｂｐｓ）またはその帯域幅内で動作することができる他
のデータ通信動作を支持するに充分な帯域幅を備えてい
る。
【００１８】現在関心のあるこの装置の特徴は、インタ
ーフェースでタイムスロットの群を「拡張チャンネル」
または「ハイパーチャンネル」に割当てることができる
論理を備えていることである。このような割当では、ス
ロット反復フレーム内部のｍ個のスロットから成る一群
が一つのチャンネル本体と関連しており、この一つのチ
ャンネル本体を現在のところ拡張チャンネルまたはハイ
パーチャンネルと言う。これによりそれぞれのチャンネ
ル本体が基本チャンネルの最大ビット転送速度のｍ倍で
効果的に動作することができる。
【００１９】この装置で他の特徴は、割当スロットの組
分けが可変で種々の多数の大きさ（種々のスロット数）
の群を形成することができることおよび基本フレーム内
部で隣接せずに配置されるスロットを選択することがで
きることである。
【００２０】このように、本発明は、ＣＣＩＴＴ勧告が
明らかに企図している制限を乗り越えるハイパーチャン
ネルの形成に対して幾分の融通性を有する（たとえば、
基本チャンネルにより与えられるものの中間の有効帯域
幅を有する拡張チャンネル、ＣＣＩＴＴにより規定され
るＨ０ハイパーチャンネルおよびＨ１ハイパーチャンネ
ル、を備える）装置を考えている。
【００２１】他の特徴は、スロット容量の組分け割当
は、本発明の装置と通信媒体との間でＯＳＩ層１機能を
行う回路に透明なレベルで行うことができるということ
である。他の特徴は、このような割当を基本スロット反
復フレーム内部で隣接しないタイムスロットを組分けす
ることにより行うことができ、これにより、たとえば、
Ｈ０またはＨ１ハイパーチャンネルを利用可能な隣接タ
イムスロットの数がこのようなものには不充分であって
も構成することができるということである。
【００２２】この装置は、論理回路および多数の論理的
にアクセス可能なＲＡＭ（ランダムアクセス記憶装置）
記憶装置アレイを備えている。論理回路は、同期部およ
び非同期部に構成され、これらはそれぞれ複数チャンネ
ル通信回路網および一層高いレベルの処理システム（た
とえば、ホスト処理システム）に連結されている。活性
回路網チャンネルで受取られたデータは、同期部内で処
理され、局部ＲＡＭの一つに格納され、そのＲＡＭから
非同期部を通してより高いレベルのシステムと関連して
いる外部記憶装置に転送される。反対方向には、活性回
路網チャンネルに対して、データが外部記憶装置から非
同期部を通して局部ＲＡＭに取出され、次いで同期部で
処理され、究極的には回路網インターフェースを横断し
て転送される。
【００２３】回路網インターフェースで、装置の内部チ
ャンネルおよび／またはハイパーチャンネルに割当てら
れた基本時分割タイムスロット期間中にデータが転送さ
れる。基本スロットは、ｎ個のスロット（現在例ではｎ
＝３２）から成るフレームで周期的に反復する。活性チ
ャンネルに割当てられたスロット期間中に、データは装
置の内部チャンネル（またはハイパーチャンネル）にま
たはそこからビット直列に転送される。このような各転
送は、それぞれのスロット区間の部分に圧縮された０か
らｍビット（現在例ではｍ＝８）のバーストから構成さ
れる。
【００２４】処理システム・インターフェースで、デー
タは、装置の内部チャンネルまたはハイパーチャンネル
と外部処理システムに関連する外部記憶装置のあらかじ
め割当てられたチャンネルまたはハイパーチャンネルの
格納空間との間でビット並列組合せ（現在例では最大４
バイトの群）で転送される。
【００２５】各部内でデータは幾つかの論理区画を通し
て処理される。同期部の区画は、回路網インターフェー
スから受取ったデータおよび回路網インターフェースに
伝送されるデータをそれぞれ処理する受信および伝送の
処理パイプラインに個別複数任務段を形成している。区
画は、回路網インターフェースでのタイムスロットに同
期して動作し、このようなスロットが割当てられている
チャンネルまたはハイパーチャンネルに関するデータを
処理する。パイプラインの各段内で、どのチャンネルの
データもビット並列バイト単位で処理される。
【００２６】受信パイプラインの回路網インターフェー
スに最も近い段は、各チャンネルに関する受信データを
非直列化し（これらをバイトに組立て）、特定のプロト
コル形態、たとえば、ＨＤＬＣ、で受取ったデータに関
するプロトコル特有の幾つかの機能を行う。この段から
データは次の受信パイプライン段にビット並列バイト単
位で送られ、更に処理される。次の段は、プロトコル・
チャンネルで受取ったデータについて有効性処理（たと
えば、ＣＲＣチェック）を行い、上述の局部ＲＡＭのそ
れぞれのチャンネル待行列格納空間にデータを伝える
（このような各待行列は、現在例では各チャンネルおよ
び／またはハイパーチャンネルに関するデータの最大４
バイトまでを保持する）。
【００２７】伝送パイプラインにおいて回路網インター
フェースから最も遠い段は、プロトコル・フォーマット
・チャンネルに関する有効性処理を行い、各活性チャン
ネルに関するバイトを回路網インターフェースに最も近
い次段に送る。この段は、プロトコル・フォーマット・
チャンネルから受取ったバイトに選択的に関連する一定
のプロトコル特有任務を行い、インターフェースで提示
された要求パルスに応じてデータを回路網インターフェ
ースにビット直列で転送する。各段において、各チャン
ネルまたはハイパーチャンネルに関する処理は、インタ
ーフェースでそれぞれのチャンネルまたはハイパーチャ
ンネルに割当てられたタイムスロットが発生するのと同
期して行われる。
【００２８】本発明によれば、ハイパーチャンネルまた
は拡張チャンネルは、その実体に反復するインターフェ
ース・タイムスロットの基本フレーム内部のｍ個の所定
スロットの一群（ｍは１より大きい）を割当てることに
より形成されるチャンネル実体であるから、前記実体は
データを単一スロットに許容される基本速度のｍ倍の速
さで転送するように動作することができる。更に、この
ような割当では現在のところ、スロットの割当群と群内
の「基準」スロット（現在例では各スロットフレームに
最も早く現われるスロット）との間に多数対１の関係が
成立する。
【００２９】この割当の特徴は、わずかな例外を除い
て、その実体に関するすべての制御、構成、およびプロ
セスの各状態パラメータの他にその実体のすべての遷移
時データも、基準スロットに関連する空間にのみ格納す
る必要があるということである。したがって、このよう
な実体に関して装置をプログラムするのに必要な時間が
少くなる（この点に関して一層高レベルの処理システム
のプログラム動作が簡単になり、その機能に対する装置
／処理システムインターフェースでの帯域幅の使用も減
少する）。上述のわずかな例外とは、ハイパーチャンネ
ル群の非基準スロットに関連する格納空間にハイパーチ
ャンネル形式を複数の形式（Ｈ１、Ｈ０１、Ｈ０２、Ｈ
０３、Ｈ０４、Ｈ０５）の一つとして指示する構成情報
が入っており、この情報がそれぞれの基準スロット関係
を決めるのに必要であるということである。
【００３０】本発明で開示する構成では、ハイパーチャ
ンネルまたは拡張チャンネルは外部処理システムのプロ
グラム動作を通して形成され、作動される。このような
システムは、上述の局部ＲＡＭアレイにおよび装置区画
内のレジスタを規定する一定の共通構成にアクセスし、
このような形成および作動に必要な初期パラメータを確
定する。本発明の特徴は、ＨＣＲ（ハイパーチャンネル
構成レジスタ）と名付けるレジスタの一つが、各構成群
の基準スロット関係およびそれぞれのハイパーチャンネ
ルの活性および不活性の状態を規定するため外部で設定
できるということである。
【００３１】装置は、資源管理論理区画（ＲＳＭ）を備
えており、これは回路網スロットに同期して動作し、通
常はスロットの基本フレーム内のそれぞれのスロットの
時間位置を表わす数値タイムスロット指示（ＲＳＭ＿Ｔ
ＳＩ）を発生する。これら指示は、局部アレイの一つに
関するアドレスを得るのにおよび下に説明する一定の要
求待合せ動作を制御するのに使用される。本発明の現時
での特徴は、ハイパーチャンネル群に関連するスロット
が回路網インターフェースに現われると、ＲＳＭは、Ｈ
ＣＲ内の情報を使用してそのタイムスロット指示をその
群の基準スロットの時間位置を表わす値に変換するとい
うことである。他の特徴は、関連する群にスロットが現
われると、ＲＳＭは、後に説明する要求待合せに関して
有用な、群に関する別の情報を発生するということであ
る。
【００３２】先に記した要求待合せ機能に関して、装置
は、同期部および非同期部に組織され、データはこれら
各部間を局部ＲＡＭの一つにあるデータ待行列を経由し
て転送される。データ待行列格納空間は、各インターフ
ェース・タイムスロットに関する伝送データ待行列空間
および受信データ待行列空間を備えている。非同期部の
ＤＭＡ制御区画（ＤＭＡＣ）は、データをこれらデータ
待行列と外部記憶装置との間で外部のより高いレベルの
データ処理システムに関連する外部母線を経由して転送
する。ＤＭＡ要求待行列（ＤＭＡＲＱ）は、同期部と非
同期部との間でデータを処理する制御リンクを形成す
る。同期部内の論理は、各活性データ待行列の状態を監
視し、処置を要求されると、要求をＤＭＡＲＱに掲示
し、ＤＭＡＲＱの関連ビットレジスタに伝える。ＤＭＡ
ＲＱは、各割当可能基本スロットに二つのビットレジス
タを備えているが、一つはそれぞれの伝送データ待行列
に関連する要求に、他方はそれぞれの受信データ待行列
に関連する要求に対するものである。したがって、受信
および送信のデータ待行列に関連する要求は、ＤＭＡＲ
Ｑの別々の関連ビットレジスタに伝えられる。これらビ
ットレジスタに入っている要求は、非同期的にＤＭＡＣ
に提示され、所定の優先順序で処理される。ＤＭＡＣが
サービスすべき要求を選択すると、ＤＭＡＣは、外部母
線を経由してそれぞれのデータ待行列と外部記憶装置と
の間でデータを転送する動作を行う。同時に、ＤＭＡＣ
は、所定の要求を保持してそのビットをリセットさせる
ようにするビットレジスタに向けられるリセット入力信
号をＤＭＡＲＱに提示する。
【００３３】本発明の特徴は、ＤＭＡＲＱがハイパーチ
ャンネル待行列に関連する要求に対する別々のビットレ
ジスタを備えており、このような要求が、ハイパーチャ
ンネルのデータ待行列がサービスを要求するときそれぞ
れのビットレジスタに送られるということである。この
ような要求は、それぞれのハイパーチャンネル群に割当
てられたどんなタイムスロット期間中でも掲示される。
したがって、ハイパーチャンネル要求に関してＤＭＡＣ
により与えられるそれぞれの優先度および取られる処置
は、（ハイパーチャンネルの高速要件に合わせるため必
要に応じて）基本チャンネル要求に関して与えられ、取
られるものとは異なる。ハイパーチャンネル要求をＤＭ
ＡＲＱの適切なビットレジスタに伝えることは、ＲＳＭ
からＤＭＡＲＱに示される幾つかの制御指示によって決
まる。これら指示には、先に記したタイムスロット指示
（これはＲＳＭによりＨＣＲに入っている情報に基き変
換され、ハイパーチャンネル・スロット群の基準スロッ
トを指す）、およびハイパーチャンネル形式を規定する
ＲＳＭからの別の情報がある。基本チャンネルおよびＨ
０、Ｈ１１、およびＨ１２の各ハイパーチャンネルの支
持を考えているこの実施例では、基本チャンネル、Ｈ０
ハイパーチャンネル、およびＨ１ハイパーチャンネルに
一つづつ、ビットレジスタの三つの別々の組合せを示し
ている。各組合せの中には装置内で形成することができ
る各チャンネルまたはハイパーチャンネルに対する二つ
のビットレジスタがある。一つは伝送データ待行列サー
ビス用であり、他は受信データ待行列サービス用であ
る。したがって、この実施例では、基本チャンネル用の
６４個のビットレジスタ、Ｈ０ハイパーチャンネル用の
１０個のビットレジスタ、およびＨ１ハイパーチャンネ
ル用の２個のビットレジスタが存在する。本発明の関連
特徴は、これらビットレジスタに設定される要求のＤＭ
ＡＣサービスが、Ｈ１ハイパーチャンネルが最も優先度
の高い注意を受け、Ｈ０ハイパーチャンネルが次に高い
優先度の注意を受け、基本チャンネルが最も優先度の低
い注意を受けるように優先権に基いて行われ、これによ
り組合せチャンネル実体がそれらの平均ビット転送速度
に対応する速度でサービスされるということである。
【００３４】ＤＭＡＣが各要求にサービスするときに、
それぞれのビットレジスタに伝え且つそのビットレジス
タをリセットする信号をＤＭＡＲＱに提示する。ＤＭＡ
ＲＱレジスタの設定状態およびリセット状態は、装置の
回路インターフェースで基本タイムスロットが反復する
のと時分割同期して同期部に提示され、同期部が基本チ
ャンネルスロットおよびハイパーチャンネルに割当てら
れたスロットに関して掲示した要求に何時処置を行った
かを確認することができるようにする。
【００３５】本発明の特徴は、拡張チャンネルまたはハ
イパーチャンネルの構成および作動がＨＣＲを経由して
行われるので関連群のスロットがすべて同じ瞬間に活性
になるということである。群のスロットが別々の瞬間に
活性になったとすれば、群の不活性スロットを通して遷
移するときデータを誤処理する可能性がある。
【００３６】装置は、割込管理用の論理区画ＩＮＴを備
えている。ＩＮＴはＤＭＡＲＱのように同期部および非
同期部にまたがっている。ＩＮＴは装置を通じておよび
各通信チャンネルに関して状態を監視し、一定の指示に
応じて要求信号および関連する単一バイトベクトルを供
給し、これらは外部母線インターフェースに中継され、
外部システムにより監視される。通信チャンネル事象
（たとえば、ＨＤＬＣ受信フレームの終り）に関連する
割込要求に関して、同期部内の他の区画は、局部ＲＡＭ
アレイの一つの中にあるそれぞれのチャンネル待行列に
入っている関連状態情報を格納する。各待行列はそれぞ
れのチャンネルでの複数の事象に関する情報を格納する
ことができる。
【００３７】外部システムは、ＩＮＴとは別の内部装置
径路を通して動作し、それぞれの待行列から状態情報を
取出し、ＩＮＴはこれら待行列の詰込みおよび吐出しに
関連する制御パラメータの更新を管理する。したがっ
て、これら待行列の動作は、チャンネル事象状態の復旧
に関して外部システムに課せられる時間的制約を軽減す
るのに役立ち、ＩＮＴの動作は、他の場合にはそのシス
テムにかかることになる待行列管理に対する外部システ
ムの責任を軽くするのに役立つ。
【００３８】状態情報がこれら待行列に格納されると、
アドレスはＲＳＭが発生するタイムスロット指示により
部分的に決まる。本発明の現時での特徴は、チャンネル
事象または状態がハイパーチャンネルまたは拡張チャン
ネル群のスロット期間中に発生すると、変換されたタイ
ムスロット処理を使用してそれぞれの状態情報を群のそ
れぞれの基準スロットに割当てられた待行列に格納する
ということである。
【００３９】
【実施例】１．用語、定義、および概念 ここに使用する用語は下記の意味を持つ。
【００４０】自律論理要素ここに使用する範囲では、デ
ータの入力および出力、および論理状態の有限個の貯
え、典型的には一つ以上の論理状態機械回路を備えた一
組の論理回路、を有し、その状態の一つに設定されるや
否や外部の状態または事象の関数として他の状態に移り
変り、そのように移り変りながら前記データの入力およ
び出力に対して、それが接続されている他の要素に対す
る、データを交換するかまたは外部の状態制御を受ける
その動作がこのような他の要素の動作と並列且つ同時に
行うことができるように、論理機能を行う特殊目的の論
理回路構成を意味する。
【００４１】ＣＣＩＴＴ 国際電信電話諮問委員会。最初１８６５年の国際電気通
信連合（ＩＴＵ）条約のもとで形成された組織であり、
現在は国際連合の専門機関である。この組織は、ここに
随所に引用する、電気通信プロトコルの国際規格を規定
する出版物を発行している。加入者にはＡＴＴおよびＤ
ＴＥ Ｔｅｌｅｎｅｔのような電気通信業者がある。
【００４２】ＣＭＯＳ 現時の集積半導体装置に使用されているような相補性金
属酸化物シリコン。
【００４３】ＣＭＯＳ２ 線路間隔１μｍに適応し、２入力ＡＮＤゲートの場合回
路切替速度１ｎｓを発生するＣＭＯＳ技術の特定の形態
［（１）ＩＥＥＥ Ｊ. Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ、Ｖ.２３、Ｎ５ Ｏｃｔ. １９８８、ｐｐ.
１０９５〜１１、Ｗｏｎｇ、Ｄ.Ｔ.他、「０.５ｍｕｍ
装置を用いる１１ｎｓ８Ｋ×１８ ＣＭＯＳ静止ＲＡ
Ｍ」、（２）ＩＥＥＥ主催１９８７年特製集積回路会議
議事録、ｐｐ. ２４８〜２５２、Ａｌｄｒｉｄｇｅ、
Ａ.Ｗ.他、「４０Ｋ当価ゲートＣＭＯＳ標準セルチッ
プ」、（３）ＩＥＥＥ主催１９８７年特製集積回路会議
議事録、ｐｐ. ２４５〜２４７、Ｈｏｒｎｕｎｇ、Ｆ.
他「ゲートアレイおよび標準セル回路を同一チップ上に
組合せる多用途ＶＬＳＩ設計システム」を参照］。
【００４４】 拡張チャンネル ここでは、予定の複数の基底チャンネル帯域を提供する
ハイパーチャンネルまたはほかのものの組み合わせに対
する総称として使用される。
【００４５】ホストシステム データ処理回路網内の主データ処理ユニットまたはシス
テム
【００４６】Ｈチャンネル （今後ハイパーチャンネルと言う）ＣＣＩＴＴによりそ
のＩ.４１２定義で規定された高速時分割チャンネルの
一形態［ＣＣＩＴＴ Ｒｅｄ Ｂｏｏｋ、Ｖｏｌ.ＩＩ
Ｉ、Ｆａｓｃｉｃｌｅ ＩＩＩ.５、「統合サービス・デ
ィジタル回路網（ＩＳＤＮ）、シリースＩ、Ｇｅｎｅｖ
ａ １９８５の推奨規格、を参照］。
【００４７】ＨＤＬＣ（高レベル・データリンク制御）
ここに規定するＬａｐＢ、Ｌａｐ Ｄ、およびＳＤＬＣ
の各プロトコルを包含する一般用語。
【００４８】ハイパーチャンネル 上のＨチャンネルを参照。
【００４９】ＩＯＰシステム 主（またはホスト）プロセッサの制御下で動作する入出
力プロセッサ
【００５０】ＩＳＤＮ ＣＣＩＴＴにより規定された統合サービス・ディジタル
回路網［ＣＣＩＴＴ Ｒｅｄ Ｂｏｏｋ、ＶＩＩＩ、Ｆａ
ｓｃｉｃｌｅ ＩＩＩ.５を参照］。
【００５１】ＩＳＤＮ層１および２（Ｌ１、Ｌ２）それ
ぞれ、ＩＳＤＮ回路網の論理信号処理の物理層およびデ
ータリンク制御層。物理層は、回路網の線路による送信
および受信、およびこのような線路による回路網接続の
作動および解除を行う。リンク制御層は、物理層に対し
てエラーチェックおよび他の高レベルの機能に関係する
［ＣＣＩＴＴ Ｒｅｄ Ｂｏｏｋ、ＶＩＩＩ、Ｆａ-ｓｃ
ｉｃｌｅ ＩＩＩ.５、Ｐａｒｔ ＩＶ、Ｓｅｃｔｉｏｎ
３ ａｎｄ ４を参照］。
【００５２】ＬＡＰＢ ＣＣＩＴＴ Ｘ.２５推奨規格により規定されるＸ.２５
回路網用の特定のデータリンク・プロトコル［ＣＣＩＴ
Ｔ Ｆａｓｃｉｃｌｅ ＶＩＩＩ.３−推奨規格Ｘ.２５、
「データ端末機器（ＤＴＥ）とパケットモードで動作
し、専用回路により公衆データ回路網に接続されている
端末のデータ回路終端用機器（ＤＣＥ）との間のインタ
ーフェース」、Ｇｅｎｅｖａ１９７６年、修正１９８０
年および１９８４年、を参照］。
【００５３】ＬＡＰＤ ＣＣＩＴＴ推奨規格Ｑ.９２０で規定されたＤチャンネ
ル用特定リンクアクセス・プロトコル［ＣＣＩＴＴ Ｆ
ａｓｃｉｃｌｅ ＩＩＩ.５、Ｐａｒｔ ＩＶ、Ｓｅｃｔ
ｉｏｎ ４を参照］。
【００５４】モトローラ ６８０００ 母線 記憶装置および他の周辺装置に取付けるためモトローラ
６８０００マイクロプロセッサが使用する母線［Ｍ６８
０００ ８-/１６-/３２ビット・マイクロプロセッサ取
扱説明書、第６版、Ｐｒｅｎｔｉｃｅ Ｈａｌｌ、１９
８５、Ｓｅｃｔｉｏｎ ５（信号および母線の動作説
明）を参照］。
【００５５】回路網ノード 端末機器が回路網に取付けられる点。
【００５６】物理的インターフェース 層１インターフェース［上のＩＳＤＮ層１および２を参
照］。
【００５７】ＲＡＭ ランダムアクセス記憶装置。
【００５８】ＳＤＬＣ 同期データリンク制御。ＳＮＡで使用されるリンク制御
プロトコル［ＩＢＭ出版物ＧＡ２７-３０９３-３、「同
期データリンク制御−概念」、１９７９、１９８６を参
照］。
【００５９】ＳＮＡ システム回路網構造［ＩＢＭ出版物ＧＣ３０-３０７２-
３、「システム回路網構造−概念と製品」、１９８１、
１９８６を参照］。
【００６０】有限状態機械 有限数の可能な安定動作位置または段階を備えている論
理回路であり、各位置または段階は特性動作または出力
を発生し、このような位置または段階の間で外部剌戟の
関数として遷移を受ける。
【００６１】２．システム概観 図１は、時分割多重データ通信ネットワークのデータ交
換ノード１と、データ処理システムを示すものであり、
その後者は、統合データ・リンク制御装置２（ＩＤＬ
Ｃ）を含み、このＩＤＬＣにおいて本発明が好適に利用
されている。装置２は、ネットワーク・ノードとホスト
処理システム３の間の伝送中のデータに対してある種の
ＯＳＩレイヤ２処理を実行する。
【００６２】そのようなデータは、特殊な「バースト時
分割多重（ＢＴＤＭ）」インターフェース４と回路５を
介して、装置２と、ネットワーク・ノード１の間で渡さ
れる。レイヤ１回路と呼ばれる回路５は、活動チャンネ
ル中のデータに関する複数のＯＳＩレイヤ１機能を実行
し、インターフェース４は、装置２を、ローカルとリモ
ートのクロックの間のクロックの相対的な偏差によって
ノード１に課される時間依存性から分離する。
【００６３】装置２は、個別の時間分割チャンネルに専
用の空間を含む時間スワップＲＡＭ６（ＴＳ ＲＡＭ）
に局所的に結合されている。チャンネルが活動的である
とき、ＲＡＭ６中のその関連の空間は、そのチャンネル
に関連する構成制御、プロセス状態、及び事象状況を含
む。
【００６４】構成制御情報は、チャンネル構成（通信プ
ロトコルなど）を定義する。プロセス状態情報は、装置
中の複数の論理区画に関連して格納され、これらの論理
区画は、特定のＢＴＤＭタイム・スロットに割り当てら
れたさまざまに構成されたチャンネルに関連するデータ
を処理するように巡回的に条件付けられる。こうして、
順次的な時分割スロットの間の任意のチャンネル・タイ
ム・スロットの出現において、各々の区画が、以前のフ
レームにおける同一のチャンネルに関連して保持してい
たのと厳密に同一の状態で、個々のチャンネルに関連し
て論理的処理を再開する。事象状況情報は、後述する割
り込み動作を介してホスト・システム３に供給される情
報の一部である。
【００６５】装置２は、ホスト・システム３と、そのシ
ステムに関連する外部メモリとに、「ＩＯＰ」バス７を
介して結合する。バス７は、潜在的に、ホスト・システ
ム３に対する他の制御装置の接続を調整する。ここで示
したような環境においては、システム３は、ホスト処理
システム８と入出力処理サブシステム９を含む。この構
成では、システム８は、ＣＰＵ１０と関連システム・メ
モリ１１を含み、ＩＯＰサブシステム９は、Ｉ／Ｏプロ
セッサ１２と関連ＲＡＭメモリ１３を含む。サブシステ
ム９は、バス７を介して装置２に接続し、バス１５を介
してシステム８に接続する。バス１５は、そのシステム
に対する他のＩ／Ｏサブシステムの接続を図る。
【００６６】回路５、装置２、及びシステム３によって
形成されるシステムにおいては、時分割多重チャンネル
におけるデータは、装置２と、回路５と、ノード１から
延びるネットワークを介してシステム３と遠隔端末の間
で移送される。前述のように、そのようなデータは、さ
まざまなフォーマットで、またさまざまな通信プロトコ
ル（例えば、コード化された音声、ＨＤＬＣデータ、２
進同期データなど）に従ってネットワーク上を伝送する
ことができる。
【００６７】ノード１で提供されるデータ処理サービス
としては、いわゆるボイスメール・サービス（電話ユー
ザーのための音声メッセージの集中記憶及び転送）及び
公衆または私用データベース（法律ライブラリ、特許ラ
イブラリなど）へのアクセスがある。ここで考慮する環
境においては、ノード１におけるネットワーク・リンク
は、複数の時分割チャンネルを支持する高速Ｔ１または
Ｔ２共通キャリア・リリース・ラインである。尚、装置
２などのデータ・リンク制御装置の効率的な使用には必
要ではないけれども、ネットワークは、ＩＳＤＮ条件に
従って構成してもよく、ノード１にリンクされるネット
ワークの任意の時間チャンネルは、ディジタル化された
音声及びデータ信号トラフィックに対して動的に割りふ
ることができる。
【００６８】ここで関連があるのは、時間チャンネルの
グループを「拡張チャンネル」またはハイパーチャンネ
ルに可変的に割り当てるための装置の動作と、そのため
に使用される手段及び方法の詳細である。
【００６９】そのようなネットワークにおいては、信号
速度は、Ｔ−１ライン上の全二重で毎秒４．０９６メガ
ビットの速度に達し得るものであって、Ｔ−３ライン上
ではそれよりかなり高速の速度に達し得る。従って、そ
のようなラインにサービスするために適当なデータ・リ
ンク制御装置は、全二重で毎秒５メガビットを超える速
度で動作し得るものでなくてはならない。本発明のＩＤ
ＬＣ装置構成は、従来技術の１ミクロンＣＭＯＳ技術で
実装されると、単一のＬＳＩチップ・アーキテクチャ内
に完全に占有されたＴ−１またはＴ−３ラインにとって
現在考慮される最高の全二重速度をサポートし得る。
【００７０】これと比較し得る従来技術の装置として
は、米国特許第４４９３０５１号に記載されているもの
があり、これは（半二重で）毎秒３５００００ビットの
最大送受信速度をもつが、完全なＴ−１ラインにサービ
スしたりデータと音声の混合チャンネルを調整したりす
ることはできない。このため、そのような装置は、特に
ＩＳＤＮ適用技術やより高速データの適用技術には適当
でなく、故に、本発明のような装置が必要とされるので
ある。
【００７１】３．ＩＤＬＣ装置の構造 図２、この発明のＩＤＬＣ装置の論理構成のブロック
図、はＩＯＰ母線３５と先に説明したＩＦ２７との間の
装置の位置、および装置回路が同期部５０および非同期
部５１に分割されていることを示している。この区割り
は現在のところ特に興味あるものである。また各部にお
ける主要論理区画を示してあり、各区画が後に図示し説
明する一つ以上の自律要素を備えていることがわかる。
【００７２】部分５０は、ＩＦ２７にチャンネルタイム
スロットが現われたことに同期して動作し、それぞれの
通信チャンネルに対する動作を行う。すべてのチャンネ
ルに対する部分５１の動作は、ＩＦ２７にそれぞれのタ
イムスロットが現われたことに関して非同期的に行われ
る。ＲＡＭ（ランダムアクセス記憶装置）ユニット５２
および５３は、双方の部分の区画にアクセスすることが
できるが、ＲＡＭユニット５４は非同期部の区画にしか
アクセスすることができない。同期部は論理区画６０〜
６４を備えており、非同期部は区画６５〜６７を備えて
いる。
【００７３】区画およびＲＡＭユニットはすべて、先に
注記したとおり一つのＬＳＩチップ封皮に入れることが
できるが、後に説明する或る用途では、ＴＳ ＲＡＭユ
ニット５３を共通のカードまたは基板上にＩＤＬＣチッ
プに近接して設けられた別のモジュールに設置するのが
望ましいことがある。ＲＡＭユニットは、後に説明する
所定のアクセス特性、容量、アドレス配置、および機能
用途を備えている。
【００７４】区画６０、６２、およびＲＡＭ５２は、Ｉ
Ｆ４から受信した通信データ（受信データ）に関連する
複数段の「受信パイプライン」を形成する。区画６１、
６２及びＲＡＭ５２は同様に、ＩＦ４に伝送されつつあ
るデータ（伝送データ）に関連する伝送パイプラインを
形成する。ＩＦ４で受信パイプラインに入るデータは、
区画６０を通じて伝送中に選択的に変更され、区画６２
によってＲＡＭ５２に書かれる。データは、区画６２に
よってＲＡＭ５２から伝送パイプラインへとフェッチさ
れ、区画６１へと引き渡され、区画によって選択的に変
更されてＩＦ４へと転送される。これらの区画及びＩＦ
４における任意のチャンネルに関連するめいめいのパイ
プラインの動作は、資源マネジャ要素６３（ＲＳＭ）の
指示の下で、ＩＦ４のめいめいの時分割スロットの出現
と同期して実行される。
【００７５】ＩＦ４におけるＬ１回路から受信した、チ
ャンネル時間スロット遷移を示唆する信号に応答して、
ＲＳＭは、ＴＳＲ５３と他の区画６０乃至６２及び６４
の間の状態スワップ動作を指示するように働き、以て個
々のチャンネルに関連するそれらの区画の動作が適切に
プログラムされ調整される。これらの状態スワップ転送
は双方向であり従って、そのスロットが丁度終了しつつ
あるところの活動性チャンネルに関連して区画の処理状
態がセーブされ、その同一の区画の処理状態が、そのス
ロットが丁度開始しつつあるところの任意の活動性チャ
ンネルに関して回復される。従って、活動性チャンネル
・スロットに割り当てられたスロットの連続的な再発に
関連するこれらの区画の処理活動は、そのチャンネルに
関連して連続的である。
【００７６】ＩＮＴは、ＩＤＬＣ及びＬ１回路における
状態及びチャンネル事象をモニタすることと、そのよう
な状態及び事象に関連する割り込み表示及びベクトル・
ポインタを発生することを担当する。ＩＮＴはまた、そ
のような状態及び事象に関連する状態情報の収集と、Ｒ
ＡＭ５３中の記憶と、さまざまな装置レジスタを監視す
る。ＩＮＴは、スレーブＩ／Ｏ区画６７（ＳＩＯ）と協
働してホスト／ＩＯＰ複合体に割り込み要求と割り込み
ベクトルを提供する。
【００７７】ＳＩＯは、ホスト／ＩＯＰ複合体からＩＤ
ＬＣレジスタ中のＲＡＭ及びレジスタに対する一意的な
経路を提供し、これにより、割り込み要求に関連してそ
こに格納された状況が、その要求の処理に対して非同期
的な関係でホスト／ＩＯＰプロセッサによって検索され
得るようになる。その経路は、ホスト／ＩＯＰ複合体に
よって、情報をＩＤＬＣ ＲＡＭ及びレジスタに書き込
むために、例えばチャンネルとハイパーチャンネルを動
的に活動化し構成するためと、それに関連するＩＤＬＣ
区画の動作をプログラムするために、逆方向に使用され
る。
【００７８】ホスト／ＩＯＰ複合体（図１、１０、１
２）中の処理要素と、ＩＤＬＣの内部要素の間のＳＩＯ
を通じた経路は、ホスト／ＩＯＰメモリ（図１、１３）
とＩＤＬＣの間の通信データ転送経路から、区画６５、
６６を介して、最大限に分離されており、以てこれらの
経路を介して行われる動作の間の干渉は最小限に抑えら
れる。
【００７９】各ＩＤＬＣ要素中の自立的な要素は、レジ
スタと特殊用途ディスクリート論理回路（すなわち、プ
ログラマブル・ロジック・アレイやマイクロプロセッサ
とは異なる）を含み、その論理回路は、有限状態機械と
して実装されている。尚、ここで使用されている「自立
的」という用語は、要素、特に送受信パイプラインにお
ける区画の間の機能的自立性の程度を示すことを意図し
ており、それが接続する別の要素に関連する任意の要素
による機能の性能が、そのような自立性がない場合より
も他の要素の動作に対する時間依存性がより少なくなっ
ている。
【００８０】受信区画６０は、どのプロトコルが現在各
回路網データチャンネル（ＳＤＬＣ、ＨＤＬＣ、ＬＡＰ
−Ｂ、ＬＡＰ−Ｄ、など）で活性であっても、ＩＦ２７
からデータ（および／または音声）信号を受ける責任が
ある。音声チャンネルは「きれい」である（プロトコル
特有の区切りが無い）。各データチャンネルに対して、
区画６０は、プロトコル特有情報を除外し（たとえばＨ
ＤＬＣスタッフビットをデスタッフし）、アドレスを認
識し、プロトコル特有制御機能（たとえば、ＨＤＬＣに
おける中絶／アイドル指示、フレーム境界指示など）を
検出し、受信事象（たとえば、ＣＲＣエラー、ＦＩＦＯ
バッファおよびＩＯＰバッファのあふれ状態、フレーム
の終了、など）に対する割込状態指示を形成する責任が
ある。
【００８１】伝送区画６１は、現在どのプロトコルが各
チャンネル（ＳＤＬＣ、ＬＡＰ−Ｂ、ＬＡＰ−Ｄなど、
音声はクリアで送られる）で活性であっても、データお
よび制御ビットのビット直列転送を処理する。また、送
るべきプロトコル特有情報をデータ（たとえば、ＨＤＬ
Ｃスタッフビット、ＨＤＬＣにおける中絶／アイドル指
示、フレームの区切り、など）と共に発生し、伝送事象
（たとえば、ＦＩＦＯバッファのアンダーラン、伝送用
制御ブロック連鎖の終り、など）に対する割込状態指示
を形成する。
【００８２】ＦＩＦＯ管理区画６２はＦＩＦＯ ＲＡＭ
５２（後にはＦＩＦＯＲと略称する）と受信区画および
送信区画との間を接続して送受信データをＲＡＭのチャ
ンネルとごの待行列とそれら区画との間でＦＩＦＯ（先
入れ先出し）形式で転送し、このような待行列の利用を
管理する。区画６２は、ＲＡＭ５２の各チャンネル待行
列の占有の状態を監視し、マスタ入出力（ＭＩＯ）区画
６６を通して処置を要求する非同期部のＤＭＡ（直接記
憶アクセス）区画に要求を出し、データをそれぞれの待
行列とホストシステムの記憶装置との間で母線３５を経
由して転送させる。区画から６２から区画６５への要求
は、図３には図示しない別のＤＭＡ要求待行列（ＤＭＡ
ＲＱ）区画によりラッチされ、この待行列区画により非
同期的に処理される。
【００８３】かくして、受信データ待行列は、ＩＦ２７
で活動の結果あふれを起す前にＦＩＦＯ的に空になり、
伝送データ待行列は、ＩＦ２７に対してアンダーフロー
する前に新しいデータで補充される。
【００８４】同期部５０および非同期部５１の双方で動
作する回路部分を有する割込（ＩＮＴ）区画６４は、報
告価値あるハードウェア事象およびチャンネルプロセス
事象、および状態をすべての他のＩＤＬＣ要素およびＬ
１回路から受取り、関連するフラグ掲揚要求をスレーブ
入出力（ＳＩＯ）区画６７に伝え、ＩＯＰ／ホストシス
テムが非同期的に取出すためのこのような事象および状
態に関する状態を収集するように動作する。このような
事象および状態には、ハードウェア・エラー、チャンネ
ル・エラー、チャンネル処理事象（フレーム境界遷移、
伝送の終り、など）がある。このような要求に対して、
区画６７は、関連状態情報を転送するため母線３５によ
るホストシステムとの割込通信に従事する。
【００８５】先に示したように、各区画内の各自律要素
（および／またはサブシステム）は、一般に一つ以上の
「有限状態機械」として実施されている論理を備えてい
る。これらは一続きの状態を通して各活性回路網チャン
ネルに対してそれぞれの割当てられた機能を行う。回路
網リンク上のチャンネルはすべて所定の音声またはデー
タの通信プロトコルのもとで動作するように構成されて
いるので、一組の状態変数パラメータがホストインター
フェース３５から（ＳＩＯの区画６７を経由して）ＴＳ
Ｒ５３に挿入され、その構成に対して区画６０〜６４の
自律要素に対する初期状態が設定される。
【００８６】特定のチャンネルに割り当てられたタイム
・スロットのインターフェース４における各フレーム中
のその後の出現の間に、ＲＳＭ６３はＲＡＭ５３と、区
画６０乃至６２中の自立的部分の間と、ＲＡＭ５３と区
画６４の同期部分の間の状態スワップを指令し、このこ
とは、それらの区画をして、個々のチャンネルに関連す
る割り当てられた論理処理タスクを実行するように間欠
的に動作させる。
【００８７】４．全般的動作 図１ないし図３を参照して、パワーアップ時ホストイン
ターフェース３５に提示された信号によりＩＤＬＣおよ
びＬ１回路がリセットモードになる。このモードで、す
べてのＩＤＬＣ区画の論理要素が非関連状態にクリアさ
れ、アイドル状態に設定される。次にＬ１およびＩＤＬ
Ｃ回路が、再びインターフェース３５に提示されるホス
ト信号により、初期設定される。このような情報には、
チャンネル処理用臨界初期パラメータ、チャンネルの作
動を制御する情報、およびＤＭＡ区画６５の基本動作を
制御する情報がある。Ｌ１回路に対する初期設定情報
は、線路６９を経由してＬ１部の図示してないレジスタ
に転送される。ＩＤＬＣの非同期部５１に対する初期設
定情報は、母線３５、ＭＩＯ６６、およびＤＭＡ区画６
５を経由してＲＡＭ５２および５４に伝えられる。同期
部５０に対する初期設定情報は、母線３５およびＳＩＯ
６７を経由してＲＡＭ５３に伝えられる。
【００８８】初期設定後、ＩＤＬＣは活動モードに設定
され、回路網チャンネル機能を作動させるための処理が
始まる。チャンネルは個別に作動される。ＩＤＬＣの初
期設定中の各チャンネルに対して初期パラメータがロー
ドされる他に、チャンネルを作動できる前に制御パラメ
ータをＲＡＭ５２〜５４および後に説明するレジスタに
入れてすべての処理区画をそれぞれのチャンネル形式に
必要な機能を行うように調節しなければならない。作動
したら、それぞれのチャンネル・タイムスロットが現わ
れたことを示す信号がＬ１からＢＴＤＭ ＩＦ２７を経
由してＩＤＬＣに送られ、チャンネルに対する処理が始
まる。このような処理中、全二重リンクが回路網チャン
ネルの、局部ノードと遠隔ノードとの間に確立され、情
報がこのようなリンクにより転送され、このようなチャ
ンネルに対する状態情報がＲＡＭ５３に集められてＳＩ
Ｏ６７を経由してホストシステムに利用できるようにな
る。
【００８９】図３を参照して、ＢＴＤＭインターフェー
スにおけるタイムスロット（この図では、連続するスロ
ットＮおよびＮ＋１）に関連する通信チャンネルに対し
て、ＲＳＭにより行われる状態交換プロセスが、四つの
形式の変数、伝送特有、受信特有、割込特有、および全
体的、の転送に関係している。状態交換（現在終ってい
るタイムスロットに関連するチャンネルに対する要素処
理状態の保存、およびそのタイムスロットが現在始まっ
ているチャンネルに対する前に保存しておいた状態の再
ロード）が活性チャンネルに対してのみ行われる。全体
的変数は伝送、受信、および割込の各処理に共通であ
る。チャンネル形式を示す、一つの全体的変数の小さな
部分は、活性チャンネルおよび非活性チャンネルの両者
に対してこのようなチャンネルを区別するため事前に呼
出される。
【００９０】伝送特有変数は、伝送パイプライン区画６
１および６２の要素に対して転送される。受信特有変数
は、受信パイプライン区画６０および６２の要素に対し
て転送される（後にわかるように、区画６２は、それぞ
れ受信および伝送の処理動作を行う別々のサブ区画６２
Ｒおよび６２Ｔから構成されている）。割込特有変数
は、ＩＮＴ区画６４に対して転送される。全体的変数は
資源管理（ＲＳＭ）区画６３に対して転送される。
【００９１】図３及び図４を参照すると、個別のチャン
ネルの構成及びプロトコル関係を決定するチャンネル特
定大域変数は、ＲＳＭに関連して後述するチャンネル処
理と同期してＲＳＭ６３中の構成レジスタＣＣＲ（構成
制御レジスタ）及びＨＰＣＲ（ＨＤＬＣプロトコル構成
レジスタ）に関連して転送される。これらの変数は、Ｒ
ＳＭ中に格納されている間に、すべての区画によって有
効に共有される。
【００９２】図３及び図４を参照すると、割込事象状態
の処理に関連するほかの遷移変数は、ＩＮＴのレジスタ
ＣＥＩＳＲ（チャンネル事象割込状態レジスタ）に、Ｉ
ＮＴのＥＯＰＩＳＲ（プロセス割込状態の終りレジス
タ）に、ＩＮＴのＩＨＥＩＳＲ（ＩＤＬＣハードウェア
・エラー割込事象状態レジスタ）に、およびＳＩＯのＶ
ＨＲ（ベクトル保持レジスタ）に保持されている。ＣＥ
ＩＳＲおよびＥＯＰＩＳＲの内容は、ＴＳＲに対してチ
ャンネル・タイムスロットの出現に同期して交換され
る。ＩＨＥＩＳＲおよびＶＨＲの内容は、ＩＯＰにより
取出されるまで静止のままである。
【００９３】ハイパーチャンネル連合を規定する他の全
体的変数は、ＳＩＯのレジスタＨＣＲ（ハイパーチャン
ネル構成レジスタ）に静的に（同期的に保存および再ロ
ードされずに、ハイパーチャンネルに関する後の説明を
参照）保持される。どのチャンネルにも特有でない装置
構成パラメータを規定する他の変数は、ＳＩＯのレジス
タＩＣＲ（ＩＤＬＣ構成レジスタ）に静的に保持されて
いる。
【００９４】受信、伝送、および割込の各変数の転送
は、真の保存「交換」および再ロード「交換」である
が、チャンネル特有全体的変数のＲＳＭ６３のレジスタ
ＣＣＲおよびＨＰＣＲに対する転送は、一方向だけであ
る。（これら変数はチャンネルごとに変ることがあり、
どのチャンネルに対するＩＤＬＣ処理の関数としても変
化せず、それ故チャンネルスロットが終るとき保存する
必要はない）。
【００９５】状態交換作用は、各タイムスロット期間内
で、全体的および割込が最初に、伝送特有が次に、受信
特有が最後に、位相が動揺する。全体的変数はロードさ
れているが、両パイプライン内の区画は停止している。
これら作用は非活性チャンネルに関連するタイムスロッ
ト中は省略されることが勿論理解される。
【００９６】ＩＦ４におけるスロットは、フレーム中を
巡回的に巡る。個々のスロット及びフレームの開始は、
Ｌ１回路５中の特殊タイミング回路によって供給される
制御パルス信号によって示される。これらのタイミング
回路は、各フレームの最後のスロットではなくスロット
の開始で、スロット・パルスＢＯＳの開始を与え、各フ
レームの最後のスロットの開始時点で、フレーム・パル
スＬＳＯＦの最後のスロットを与える。これらの信号
は、ＲＳＭによって、特に番号付けされたフレーム位置
においてスロットに割り当てられたＩＤＬＣチャンネル
に関連する動作を指令するために使用され、これらの信
号はまた、Ｌ１回路をして、フレーム期間、またはスロ
ット期間、またはフレーム中のスロットの数を変化させ
るように調整させしめるための基礎を提供する。
【００９７】アクティブ・チャンネル（図３のＢＯＳ／
Ｎ＋１、これは、スロットＮに続くスロット番号Ｎ＋１
の開始を示す）に割り当てられたスロットに続く各ＢＯ
Ｓ及びＬＳＯＦ信号に応答して、ＲＳＭ信号が伝送パイ
プラインの同期区画に伝送特有交換を準備するよう指示
する。チャンネルＮ及びＮ＋１が共に活性であれば、そ
の状態機械が、チャンネルＮのタイムスロットが次に現
われるときそこから開始することができる安定状態にあ
る伝送パイプライン内の要素が、直ちに「完了」状態を
ＲＳＭに示し、その伝送プロセス状態をＴＳ ＲＡＭの
それぞれの状態格納域に対して交換させる（Ｎが非活性
であれば、状態情報がＴＳ ＲＡＭに転送されず、Ｎ＋
１が非活性であれば、状態情報がＴＳ ＲＡＭからロー
ドされない）。チャンネルＮに対して保存されている状
態情報は（チャンネルＮが活性であると仮定して）それ
ぞれの要素に、それぞれのタイムスロットが繰返される
とき連続性を失うことなくそのチャンネルに対する処理
を始めさせることができるのに充分である。同様の動作
は、受信特有のスワッピングのフェーズでも生じる。
【００９８】アクティブ・チャンネルＮに関連して処理
するとき安定状態になく、ＲＳＭによって状態スワッピ
ングを行うように通知された要素は、「完了」状態を主
張し状態スワッピングを受ける前に、次の安定状態へと
シーケンスされる。後で示すように、伝送及び受信処理
に関連するスワッピングの交互動作、及びその動作の、
ＩＦ４との信号転送の特定のフェーズで調整された方向
性の特定及び大域段への細分割は、ＲＡＭ５３及び伝送
及び受信区画の大いに効率的な利用をもたらす（こうし
ないと、パイプライン区画に、より多くのＲＡＭとより
沢山の回路を必要とすることになる）。
【００９９】本発明のハイパーチャンネル形成及び利用
に関連して、上述のスワップ処理の興味深い側面は、各
ハイパーチャネルがＩＦ４における複数のスロットのグ
ループに割り当てられ（必ずしもスロット・フレーム中
の連続位置にはない）、すべてのスワップ処理が各フレ
ーム中で最も早く現れるグループ中のスロット（参照ス
ロットと呼ばれる）に割り当てられたＴＳＲ中の空間に
関連して実行される、ということである。
【０１００】状態スワッピング及び他の動作における役
割については、ＲＳＭは、タイム・スロット表示（ＲＳ
Ｍ＿ＴＳＩ）を出し、これは、通常、各フレームの開始
時点でリセットされＢＯＳ（スロットの開始）パルスが
受信されるにつれてインクリメントされる内部スロット
・カウントの値に基づく。後でより完全に示すけれど
も、これらのＴＳＩ表示は、時間スワッピングの間はア
ドレス・オフセットとして使用され、個々のタイム・ス
ロット位置に対するＤＭＡＲＱ中の関連する要求に対し
ては時間位置参照として使用される。しかし、ハイパー
チャンネルに関連するタイム・スロットのＴＳＩ表示
は、別な風に出される。
【０１０１】一般的には、各ハイパーチャンネルは、そ
のおのおののスロット・フレーム中に複数のタイム・ス
ロットのグループを割り当てられてなる。ここでは、そ
のようなグループ中のすべてのスロットは、個々のグル
ープ中に最も早くあらわれる参照スロットに対して多対
一の関係をもつ。ハイパーチャンネル・グループ中の任
意のタイム・スロットがあらわれるとき、その関係は、
ＴＳＲからＲＳＭにフェッチされたチャンネル構成情報
（ＣＣＲ）のデコーディングを通じてＲＳＭによって認
識される。そのようなとき、ＲＳＭは、関連する参照ス
ロットの時間位置であるＴＳＩ表示を出すために、ハイ
パーチャンネル構成レジスタＨＣＲ（ＳＩＯ中にある、
図４参照）中の情報を使用する。
【０１０２】こうして、ハイパーチャンネル・グループ
中のスロットに関連するすべてのスロット依存性チャン
ネル・アドレッシング機能は、個々のスロットに関連す
る（ＴＳＲ、ＦＩＦＯＲ、ＤＭＡＲ、及びＤＭＡＲＱ中
の）アドレスと呼ばれる。このことは、ハイパーチャン
ネルに関連するＩＤＬＣ装置のプログラミングを簡略化
する（というのは、参照スロットに関連するプロセス状
態とチャンネル状態だけをホスト・システムによってロ
ーカルＲＡＭ５２乃至５４に書き込みさえすればよいか
らである。後述するように、このことは、ＤＭＡＲＱの
論理構造をも簡略化するのである。
【０１０３】５．ＩＤＬＣの構成−中間 この章および次の副章では、特に図４を参照して、ＩＤ
ＬＣの論理構成および動作の中間レベルの説明を行う。
【０１０４】５.１ 略号 この章では、図４に使用する要素および登録名称の略号
を、各名称の品目が行う機能の説明と共に、アルファベ
ット順に示す。星印（＊）を付けた品目はすべてのチャ
ンネルに共通である。
【０１０５】ＣＣＲ チャンネル構成レジスタ／チャン
ネル化されている（各チャンネルについて繰返され
る）。これはチャンネル・プロトコル（ＳＤＬＣ、Ｌａ
ｐＢ、ＬａｐＤ、クリア／音声、その他）を選択し、チ
ャンネル形式（指示、Ｂ／Ｄ、ＨＯ番号１〜５、Ｈ１、
Ｈ１１、Ｈ１２、など）を指示するのに使用される。
【０１０６】ＣＥＩＳＲ チャンネル化エラー割込状態
レジスタ／ホストに転送するためのチャンネル・エラー
状態情報を格納する。
【０１０７】ＤＭＡＣ ＤＭＡ制御要素／ＭＩＯと協同
してＦＩＦＯＲとホスト母線３５との間でデータを転送
する。ＭＩＯとＦＩＦＯＲとの間の遷移時にデータを格
納するレジスタを含む。
【０１０８】ＤＭＡＲ ＤＭＡ ＲＡＭ／ＤＭＡＣ用
のチャンネルごとの制御情報を格納する。
【０１０９】ＤＭＡＲＱ ＤＭＡ要求待行列／チャンネ
ルごとのデータ転送処置の要求をＲＦＭおよびＴＦＭか
ら受取り、待合わせる。
【０１１０】ＥＯＰＩＳＲ プロセス終端割込状態レジ
スタ／プロセス終端状態情報をＳＩＯに転送するため緩
衝する。
【０１１１】ＦＩＦＯＲ ＦＩＦＯ ＲＡＭ／ＦＩＦＯ
管理器（伝送および受信）とＤＭＡＣとの間の遷移時に
チャンネルごとのデータを格納する。
【０１１２】ＨＣＲ＊ ハイパーチャンネル構成レジス
タ／ハイパーチャンネル構成を規定する。
【０１１３】ＨＰＣＲ プロトコル構成レジスタ／ＣＣ
Ｒの一部と共にＨＤＬＣ形プロトコルに対するチャンネ
ルを特別に構成する。
【０１１４】Ｉ_ＲＱ 割込要求／Ｌ１割込要求の径
路。
【０１１５】ＩＣＲ＊ ＩＤＬＣ構成レジスタ／チップ
要素を各種モード、すなわち通常動作、リセット、強制
エラー通常、強制エラー・リセット、および休息、にす
る共通レジスタ。
【０１１６】ＩＨＥＩＳＲ＊ ＩＤＬＣハードウェア・
エラー割込レジスタ／すべてのチャンネルに影響するＩ
ＤＬＣハードウェア・エラー条件に対してエラー状態を
緩衝する。
【０１１７】Ｌ１ レベル１／レベル１回路２２を言う
（図２を参照）。
【０１１８】ＭＩＯ マスタ入出力装置／ホストＩＯＰ
母線とＩＤＬＣ ＤＭＡＣ要素との間を接続するＩＤＬ
Ｃ要素。
【０１１９】ＭＵＸ マルチプレクサ／ＩＯＰ母線をＭ
ＩＯおよびＳＩＯに連結する回路。
【０１２０】ＲＤＣＲ１〜４ 受信ＤＭＡ構成レジスタ
（ＤＭＡＣに４個、ＲＦＭに２個、ＦＩＦＯＲおよびＤ
ＭＡＲにチャンネルごとのバックアップを有する）は、
受信データのＤＭＡ転送のためのＤＭＡＣおよびＲＦＭ
のチャンネル構成組立を規定する。図５の括弧付表示
「（Ｒ）」および「（Ｕ）」はそれぞれ読取り専用およ
び読取／書込（更新可能）モードに使用されるレジスタ
の特性を示す。
【０１２１】ＲＦＭ 受信ＦＩＦＯ管理器／ＲＶ１とＦ
ＩＦＯ ＲＡＭとの間の受信データの転送を管理し、Ｄ
ＭＡＲＱに置かれた要求を通して、ＦＩＦＯ ＲＡＭに
格納されているデータに対して、ＤＭＡＣによる処置を
開始するＩＤＬＣ要素。
【０１２２】ＲＦＭ_ＴＳ１、２ 受信ＦＩＦＯ管理
器時間交換語１および２／時間交換のときに保存しなけ
ればならない保持状態情報をＲＦＭに登録する。
【０１２３】ＲＬ１ 受信層１／ＢＴＤＭインターフェ
ース２７（図２を参照）とＲＶとの間で受信データを転
送するＩＤＬＣ要素。
【０１２４】ＲＬ１_ＴＳ１、２ 受信層１の時間交換
語／時間交換に関して保存しなければならない保持状態
情報をＲＬ１に登録する。
【０１２５】ＲＳＭ 資源管理器／ＴＳＲと受信、送信
区画と割込区画との間の時間交換を制御するＩＤＬＣ区
画。
【０１２６】ＲＶ 受信立証／プロトコル特有情報の
除去、アドレス検査、エラーチェックなどを含む受信デ
ータの層２処理を行うＩＤＬＣ要素。
【０１２７】ＲＶ_ＴＳ１ 受信立証時間交換語／時
間交換時に保存するＲＶ状態情報。
【０１２８】ＴＤＣＲ 伝送ＤＭＡ構成レジスタ／ＤＭ
ＡＣのチャンネルあたり四つのレジスタとＴＦＭのチャ
ンネルあたり二つのレジスタであって、それぞれのチャ
ンネルにおける送信データのＤＭＡ取出しに対するＤＭ
ＡＣおよびＴＦＭの構成組立を規定する。図５の括弧付
き指示「（Ｒ）」および「（Ｕ）」はそれぞれ読取り専
用モードおよび読取／書込（更新可能）モードに使用さ
れるレジスタの特性を示す。
【０１２９】ＴＦＭ 伝送ＦＩＦＯ管理器／ＦＩＦＯＲ
とＴＶ１との間で伝送データの転送を管理し、ＤＭＡＲ
Ｑに置かれた要求を通して、ＦＩＦＯＲにおける伝送待
行列を補充するＤＭＡＣ処置を開始するＩＤＬＣ要素。
【０１３０】ＴＦＭ_ＴＳ１、２ 伝送ＦＩＦＯ管理
器時間交換語１および２／時間交換時に保存しなければ
ならないＴＦＭ状態情報。
【０１３１】ＴＬ１ 伝送層１／ＴＶとＢＴＤＭインタ
ーフェース２７との間で伝送データを転送するＩＤＬＣ
要素。
【０１３２】ＴＬ１_ＴＳ１、２ 伝送層１時間交換
語／時間交換時に保存しなければならないＴＬ１状態情
報。
【０１３３】ＴＳＲ 時間交換ＲＡＭ／ＩＤＬＣに外部
から、ただし局部的にアクセス可能なＲＡＭ（図３のＲ
ＡＭ５３を参照）。
【０１３４】ＴＶ 伝送立証／データチャンネルでの
プロトコル特有情報の挿入、エラーチェック参照などを
含む、伝送データの層２論理を行うＩＤＬＣ要素。
【０１３５】ＴＶ_ＴＳ１ 伝送立証時間交換語／時
間交換の時に保存するＴＶ状態情報。
【０１３６】ＶＨＲ＊ ベクトル保持レジスタ／チップ
およびチャンネルの割込状態ベクトルに対する共通レジ
スタ。
【０１３７】５.２ 伝送／受信データ径路 図５において可能な場合には、先に図３に示した区画の
数を保持し、それら区画内の要素を一つ以上の文字（た
とえば６Ｌ）を有する類似番号により区別する。
【０１３８】図４は、ＩＤＬＣ内およびＩＤＬＣを通る
主要情報処理径路を示している。これらは、伝送データ
（ＩＦ３５でホストから受取り、ＩＤＬＣによる中間処
理の後ＩＦ２７でチャンネル・タイムスロットにより伝
送されたデータ）および受信データ（ＩＦ２７で受信さ
れ、ＩＤＬＣ内で処理されてホストインターフェース３
５に転送されるデータ）を取扱う径路、ホストシステム
からＩＤＬＣ ＲＡＭへの初期設定用情報および制御情
報を転送する径路、割込によりホストに通報する価値の
ある情報（事象および条件を示すデータ、および事象お
よび条件に特有の状態データ）を集めるための径路、
（ＩＤＬＣ要素とＴＳＲ５３との間で）状態交換を行う
径路、およびＩＤＬＣ ＲＡＭへのホストのアクセス径
路（これを通して格納情報、たとえばチャンネル事象状
態、が監視のためホストシステムにアクセスすることが
できる）から構成されている。この章では伝送および受
信のデータ径路について説明する。
【０１３９】５.２.１ 伝送データ ＩＦ４でチャンネル・タイムスロットにより伝送すべき
データ（「送信データ」）は、母線７、ＭＵＸ回路８
０、およびＭＩＯ区画６６を経由してＩＤＬＣに入る。
ＭＵＸ８０は、ホストシステムの記憶装置とＭＩＯ６６
との間およびホストシステムの処理装置とＳＩＯ６７と
の間で母線３５を通して信号の道筋を決めるスイッチの
役目をする。伝送データ用原始データは、ホストシステ
ムによりＤＭＡＲ内に準備されたＤＣＢ（データ制御ブ
ロック）命令ベクトルに応じてＤＭＡＣ要素６５Ｃで制
御されるＤＭＡ（直接記憶アクセス）プロセスによりホ
スト記憶装置から取出される。
【０１４０】ＤＭＡＣは、ＩＯＰ／ホスト・メモリから
の追加的なＤＣＢの検索を開始するために、そのような
ＤＣＢ中の連鎖表示に応答するように適合可能であり、
以て、そのような追加的なＤＣＢに関連するＩＯＰ／ホ
スト処理活動を低減するものである。
【０１４１】ＭＩＯを通過してから、伝送原始データ
は、ＤＭＡＣで緩衝され、ＦＩＦＯＲ５２のチャンネル
ごとの待行列空間に保管される。このようなデータをホ
スト記憶装置から取出すプロセスは、伝送ＦＩＦＯ管理
器（ＴＦＭ）がＦＩＦＯＲ内のそれぞれのチャンネル待
行列を空にするよう動作するにつれてＴＦＭ要素６２Ｔ
からＤＭＡ要求待行列（ＤＭＡＲＱ）要素６５Ｑに転送
される要求に応じて個々のチャンネルに対して呼出され
る。
【０１４２】ＴＦＭは、伝送データをＦＩＦＯＲ内のチ
ャンネルごとの待行列空間から先入れ先出し方式で取出
し、データに関して一定の妥当性レベルの処理を行う、
伝送立証（ＴＶ）要素６１Ｔに伝える。６１Ｔによる処
理から得られるデータは、要素６１Ｌ（ＴＬ１）に伝え
られ、この要素はレベル１の処理を行い、得られるデー
タビットをＬ１回路（図３の２２）によりＩＦ２７に提
示される特定の要求に応じてＩＦ２７に直列に転送す
る。データ・チャンネルに対するＴＶ６１Ｖでの処理に
は、プロトコル特有フレーミング情報を挿入する操作が
ある。これは、ＤＭＡＣによる上述のＤＣＢ連鎖作成特
徴と共に、ＩＤＬＣにデータの大塊をホスト記憶装置の
分散空間から転送し、多様に形成され且つ配置されたプ
ロトコル・フレーミング情報を個々のチャンネル構成に
従ってこのようなデータに導入させる。その結果、広範
な処理責任がＩＯＰおよびホストシステムから取除かれ
る。
【０１４３】個々のデータ・チャンネルに関連するＴＶ
（６１Ｖ）中の処理としては、（特定のプロトコルの下
で動作しているチャンネルにおける）プロトコル特定の
フレーミング・キャラクタ／フラグの選択的挿入があ
る。このことは、上述の、ＤＭＡＣ中のＤＣＢチェイニ
ング機能と相俟って、ＩＤＬＣをして、ホスト・メモリ
中の分散された空間からデータの大きいブロックを転送
し、個別のチャンネル構成に従いそのようなデータ中に
さまざまに形成され配置されたプロトコル・フレーミン
グ情報を導入することを可能ならしめる。その結果、Ｉ
ＯＰ及びホスト・システムから、大幅な処理の分担が軽
減される。
【０１４４】上述の要素６１Ｖ、６１Ｌ、６２Ｔ、６５
Ｃ、および６５Ｑに関して、図２に６１、６２、および
６５で示したそれぞれの区画が各々複数の要素を備えて
おり、或る場合には細区分されていることに注目のこ
と。伝送区画６１は、送信データに関して異なる処理機
能を行う要素６１Ｔおよび６１Ｌを備えている。ＦＩＦ
Ｏ区画６２は、伝送ＦＩＦＯ区画６２Ｔ（ＴＦＭ）およ
び受信ＦＩＦＯ区画６２Ｒ（ＲＦＭ）に実際に細区分さ
れており、伝送データおよび受信データをのＦＩＦＯ待
行列を別々に管理する。ＤＭＡ区画６５は、機能的に自
律的な要素、総合ＤＭＡ制御用の６５Ｃ（ＤＭＡＣ）お
よび区画６２Ｔおよび６２Ｒからチャンネルごとの要求
を受取り、このような要求をＤＭＡＣに対して待行列さ
せる６５Ｑ（ＤＭＡＱ）、を備えている。
【０１４５】伝送データに関しては、ＴＦＭにより６５
Ｑに転送され、６５Ｑにより６５Ｃに提示された要求
は、それぞれのチャンネル・データの待行列が減少して
いることを示す。このような要求に応じて、且つ１Ｆ２
７にそれぞれのチャンネル・タイムスロットが現われる
ことに同期して、要素６５ＣおよびＭＩＯは、（母線３
５に接続されているものにより）母線３５（またはホス
トシステム記憶装置）を通してＩＯＰ記憶装置にアクセ
スして、ＦＩＦＯＲ内のそれぞれのチャンネル待行列に
転送される伝送データを取出すように動作する。
【０１４６】ＤＭＡＣのこれらの動作は、ＤＭＡＣにあ
るレジスタＴＤＣＲ１〜４を経由して制御され、これら
レジスタは、ＦＩＦＯＲ５２のチャンネルごとのＴＤＣ
Ｒ１〜２の空間およびＤＭＡＲ５４のチャンネルごとの
ＴＤＣＲ３〜４の空間からロードされる。どれかのチャ
ンネルに対してＤＭＡＣが動作している間、レジスタＴ
ＤＣＲ１、ＴＤＣＲ３、およびＴＤＣＲ４は、外部記憶
装置にアクセスするのに必要なそれぞれのチャンネル制
御情報をロードされ、伝送データ（最大４バイトの組合
せを成す）を取出し、このようなバイトをＦＩＦＯＲに
設置する。レジスタＴＤＣＲ２は、４バイトのバッファ
であって、これに伝送データがＦＩＦＯＲへの途中で保
持される。レジスタＴＤＣＲ１、ＴＤＣＲ３、およびＴ
ＤＣＲ４は、ＤＭＡＣ（これについては後に図示し、説
明する）にある図示してない「伝送ＤＭＡ状態機械」が
サービスを必要とするチャンネル待行列に対して初期設
定されるとき、ロードされる。
【０１４７】任意のチャンネルに関連する伝送データを
フェッチする間に、ＴＦＭは（関連するＴＤＣＲ１情報
から）、ＦＩＦＯＲ中の個々のキュー・スペース（ＦＩ
ＦＯＲ中の関連するＴＤＣＲ２スペース）が空かどうか
を決定する。もしそうなら、ＴＦＭはＤＭＡＲＱに要求
を出し、ＤＭＡＲＱはＤＭＡＣにその要求を非同期的に
通知する。その後、ＤＭＡＣはＭＩＯと協働して外部ホ
スト・メモリにアクセスし、そこからＦＩＦＯＲ／ＴＤ
ＣＲ２へより多くの伝送データをフェッチする。外部メ
モリに関連するＤＭＡＣの動作は、ＤＭＡＲ５４のため
に予約されているＴＤＣＲ３−４空間中に格納されてい
る情報から決定される。任意のチャンネルに関連するＤ
ＭＡＣ動作の間に、ＤＭＡＣ中のレジスタＴＤＣＲ３及
びＴＤＣＲ４に、外部メモリにアクセスするために必要
なチャンネル制御情報（ＤＭＡＣ中の関連するＴＤＣＲ
３、４スペースからフェッチされる制御情報）がロード
される。その制御情報は、（４バイトまでの並列セット
中で）検索されＦＩＦＯＲ／ＴＤＣＲ２へ転送されるべ
き伝送データの位置を決定するために使用される。ＦＩ
ＦＯＲ中のチャンネル空間ＴＤＣＲ２は、ＴＦＭのため
に伝送データが保持されるところの４バイト・バッファ
である。ＤＭＡＣ中のレジスタＴＤＣＲ１、ＴＤＣＲ３
及びＴＤＣＲ４は、後述するＤＭＡＣ中の「伝送ＤＭＡ
状態機械」が、サービスを要求する任意のチャンネル・
キューに関連して初期化されるときに、ＤＭＡＲからロ
ードされる。
【０１４８】伝送データをＩＯＰ／ホスト記憶装置から
ＦＩＦＯＲに転送するプロセスは、それぞれのチャンネ
ル・タイムスロットが（ＢＴＤＭ）インターフェース
（ＩＦ）２７に現われる時間と同期して行われる。しか
し、６２Ｔ、６１Ｖ、および６１Ｌが前記スロットの出
現に同期して行われる要素による伝送データの処理、お
よびこれら要素の活性チャンネルによる伝送プロセスに
対する状態は、それぞれのスロットの出現に同期して循
環的に交換される。先に注記したとおり、状態交換は、
ＲＳＭ６３の指揮下にそれら要素とＴＳＲ５３との間で
行われる。
【０１４９】要素６１Ｖは、伝送データをチャンネルの
要求事項に従って処理し、これを要素６１Ｌに送って最
終的に直列にし、インターフェース２７に転送する。２
７での伝送データの転送はビット直列であるが、どのチ
ャンネル・タイムスロットの期間中でもデータのバイト
全部を同様に転送することができる。各ビット転送は、
レベル１の回路とＴＬ１との間で要求承認ハンドシェー
クにより行われ、転送はすべて後に説明する目的のため
にスロット内の小さな時間窓の期間に行われる。その窓
の期間中、活性チャンネルのタイムスロットで、Ｌ１回
路はビット転送用の、１から８までの、可変数の要求を
送り、ＴＬは応答して承認信号付き伝送データビットを
提示する。
【０１５０】スロット内の全てのデータ・ビット転送
は、後で説明する目的のために、スロット中の小さい窓
の間に実行される。その窓の間に、任意のアクティブ・
チャンネルのタイム・スロット中で、Ｌ１回路は、０か
ら８までの、可変的な数のビット要求パルスを提供し、
ＴＬ１は、伝送データ・ビットを出すことによって各パ
ルスに応答する。
【０１５１】活性データチャンネルに対し、６１Ｖによ
り処理を行う第２層（立証レベル）は、プロトコル特有
フレーミング情報の挿入、およびアドレスおよびチェッ
ク照合情報（たとえば、ＣＲＣチェックビット）の挿入
を含んでいる。先に注記したとおり、ディジタル音声信
号はクリア状態で転送され、それぞれのチャンネル・リ
ンクが確立されているときその宛先が一定である限り明
瞭な宛先アドレスを必要としない。
【０１５２】活性データチャンネルに関連して、ＴＬ１
中の処理には、並列から直列への変換（ＴＬ１は、ＴＶ
から、並列ビットのバイトでデータを受信し、ＩＦ４で
ビット並列でデータを送信する）と、プロトコル特定ビ
ットの選択的挿入（例えば、メッセージ・データが制御
フラグと誤って検出されるのを防ぐために挿入されるＨ
ＤＬＣ透過性ビット）がある。
【０１５３】任意のチャンネルに関連してＴＶ及びＴＬ
１を通過するデータ・バイトは、ＢＴＤＭインターフェ
ース４における個々のチャンネル・タイム・スロットの
出現に同期して、パイプライン的に、並列かつ同時的に
処理される。尚、そのようなパイプラインに関しては、
個々のチャンネルに関するＴＶ及びＴＬ１の状態がＩＦ
４における個々のチャンネル・タイム・スロットの遷移
に同期してスワップされ、アクティブ・チャンネルＴＶ
及びＴＬ１に関連するスロットの間に、同一のチャンネ
ルに関する個別のバイトを同時に処理することができ
る。しかし、ＩＦ４で、各バイトは、ＴＬ１からＩＦ４
へビット直列的に且つインターフェースからＴＬ１へ提
供されるビット要求にのみ応答して渡される。このよう
に、ＩＦ４へバイトまたは他の単位のデータを転送する
ためにこれらの要素で必要な処理は、ＩＦ ４における
個別のチャンネル・タイム・スロットの再生の１または
それ以上のフレームに渡り得る。しかし、上述のパイプ
ラインのためもあって（また、同期化区画５１における
キューの処理もあって）、そのようなデータは、チャン
ネル中の信号速度と通常同程度の速度で、「組立て工
程」的な様式で、可用となされる。
【０１５４】ＩＤＬＣ区画５０中では、要素６１Ｌ、６
１Ｖ、及び６２Ｔの状態が、ＩＦ４における個々のチャ
ンネル・タイム・スロットの出現と同期してネットワー
ク・チャンネルに関連してスワップされる。また、任意
のチャンネルに関連する受信データの処理は、個々のス
ロットの出現に同期して実行される。これらの状態スワ
ップ処理は、個々の要素と、各々の基底チャンネル・タ
イム・スロットに割り当てられたタイム・スワップＲＡ
Ｍ５３（ＴＳＲ）中の空間の間で行われる。各チャンネ
ル空間のおのおのの部分は、おのおのの要素のために予
約されている。要素とＴＳＲの間の状態情報の転送は、
資源管理要素（ＲＳＭ）６３によって指令される。ＩＤ
ＬＣ区画５１において、伝送データに関連するすべての
動作は、個々のチャンネル・タイム・スロットの出現に
関連して、非同期的な関係で実行される。
【０１５５】５.２.２ 受信データ径路 受信データは、ＩＦ２７から要素６０Ｌ（ＲＬ１）でビ
ット直列で受信され、その要求で幾らか処理を加えて
（宛先データを区別し、局部ノードに必要としないデー
タを捨てる処理を含む）直列を解いてバイトにし、「第
２レベル」の処理のため、立証レベル要素６０Ｖ（Ｒ
Ｖ）に引渡す。この処理には、データチャンネルで受取
ったデータからプロトコル特有フレーミング情報を取除
くこと、このようなデータのＣＲＣチェック、および得
られたデータをＲＦＭ（受取りＦＩＦＯ管理）要素６２
Ｒに転送してそれぞれのチャンネルに割当てられている
ＦＩＦＯＲ５２の受信データ待行列空間にロードするこ
と、が含まれる。ＲＡＭ５２の受信データ待行列の満杯
の状態は要素６２Ｒで監視され、処置が必要なときは、
ＤＭＡＲＱ６５Ｑに要求が提示されてＤＭＡＣ６５Ｃに
待行列受信データをＦＩＦＯＲからホストＩＯＰ記憶装
置のチャンネルごとの「円形バッファ」に先入れ先出し
式に転送するよう動作させる。
【０１５６】任意のチャンネル・スロットの間のＩＦ４
における受領は、ビット直列的に且つスロット時間全体
のうちの短い一部の期間にのみ実行される。その一部の
期間のうちに、０からｍビットのうちの可変数のビット
が受信可能である（現在、ｍ＝８）。
【０１５７】ＲＬ１で実行される選択的処理タスクに
は、受信データからの、プロトコル特定情報の除去があ
る（例えば、ＨＤＬＣフォーマット・データにおける透
過ビット及びフレーミング・フラグ）。ＲＶにおける処
理には、プロトコル・フォーマットされたチャンネルに
おけるデータの有効性チェック（例えば、ＨＤＬＣデー
タのＣＲＣチェック）及び（そのローカル・ノードに指
向されていないデータを棄却するための）あるデータ・
チャンネルにおける宛先アドレスのチェックがある。Ｒ
Ｖによって処理され、棄却されないデータ・バイトは、
個々のチャンネルに割りふられたＦＩＦＯ ＲＡＭ５２
（ＦＩＦＯＲ）中の受信データ・キュー空間にロードす
るために、ＲＦＭ（受信ＦＩＦＯ管理）に転送される。
ＲＡＭ５２中の受信データ・キューの充満度の状態は、
要素６２Ｒによってモニタされ、動作が必要とされると
きに、要求がＤＭＡＲＱ ６５Ｑへ提供され、このこと
は、ＤＭＡＣをして、キューされたデータをＦＩＦＯＲ
からチャンネル「環状バッファ」へ転送するように動作
させる。
【０１５８】ＩＤＬＣ区画５０において、要素６０Ｌ、
６０Ｖ、及び６２Ｒは、ＩＦ４における個々のチャンネ
ル・タイム・スロットの出現と同期して、ネットワーク
・チャンネルに関してスワップされ、任意のチャンネル
に関連する受信データの処理は、個々のタイム・スロッ
トの出現に同期して実行される。これらの状態スワッピ
ングは、個々の要素と、各々の基底チャンネル・タイム
・スロットに割りふられたタイム・スワップＲＡＭ５３
（ＴＳＲ）中の空間との間で実行される。各チャンネル
空間の部分は、各々の要素毎に別個に予約されている。
要素６０Ｌ、６０Ｖ、６２Ｒ及びＴＳＲは、資源管理要
素（ＲＳＭ）６３によって指令される。ＩＤＬＣ区画５
１において、受信データに関連する全てのデータは、個
々のチャンネル時間スロットの出現とは非同期的な関係
で実行される。
【０１５９】伝送経路の場合と同様に、図２の参照番号
６０で示す受信要素は、実際には、自立的要素６０Ｌ
（ＲＬ１）及び６０Ｖ（ＲＶ）を含み、それらはそれぞ
れ、ＩＦ４で受信されるデータの処理を行う第１及び第
２のレイヤを提供する。伝送の場合と同様に、これらの
要素の状態は、ＩＦ４におけるチャンネル・タイム・ス
ロットの出現と同期してスワップされる。それゆえ、任
意のチャンネルまたはハイパーチャンネルに関連するこ
れらの要素におけるデータの処理は、不変的に、個々の
タイム・スロットの出現と同期して発生する。尚、ＲＬ
１、ＲＶ及びＲＦＭを通じた１バイトの受信データの転
送のために必要な処理は、一般的には、少なくとも３つ
のタイム・スロット反復に渡るけれども、ＴＳＲ５３に
おける各要素に割りふられたチャンネル毎のバッファリ
ングと、ＦＩＦＯＲ中のチャンネル毎のバッファ・キュ
ー容量（ここでは４バイト）が、そのようなデータのパ
イプライン処理を、最大レートで動作するチャンネルが
装置でオーバーフローしないような様式で行うことを可
能ならしめる。
【０１６０】インターフェース４の特徴は、その「肯定
的スリップ」における動作にあり、これにより、同一の
スロットの前の最後の再生以来、単一のタイム・スロッ
トの間にＲＬ１で受信されたビットの数が、不変的に、
Ｌ１回路（図１の参照番号５）によって受信されるビッ
トの数と等しいかそれより大きくなる。このことは、Ｌ
１回路の受信クロックとネットワーク中のそのようなデ
ータの遠隔ソースとの間のドリフトのレートに拘らず、
任意のチャンネルまたはハイパーチャンネルで受信され
たデータが、この装置に至る途中でＬ１回路を決してオ
ーバーフローしないことを保証する。
【０１６１】要素６０Ｌ（ＲＬ１）は、受信データにつ
いて第１層の処理動作（直列の解消、ＨＤＬＣオープニ
ングの除去、およびフラグの閉鎖、など）を行い、要素
６０ＲＶ（ＲＶ）は、６０Ｌから伝えられたデータにつ
いて第２層（立証）の処理（アドレス認識、プロトコル
特有情報の除去、ＣＲＣチェック、など）を行う。デー
タが要素６０ＲＶから伝達するのに利用できるようにな
るにつれて、その要素により提示された要求がＲＦＭ６
２ＲにこのようなデータをＦＩＦＯＲ５２のそれぞれの
チャンネル待ち行列に転送させる。このようなチャンネ
ル待ち行列が所定の満杯状態（これはあふれを生ずる可
能性のあるより充分前である）に達するにつれ、ＲＦＭ
６２Ｒは、ＤＭＡＲＱ６５Ｑを通して、ＤＭＡＣ６５Ｃ
により処置を要求し、これにより最終的にＤＭＡＣによ
りそれぞれの待ち行列を（先入れ先出し的に）空にする
処置が取られる。
【０１６２】５.３ 割込径路 割込管理要素（ＩＮＴ）６４は、ホストシステムに報告
する必要がある状態情報（ＩＤＬＣおよびＬ１回路に関
するハードウェア状態およびチャンネル・プロセス状
態）を収集し局部的に格納する責任がある。スレーブ入
出力（ＳＩＯ）要素６７は、母線３５を経由してホスト
システムと接続し、状態情報が局部的に利用可能である
とき割込要求指定を発生し、またホストシステムからＲ
ＡＭ５２〜５４、およびＩＮＴおよびＳＩＯの双方のレ
ジスタへの直接アクセス径路８９を提供し、これを用い
てホストは局部的に格納されている状態情報に直接アク
セスすることができる。
【０１６３】径路８９は、初期要素状態および制御情報
をＲＡＭ５２〜５４に設定することにより、ホストシス
テムがＩＬＤＣの動作を直接プログラムすることもでき
るように双方向性になっている（以下のホスト制御径路
の項の径路８９の説明を参照）。ＩＮＴ６４は、他のす
べてのＩＤＬＣ要素との接続を有し、「全部」と記した
径路９０およびＬ１回路２２への同様の径路９１を通し
て事象フラグ信号および関連する事象状態情報を受取
る。ＳＩＯ６７からＬ１回路２２まで延びるチップ選択
線９２は、それらの状態情報を転送するＬ１回路を準備
する。先に説明した線６９は、初期設定情報を直接ホス
トインターフェース３５から回路２２に伝えるのに使用
される。
【０１６４】ＳＩＯ６７にあるレジスタＩＣＲ、ＨＣ
Ｒ、およびＶＨＲ、およびＩＮＴ６４にあるレジスタＩ
ＨＥＩＳＲ（上の定義を参照）は、ＩＤＬＣチップ／装
置全体に共通である。ＩＣＲおよびＨＣＲの出力は、Ｉ
ＤＬＣを通じて要素６４および径路９０を通して放送
し、動作条件を確立することができる。ＩＣＲはチップ
を通じてアイドル動作モードを確立し、ＨＣＲはハイパ
ーチャンネル動作構成（ハイパーチャンネルに関する、
相互参照した同時係属中の出願書を参照）を確立するこ
とができる。ＶＨＲは、径路６４、９０を経由してＩＤ
ＬＣを通じて収集されたチップおよびチャンネル状態の
ルポルタージュに関連する割込ベクトルを保持する。Ｉ
ＮＴ６４のレジスタＩＨＥＩＳＲは、径路９０を経由し
てＩＤＬＣを通じて、および径路９１を経由してＬ１回
路から、ハードウェア・エラー情報を集める焦点として
働く。
【０１６５】ＩＮＴ６４の他の二つのレジスタ、ＣＥＩ
ＳＲおよびＥＯＰＩＳＲ、はすべてのチャンネルに共通
であるが、実質的に「チャンネル化」（回路網上の各チ
ャンネルについて複製）されている。ＴＳＲ５３の各チ
ャンネル割当てられている空間の内部に、これらレジス
タの「像」が存在する。前に説明したタイムスロット同
期状態交換プロセスの期間中、ＲＳＭ６３はＩＮＴのレ
ジスタＣＥＩＳＲに（ＴＳＲから呼出したＣＥＩＳＲ像
情報を）ロードするので、その内容はそのタイムスロッ
トがＩＦ２７に同時に現われるチャンネルのものと同期
して対応する。ＩＮＴのレジスタＥＯＰＩＳＲは、プロ
セス終了チャンネル状態情報の収集の焦点であるが、そ
の内容がタイムスロット期間中に変っていれば、その情
報はＲＳＭによりそれぞれのチャンネルに割当てられて
いるＴＳＲ空間の１６個のＥＯＰＩＳＲバッファの一つ
に転送される。選択されるバッファは、タイムスロット
期間中にレジスタＣＥＩＳＲ内のポインタ情報により指
定されたものである。以下の時間交換径路およびＴＳＲ
の説明をも参照のこと。チャンネルに関連する１６個の
ＥＯＰＩＳＲバッファの内容は、それぞれのチャンネル
に対する深さ１６の状態待ち行列を形成する。
【０１６６】レジスタＣＥＩＳＲは、チャンネルごとの
エラー割込状態情報をホストに転送する場合の焦点とな
り、レジスタＥＯＰＩＳＲは、チャンネルごとのプロセ
ス終了状態情報をホストに提示す場合の焦点を形成す
る。このような状態情報は、ＶＨＲを通過する一層一般
的な情報とは異なり、一層一般な情報を補うのに必要で
ある。チャンネルごとのプロセス終了状態情報にはタイ
ムスロット・フレームの速さで繰返されるチャンネルご
とのフレーム終端状態情報（したがってこの種の情報に
対する深さ１６の待ち行列の必要）がある。
【０１６７】ＩＮＴ６４の論理構成は、未決定の割込状
態／事象の相対的時間的緊急性を決定させ、このような
決定に従って関連の割込要求および状態情報の提示を命
令させるので、母線３５およびホストシステムが、重要
でない事象通信に先制的に使用されることはない。
【０１６８】５.４ 状態交換径路 ＲＳＭ６３は、ＴＳＲ５３と送受信データを処理する要
素との間の他、ＴＳＲ５３とＲＳＭおよびＩＮＴの双方
の状態レジスタとの間のタイムスロット同期状態交換活
動を指導する。状態レジスタ転送の或るものは次のとお
りＴＳＲに対して一方向的（読出し専用または書込み専
用）である。ＲＳＭのレジスタＣＣＲおよびＨＰＣＲ
は、処理中個々のチャンネルに対して変らない情報を保
持している（ＴＳＲ内の支援情報は、チャンネルが構成
されてからチャンネルが再構成されるまでＩＯＰ／ホス
トシステムからロードされる）。したがって、ＴＳＲか
らのそれぞれの転送は読出し専用である。ＩＮＴのレジ
スタＥＯＰＩＳＲからＴＳＲへの転送は書込み専用であ
る。このレジスタは、チャンネル処理中に発生する事象
を表わす状態情報を保持し、その内容をレジスタＣＥＩ
ＳＲのポインタ情報に従ってそれぞれのチャンネルに割
当てられたＴＳＲ内の１６個の支援バッファ記憶装置の
一つに置く。支援記憶装置でのポインタおよび状態情報
の取扱いおよびＥＯＰＩＳＲに格納されている情報フィ
ールドは、ＴＳＲからそのレジスタへのローディングを
決して必要としないような性格のものである。
【０１６９】ＲＳＭ中のレジスタＣＣＲ及びＨＰＣＲ
は、ＴＳＲから読取専用転送を受信する。これらのレジ
スタは、個々のチャンネルに関連する処理の間に変化し
ない情報を保持する（ＴＳＲ中のバッキング情報は、チ
ャンネルが、構成されたときＩＯＰ／ホスト・システム
からロードされ、その後チャンネルが再構成されるまで
変更されない）。それゆえ、これらのレジスタに転送さ
れたデータは、ＴＳＲに戻す必要がない。
【０１７０】ＩＮＴ中のレジスタＥＯＰＩＳＲは、ＴＳ
Ｒに対する書込み専用転送における状況情報のソースと
して使用される。このレジスタは、チャンネル処理の間
に発生する事象をあらわす状況情報を保持し、その内容
は、レジスタＣＥＩＳＲ中のポインタ情報に従って個々
のチャンネルに割り当てられたＴＳＲ中の１６個のバッ
キング・バッファ位置のうちの１つに配置される。ポイ
ンタの処理と、バッキング位置中の状況情報と、ＥＯＰ
ＩＳＲ中に格納された情報フィールドの性質は、ＴＳＲ
からのレジスタのローディングが決して必要とされない
ようなものである。
【０１７１】ＴＳＲとＩＤＬＣの処理要素の間の別の状
態スワップ活動は、双方向的であり得る。尚、ＩＤＬＣ
状態の処理要素に関連して、ＴＳＲに対する動作のセー
ブは、終了しつつあるスロットが、アクティブ・チャン
ネルまたはハイパーチャンネルに割り当てられたもので
あるときにのみ、実行され、ＴＳＲからこれらの要素へ
の状態再ローディング動作は、次のスロットがアクティ
ブ・チャンネルまたはハイパーチャンネルに割り当てら
れている場合にのみ実行される。従って、図３を参照し
て行われる以下の説明では、連続的なタイム・スロット
Ｎ及びＮ＋１に関連する状態スワップ活動が説明される
ので、状態は、スロットがアクティブ・チャンネルまた
はハイパーチャンネルに割り当てられている場合にのみ
スロットＮに対してセーブされ、状態は、アクティブ・
チャンネルまたはハイパーチャンネルに割り当てられて
いる場合のみスロットＮ＋１に対して再ロードされるこ
とが理解されよう。
【０１７２】状態スワッピング活動は、伝送処理、受信
処理、割り込み処理の同期の側面、及び大域構成制御変
数のローディングに関連して、ＲＳＭによって時間的に
交互になされている。ＲＳＭは、ＴＳＲ及び影響のある
要素に関連する活動を開始する前にこれらの機能が終了
するように、異なる期間に対処する。
【０１７３】前述のように、ＲＳＭは、スロットの開始
（ＢＯＳ）及びフレームの最後のスロット（ＬＳＯＦ）
のパルスをライン９４を介してＩＦ４から受け取り、こ
のことは、ＲＳＭをして、ＲＳＭ自体及び他のＩＤＬＣ
要素を状態スワップ動作のために準備することを可能な
らしめる。この準備タイミングの許容度が、状態が安定
状態にシーケンスするためにセーブすべきものであると
ころの要素に対処し、以て現在終了しつつあるタイム・
スロットの次の出現における処理の明確な連続性を保証
する。
【０１７４】図３を参照すると、そのような準備の一部
として、ＲＳＭがＴＳＲから大域変数ＣＣＲ（構成制御
レジスタ）の「チャンネル制御」部分を、（「グローバ
ル」とラベルされたライン上のフェーズＰの間に）プリ
フェッチする。この部分は、丁度始まったタイム・スロ
ット（図３のスロットＮ＋１）に関連するタイプのチャ
ンネルまたはハイパーチャンネルを定義し、ハイパーチ
ャンネルに関連しては、ＲＳＭをして、ハイパーチャン
ネル・スロットをして後述する参照スロットに関連付け
るための基礎となる機能ＲＳＭ＿ＴＳＩ（やはり後述）
を示唆するタイム・スロットの変換に対処することにな
る。
【０１７５】連続的なスロットＮ及びＮ＋１に関連して
は、個々の状態スワップ活動（図３で、「伝送」、「受
信」、「割り込み」とラベルされたラインの部分「Ｎ」
を参照のこと）を開始する前に、Ｎに関連する動作を完
了するために、ＲＳＭが伝送、受信及び割り込み処理に
関与する要素のための互い違いの期間に対処する。遷移
の表示として、ＲＳＭは互い違いのスロットの終了（Ｅ
ＯＳ）パルスを、伝送、受信及び割り込みの同期的な側
面を担当する要素に提供する。
【０１７６】スロットＮに関連して終了させるための第
１の処理機能は、伝送処理である（図３の「伝送」ライ
ン上のフェーズ「Ｎ」の終了を、別のライン上のフェー
ズ「Ｎ」の終了と比較されたい）。従って、ＲＳＭは、
第１のＥＯＳパルスを伝送処理要素ＴＬ１、ＴＶ及びＴ
ＦＭに提供する。ＥＯＳ信号を受領すると、これらの要
素は、スロットＮに関連する安定動作状態へとシーケン
スし、ＲＳＭに対して「完了」表示を主張する（ＥＯＳ
が受信された時瞬間的に安定動作状態にある任意の要素
は、直ちにその完了表示を主張する。
【０１７７】各々の完了表示が受領される時に、ＲＳＭ
はめいめいの要素処理状態情報を、スロットＮに関連す
るＴＳＲ中の空間中に書き込むようにＴＳＲを動作させ
る（この空間とは、そのアドレスが、Ｎがハイパーチャ
ンネルの参照スロットとして割り当てられているか、Ｎ
が、基底チャンネルに割り当てられているならスロット
・フレーム中のスロットＮの時間位置に直接関連付けら
れており、そうでなくＮがハイパーチャンネルの非参照
スロットに割り当てられているなら、関連する参照スロ
ットの位置に関連付けられるようなものである）。
【０１７８】その後、もし次のスロットＮ＋１がアクテ
ィブ・チャンネルまたはハイパーチャンネルに割り当て
られており、次に、それ自体を停止状態（図３のフェー
ズ「Ｈ」ライン「伝送」に条件付けするなら、伝送処理
要素（ＴＬ１、ＴＶ及びＴＦＭ）が、チャンネルＮ＋１
に関連する状態にセットされる。スロットＮ＋１に関連
して伝送処理状態をセットするための情報は、（もしそ
のスロットがハイパーチャンネルの参照チャンネルとし
て、または基底チャンネルに割り当てられているなら）
そのスロットと直接、あるいは（もしスロットＮ＋１が
ハイパーチャンネルの非参照スロットであるなら）関連
付けられた参照スロットと直接関連付けられているＴＳ
Ｒ中の位置からＲＳＭによってフェッチされる。停止条
件における短い期間の後に、転送処理要素にはＲＳＭに
よって開始パルス信号が与えられ、それらはスロットＮ
＋１（ライン「伝送」上のフェーズ「Ｎ＋１」）に関連
する処理を開始する。
【０１７９】スロットＮに関連する処理を完了させるた
めの次の機能は、ＲＬ１、ＲＶ、及びＲＦＭで実行され
る受信処理である。これらの要素には、それらの「Ｎ」
処理フェーズの終了付近でＥＯＳ表示を与えられ、安定
処理状態へサイクルしＲＳＭに対する個々の完了表示を
禁止するための（または、ＥＯＳがあらわれたとき瞬間
的に安定であるなら直ちに完了を禁止するための）短い
期間を許可される。しかし、この機能の場合、これらの
要素は、（後述するスロットＮ＋１のための割り込み処
理及び大域変数のローディングに関連する状態スワッピ
ングを指令するためのＲＳＭの追加的な時間を残して）
これらの状態がスワップされる前に自らを停止状態に条
件付ける。
【０１８０】これらの停止フェーズの後、スロットＮ及
びＮ＋１に関連する受信処理要素の状態がスワップされ
る（図３のフェーズ「Ｓ」ライン「受信」）。次に、そ
れらの要素に開始信号がＲＳＭによって提供され、それ
らの要素は、スロットＮ＋１に関連して処理を開始す
る。伝送状態スワッピングの場合と同様に、スロットＮ
（スロットＮ＋１）に関連する受信要素の状態は、もし
そのスロットが基底チャンネルに割り当てられている
か、ハイパーチャンネルの参照スロットとして割り当て
られているなら、個々のスロットの時間位置に直接関連
付けられ、もし個々のスロットが、ハイパーチャンネル
の非参照スロットとして割り当てられているなら、参照
スロットの時間位置と関連付けられる。
【０１８１】スロットＮに関連して終了させるための次
の機能は、割り込み区画６４（ＩＮＴ）によって実行さ
れるものである（図３のライン「割り込み」参照）。注
目すべきことは、ＩＮＴの論理部分が、同期的及び非同
期的の両モードで動作することであるが、ここでのスロ
ットに関連する活動の説明は、同期的に動作する部分の
みに指向されている。スロットＮに関連する同期的割り
込み処理に就いての適当な時間に、ＲＳＭはＩＮＴにＥ
ＯＳ表示を出し、以てＩＮＴをして安定状態にシーケン
スし完了表示を出させる（あるいは、もし瞬間的に安定
動作状態にあるなら、直ちに完了表示を出させる）。こ
の時点で、ＩＮＴの状態（同期部分）がスロットＮに関
連してセーブされ、ＩＮＴの最後の状態（同期部分）が
ロードされる。送信及び受信要素の場合と同様に、もし
スロットＮ（Ｎ＋１）が、ハイパーチャンネルの非参照
スロットに割り当てられているなら、スロットＮに関し
てセーブされた状態（スロットＮ＋１に関してロードさ
れた状態）がスロットＮ（Ｎ＋１）または参照スロット
に関連付けられたＴＳＲ中の位置に書かれる（あるい
は、そこからフェッチされる）。ＩＮＴの同期部分は、
停止条件を通過してＲＳＭから開始表示を受取り、スロ
ットＮ＋１に関する処理を開始する。
【０１８２】スロットＮに関連して最後に終了する状態
処理活動は、それのＣＣＲ及びＨＰＣＲレジスタに対す
るＲＳＭによる大域構成制御変数のフェッチ（読み取り
のみ）である（「大域」）とラベルされたライン上のフ
ェーズ「Ｒ」）。尚、この動作が完了した直ぐ後に、受
信処理要素に関連する状態スワッピング転送が開始され
る。
【０１８３】５.５ ホストプログラム制御インターフ
ェース ＳＩＯからＩＮＴおよびＲＡＭ５２〜５４への径路８９
は双方向性である。ＩＤＬＣからインターフェース３５
への方向で、これらの径路はＩＯＰ／ホストシステムに
状態情報をＴＳＲおよびＳＩＯおよびＩＮＴのレジスタ
（特に、ＳＩＯのレジスタおよびＩＮＴのレジスタＩＨ
ＥＩＳＲ）から収集させる。反対方向（ホスト制御イン
ターフェースと言う）で、これら径路は、ＩＯＰ／ホス
トシステムに初期状態および制御情報をＲＡＭ５２〜５
４におよびＩＤＬＣの論理要素内のレジスタに設定させ
る。
【０１８４】このようにして、たとえば、ホスト／ＩＯ
Ｐ複合体は、状態情報をＴＳＲに挿入して所定のチャン
ネルに対するＩＤＬＣの同期部内の要素に初期動作状態
を確立することができる。この別の径路を設ける長所
は、この径路がＭＩＯインターフェースで正常通信径路
を妨害しないこと、および各チャンネルを他のすべての
チャンネルと無関係に作動させたり作動解除させたりす
ることができることである。また、ホスト／ＩＯＰがこ
の同じ径路を通してＩＤＬＣ動作を構成しまたは制御す
る個々の要素のレジスタを、或る場合には、動的に且つ
通信プロセスへの妨害をできる限り少くして設定するよ
うにすることができる。たとえば、ＳＩＯのレジスタＩ
ＣＲおよびＨＣＲを修正してＩＤＬＣを一定の動作モー
ドに構成することができ、ＲＳＭのＨＰＣＲのようなレ
ジスタを修正してＩＮＴのような要素にＴＳＲの一定の
割込状態待行列に対して取られる処置を動的に通報する
ことができる（６.６章の割込処理動作の説明およびＲ
ＳＭおよびＩＮＴの詳細な説明を参照）。
【０１８５】所定のチャンネルに対して、ＴＳＲに要素
状態情報をロードする径路８９の上述の使用法について
は、図６を参照。ＴＳＲ５３が各チャンネルに専用の空
間のブロックを備えており、各チャンネルに割当てられ
たブロック内に「時間交換」語「ＡＢＣ--_ＴＳＯＮ」
を保管しておく多数の語空間があることに注目するこ
と。ここでＡＢＣは同期処理要素（たとえば、ＲＶ、Ｔ
Ｖなど）を表わし、ＴＳは「時間交換語」を表わし、Ｎ
はＯまたは１である。各チャンネルブロックは、それぞ
れのチャンネルに関する構成および通信プロトコルを特
別作製するための制御情報（ＣＣＲ、ＨＰＣＲ）および
割込によりホスト／ＩＯＰシステムに報告する価値のあ
る事象を示す状態情報（ＣＥＩＳＲ、ＥＯＰＩＳＲ）に
対して保留してある空間を備えている。
【０１８６】図７および図８を参照すると、ＦＩＦＯＲ
５２およびＤＭＡＲ５４にアクセスするのに径路８９を
使用して、ＩＯＰ／ホストは、ＩＤＬＣから発せられた
ＤＭＡデータのインターフェース３５を横断して転送す
る処理を決定する、ＤＭＡ制御パラメータ、ＴＤＣＲお
よびＲＤＣＲ、を初期設定することができる。これらパ
ラメータは、データブロックの長さ、バイト連鎖（ＴＤ
ＣＲ１およびＲＤＣＲ１）、および個々のチャンネルに
対してＤＭＡＣ区画の動作を規定するのに使用すること
ができる制御語（ＴＤＣＲ３およびＴＤＣＲ４、ＲＤＣ
Ｒ３およびＲＤＣＲ４）がある。
【０１８７】ＴＤＣＲ３は、ＩＯＰ／ホスト記憶装置内
の、伝送データを転送すべき空間を規定するアドレス情
報を保持する。ＴＤＣＲ４は、伝送動作を規定するＤＣ
Ｂ命令アレイを保持する（連鎖インジケータにより動作
をＩＤＬＣ ＤＭＡＣの作用を通じて別のＤＣＢに拡張
する可能性がある）。ＰＤＣＲ３およびＰＤＣＲ４は、
受信データを転送すべきＩＯＰ／ホスト記憶装置の円形
バッファ空間の境界を規定するアドレスパラメータを保
持する。
【０１８８】５.６ 動作−中間
【０１８９】ＩＳＤＮの基本速度の環境で、ＩＤＬＣは
各チャンネルで最大データ速度毎秒６４,０００ビット
（６４ ｋｂｐｓ）全二重で、または各１２８ ｋｂｐｓ
の総合速度で、３２チャンネルを支持する。この速さ
はデータまたはディジタル音声をどのチャンネルでも全
二重伝送に適応させるのに充分であり、更に高速のデー
タチャンネルをハイパーチャンネルに可変に組分けする
ことができる。
【０１９０】パワーオン・リセット時、ＩＯＰ／ホスト
システムでは、ＩＤＬＣおよびＬ１回路のすべてのレジ
スタ、およびＲＡＭ５２〜５４のすべての記憶装置を初
期値に設定し、ＳＩＯ内のＩＣＲ（ＩＤＬＣ構成レジス
タ）に書込むことによりＩＤＬＣを使用可能にする（以
下のそのレジスタの説明を参照）。これらの処置はすべ
て母線３５を横断しておよびＳＩＯを通して取られる。
各ＩＤＬＣ論理区画のレジスタは、径路８９の図示して
ない延長部を通してアクセス可能である。ＳＩＯは、個
々のＲＡＭユニットおよび区画レジスタのアドレスを複
号し、適切な要求信号をユニットおよび区画に伝える。
区画およびＲＡＭユニットは、これら要求を他の区画か
らの要求と共に調停し、準備が整うと、ＳＩＯに承認を
表明し、これが行われるや否や関連情報の（ＩＯＰから
ＲＡＭユニットのアドレス位置または個々の区画レジス
タへの）転送が完了する。
【０１９１】次に、ＩＯＰは径路６９を経由してＬ１論
理を初期設定し、その径路を通して動作を行い、Ｌ１回
路が回路網を横断してデータを順調に転送することがで
きることを確認する。
【０１９２】この点で、ＲＳＭは、ＢＴＤＭ ＩＦ２７
および接続９４を経由して、Ｌ１回路からチャンネル・
タイムスロットの遷移を表わす信号を受取り、ＩＤＬＣ
の同期部の他の要素とＴＳＲとの間の状態交換転送を行
っている。また、他の要素は既に作動されており、いつ
でもデータを処理できるようになっている。これがなさ
れてから、ＩＤＬＣ内の個々のチャンネルは、適切な値
を関連レジスタに書込むことにより（ＳＩＯを経由して
ＩＯＰから）作動することができる。すべてのチャンネ
ルを作動させてからＩＯＰは、Ｌ１回路によるデータ転
送を可能とし、これらの回路にデータをＩＤＬＣからチ
ャンネルに転送し、受取ったデータをＩＤＬＣに送るよ
う要求させる。データ転送はすべてそれぞれのチャンネ
ルのタイムスロットのＢＴＤＭ ＩＦ２７を横断し、Ｉ
ＤＬＣの周期部での送受信データの処理はすべてそれぞ
れのタイムスロットの期間中でのみ行われる。
【０１９３】データの伝送は、ＤＭＡＲの関連チャンネ
ル空間に格納されているＤＣＢにより規定されているＤ
ＭＡＣ動作により、ＩＯＰ記憶装置からデータを取出す
こと、これらのデータをＦＩＦＯＲのそれぞれのチャン
ネル空間に転送してデータをＴＦＭによりＴＶへ更に転
送すること、およびＴＶおよびＴＬ１でデータを処理し
て所要フォーマットを作成すること、により行われる。
データはＴＦＭ、ＴＶ、およびＴＬ１によりバイト単位
で処理され、Ｌ１回路により通報された個々のビット転
送要求に応じてＩＦ２７を横断してビット直列で伝えら
れる。１チャンネル・タイムスロット中に最大１バイト
（８ビット）までのデータを転送することができる。Ｉ
ＯＰインターフェース３５で、伝送データは４バイト単
位で転送され、ＦＩＦＯＲ内には各チャンネルが４バイ
トを保持するバッファ格納空間を備えている。
【０１９４】データの受信は、ＲＬ１およびＲＶによる
データの処理と逆に、得られたデータをＲＦＭに、およ
びＲＦＭを経由してＦＩＦＯＲのチャンネル受信空間に
転送し、データをＦＩＦＯＲからＤＭＡＲにあらかじめ
設定されている制御情報に応じてＤＭＡＣを動作させる
ことによりＩＯＰ記憶装置内の円形バッファ空間に伝え
ることにより、行われる。ＩＦ２７で、チャンネル・タ
イムスロット期間中にＬ１回路により提示された個別の
要求に応じて、ビット直列で受信される。最大１バイト
までのデータをタイムスロット期間中に転送することが
できる。ＲＬ１、ＲＶ、およびＲＦＭでは、データはバ
イト単位で扱われる。ＦＩＦＯＲは、チャンネルあたり
最大４バイトまでの受信データを保持することができ
る。ＩＯＰインターフェース３５では、受信データは４
バイト単位で転送される。
【０１９５】たとえばＨＤＬＣフォーマットでの伝送デ
ータに対し、ＴＶは、出フレーム用ＣＲＣを発生してデ
ータをＴＬ１に送る。ＴＬ１は、各フレームに対して開
閉フラグを発生し、必要に応じてデータにスタッフ・ビ
ットを挿入して（制御特性に関するデータを）明白に
し、ＣＲＣおよびフラグ付きデータをＩＦ２７にビット
直列で伝える。たとえばＨＤＬＣフォーマットの受信デ
ータに対して、ＲＬ１は、開閉フレームフラグを探して
それらを捨て、データ内のスタッフ・ビットを検出して
これを捨て、残りのデータに関してオクテット整列チェ
ックを行い、このデータをＲＶに伝える。ＲＶは、デー
タをＴＦＭへ伝える前にアドレス認識およびＣＲＣチェ
ックの機能を行う。
【０１９６】ＤＭＡＣと母線３５との間のすべての転送
はＭＩＯを通して行われる。ＭＩＯは、ＤＭＡＣからの
転送要求を母線に対して調停し、母線制御アドレス信号
およびデータ信号を整列させて転送を行うようにしてサ
ービスする。
【０１９７】臨界チャンネルプロセス条件に対する割込
要求は、ＲＳＭ、ＲＦＭ、ＴＦＭ、およびＴＬ１からＩ
ＮＴに提示される。ＲＳＭはＴＳＲＡＭのパリティエラ
ーをＩＮＴに報告する。ＲＦＭおよびＴＦＭは、チャン
ネル化ハードウェアエラー（母線エラー、ＦＩＦＯパリ
ティエラーなど）を、それぞれの区画およびＤＭＡＣ区
画での事象に対してＩＮＴに報告するための焦点であ
る。ＲＦＭは、ＲＬ１およびＲＶに対する割込要求の焦
点としても働き、ＴＦＭは同様にＴＶに対する割込要求
の焦点として働く。したがって、ＲＦＭからの要求は受
信パイプライン内部で発生するすべての「報告に値す
る」チャンネルプロセス条件を網羅しており、ＴＦＭお
よびＴＬ１からの要求は、伝送パイプライン（ＤＭＡ
Ｃ、ＴＦＭ、ＴＶ、ＴＬ１）で発生するこのような条件
をすべて網羅している。
【０１９８】このような要求に応じて、ＩＮＴは、それ
ぞれのチャンネルの一つ以上のタイムスロット期間中に
ＣＥＩＳ（チャンネル化エラー割込状態）語およびＥＯ
ＰＩＩＳ（プロセス終端割込状態）語をアセンブルする
よう働く。ＣＥＩＳ語はチャンネルエラー条件を記述す
るが、ＥＯＰＩＳ語はチャンネル通信フレーム遷移事象
を記述する。ＣＥＩＳ語はＥＯＰＩＳ語の位置を示すア
ドレス情報をも含んでいる。
【０１９９】これらの語は、ＲＳＭの状態交換機構の動
作によりＩＮＴからＴＳＲに書込まれる。ＴＳＲで、こ
れらの状態語はそれぞれのチャンネルの専用の空間に保
存されている。各ＥＯＰＩＳ語は待行列としてＥＯＰＩ
Ｓパラメータに割当てられた１６空間の一つに保存され
ている。各アクセスで書込まれるＥＯＰＩＳ待行列の特
定の空間は、ＩＮＴによりＲＳＭに供給されるポインタ
情報により規定される。待行列は「循環」的に使用され
る。ポインタは、単位歩進で最後の空間まで進み、その
空間から最初の空間まで「巻付く」。ポインタ情報はま
たＲＭＳを経てＴＳＲに書込まれるＣＥＩＳ状態語にＩ
ＮＴにより格納され、これにより監視用にＩＯＰに利用
できるようになる。ＣＥＩＳ語はまた、待行列内の未解
決語の数を規定する情報を含んでおり、これは新しいエ
ントリが待行列に書込まれるにつれてＩＮＴにより更新
される。
【０２００】ＴＳＲに書込まれたこのような各状態語に
対して、ＩＮＴは関連チャンネルを識別するベクトルを
アセンブルし、これを要求と共にＳＩＯに送る。ＳＩＯ
は、ベクトルをレジスタＶＨＲに格納し、母線３５によ
り割込信号を作動させ、ＩＯＰが承認すると、ベクトル
を母線に載せる。
【０２０１】後に、ＩＯＰは、ベクトルを複号し、どの
チャンネルが関係しているかを判定し、ＳＩＯを通して
関連のＣＥＩＳ語を取出すように動作する。この語を調
べることにより、ＩＯＰは未解決エントリがＥＯＰＩＳ
待行列に存在するか判定する。存在すれば、ＩＯＰがこ
れらパラメータを処理する態勢が整ったとき、ＳＩＯを
通して待行列エントリの一つ以上を取出すように動作す
る。アドレス情報を先に取出したＣＥＩＳにあるポイン
タ情報から得られたＳＩＯに供給し、ＴＳＲのＣＥＩＳ
情報を修正してそれぞれのＥＯＰＩＳ待行列に未解決の
ままでいるエントリの数を反映させる。
【０２０２】このようなときに、ＩＯＰは更にＳＩＯお
よびプログラム制御径路８９を通して、ＲＳＭのＨＰＣ
Ｒレジスタにアクセスし、このレジスタ内の情報を変え
て関連チャンネルのＥＯＰＩＳ待行列の内容が変ってい
ることを示し、更に除去された未解決待行列エントリを
示すように動作する。ＩＮＴはこのＨＰＣＲ情報を使用
して待行列が空であるか否かを、すなわち、待行列に対
して他の割込を発生する必要があるか否かを、判定す
る。
【０２０３】ＩＮＴがＥＯＰＩＳ語を各チャンネル待行
列に書込み、関連するＣＥＩＳ語を更新して現在未解決
のエントリの数を示すにつれて、その数が１６に達する
と、ＩＮＴは１６番目のエントリにビットを設定して待
行列の満杯状態を指示する。ＩＯＰがそのエントリを取
出すと、ドグルされた全ビットを後続の幾つかのエント
リが書込まれてしまっていることがあるという指示とし
て、すなわち、それぞれのチャンネルの通信フレーム情
報に対するその情報が不完全であるかもしれぬという指
示として注目する。
【０２０４】ＩＯＰは、まづＬ１論理のそのチャンネル
によるデータ転送を停止し、次にＩＤＬＣ内のチャンネ
ルをそれぞれのチャンネル制御レジスタ（ＣＣＲ）内の
チャンネル形式ビットを不活性チャンネルを示す値に設
定することにより使用禁止にすることにより、チャンネ
ルを使用禁止にすることができる。ＩＯＰは、ＩＣＲレ
ジスタのモードフィールドを所定の値に設定することに
よりＩＤＬＣ全体を使用不能にすることができる（これ
以上の事項に関しては、今後のＳＩＯ要素の詳細説明を
参照）。
【０２０５】ここに注記する一定の例外事項を除き、Ｉ
ＤＬＣとその外部インターフェースとの間、およびＩＤ
ＬＣ内部の要素間、の情報転送は要求および承認の信号
を交換することにより行われる。データの送受信に関す
る例外ばＢＴＤＭインターフェースおよびＲＬ１とＲＶ
との間のインターフェースにある。
【０２０６】ＢＴＤＭインターフェースでは、ＴＬ１
は、ビット転送のためＬ１回路からの要求が現われてか
ら所定時間内に１ビットの伝送データを提示しなければ
ならず、ＲＬ１は、Ｌ１が受信ビットを送っていること
を示してから所定時間内に受信ビットを受取らなければ
ならない。ビット転送の要求が２７に現われたとき、Ｔ
Ｌ１のデータバイト・バッファ（二つある）が二つとも
空であれば、アンダーランの指示がＴＶに与えられ、Ｔ
Ｖは割込指示をＩＮＴに提示する。同様に、ＲＬ１の
（一つの）データバイト・バッファが受信ビットの転送
が２７に示されたとき満杯であれば、ＲＬ１は、オーバ
ラン指示を表明し、これがＲＶおよびＲＦＭを経由して
ＩＮＴに伝えられる。ＩＮＴは次に関連状態情報を収
集、格納し、関連割込要求をＳＩＯを経由してＩＯＰに
発する。
【０２０７】ＲＬ１とＲＶとの間のインターフェースに
同様の同期転送制約が現われる。すなわち、ＲＶは、Ｒ
Ｌ１がそのバイトを提示していることを示してから所定
時間内にＲＬ１により提示された受信データのバイトを
受取らなければならない。この時間はＢＴＤＭインター
フェースにおける現在のスロット段階により変る可能性
がある。一般に、この時間はＢＴＤＭインターフェース
で他のビットを受取ることができた最も早い時間、また
は、ＲＶの状態を保存した時間より少い（この後のＲＳ
Ｍの説明中の「終了」指示の説明を参照）。
【０２０８】他のすべてのＩＤＬＣ転送は、完全ハンド
シェーク要求承認である。ＴＦＭは、伝送チャンネルデ
ータをＦＩＦＯＲのそれぞれの４バイト・バッファから
一度に１バイトづつＴＶに移動する。各転送は、ＴＶか
らの要求により開始され、ＴＦＭからの承認で終了す
る。最後の４バイトがＦＩＦＯＲバッファから転送され
るや否や、その転送により終結しない動作により、ＴＦ
Ｍは別のデータをＤＭＡＲＱに送る要求を送る。非同期
的に、ＤＭＡＲＱによる要求は、ＭＩＯと相互作用して
母線３５を調停し、ＩＯＰ記憶装置に直接アクセスし、
４バイトの別の伝送原始データをＦＩＦＯＲに転送する
ＤＭＡＣによりサービスされる。母線３５の大きさによ
り、４バイトの転送は一つ以上の段階で行うことができ
るが、ＤＭＡＣに対しては転送は単一動作として現われ
る。各伝送データバイトのその処理を完了すると、ＴＶ
は転送要求をＴＬ１に表明し、ＴＬ１は、準備が整って
いれば、バイトを受取り、承認を表明する。
【０２０９】同様に、受信データ処理時、ＲＶは、受信
バイトの処理を完了するにつれてＲＦＭからの転送処理
を要求して、ＲＦＭは、準備が整っていればバイトを受
取り、承認を表明する。バイトは、それぞれのチャンネ
ルに割当てられている４バイトの受信データ格納空間内
のＦＩＦＯＲに格納され、その空間が最後の４バイトで
一杯になると、ＲＦＭは要求をＤＭＡＲＱに送る。非同
期的に、ＤＭＡＣは、その要求にサービスし、ＭＩＯに
よる母線３５に対する中間調停の後、４バイトをＦＩＦ
ＯＲからＩＯＰ内の直接アクセスされる指定円形バッフ
ァ空間に移動させる。
【０２１０】ＩＤＬＣ構成は、単にＭＩＯおよびＳＩＯ
の構成を変えることにより、他の区画のいずれをも変え
ずにまたは装置の総合回路カウントを大して変えずに、
多様な異なる母線インターフェース３５に適応するよう
に変えることができる。
【０２１１】５.７ ハイパーチャンネル／拡張チャン
ネルの形成および使用 ハイパーチャンネルおよび拡張チャンネルの形成および
使用を支持するためＩＤＬＣに利用される手段の中間レ
ベルの説明を図５を参照して次に示す。他の細目は後に
このような形成および使用に関係する個別ＩＤＬＣ区画
の詳細な説明でおよびハイパーチャンネルの形成および
使用について一層詳細に説明する後章で示すことにす
る。
【０２１２】ＩＤＬＣでのハイパーチャンネルの形成お
よび使用を理解するためには、ＲＡＭ５２〜５４（図
４）の空間をどう利用するかを理解するのが役立つ。こ
れを全般的に図６〜図８に示してある。「チャンネル」
あたり専用される空間を、ＴＳＲ５３について図６に、
ＦＩＦＯＲ５２について図７に、およびＤＭＡＲ５４に
ついて図８に示す。これらの図に示したように、各ＲＡ
Ｍアレイのアドレス可能空間は、３２個の基本時分割チ
ャンネル」（チャンネル０からチャンネル３１まで）に
関連する３２個の空間ブロックに分割されている。これ
らは数値の順に、ＢＴＤＭＩＦ４での各時分割フレーム
期間中に時間順次に反復する３２個の基本タイムスロッ
トに対応する。この割当は、スロットがハイパーチャン
ネルに割当てられない限り、それぞれのスロットの活動
状態に無関係に一定である。
【０２１３】各基本チャンネルに対して取ってある空間
ブロック内に、ＴＳＲは、図６の上から下に読んで、次
のような専用サブ空間を備えている（チャンネル０の空
間内部での割当を模範として示してある）。それぞれの
チャンネルに対する構成制御レジスタ・パラメータＣＣ
Ｒを格納するサブ空間、同期パイプライン区画ＴＦＭ、
ＴＶ、ＴＬ１、ＲＶ、ＲＬ１、およびＲＦＭに関する時
間交換状態語機能（たとえば、区画ＴＦＭに関する状態
語ＴＦＭ＿ＴＳ１）を格納するのに専用されるサブ空
間、それぞれのチャンネル事象割込状態レジスタ項目Ｃ
ＥＩＳＲを格納するサブ空間、およびプロセス・チャン
ネル終端割込状態項目に対する格納待行列を形成する１
６個のサブ空間（ＥＯＰＩＳＲ０１からＥＯＰＩＳＲ１
６）。これらサブ空間およびその使用法の詳細は、後に
ＩＤＬＣ論理区画の詳細な説明において示す。現在のと
ころ興味あることでは、ＣＣＲサブ空間がそれぞれのチ
ャンネル形式を規定するフィールドＣＴを備えているこ
とであり、これについては下でハイパーチャンネルの使
用法を記すときに説明することにする。
【０２１４】各基本チャンネル／スロットに専用される
空間の（４語）ブロックの中に、ＦＩＦＯＲは次のよう
な専用サブ空間を備えている（チャンネル／スロット０
に対する割当を図７に模範として示してある）。伝送デ
ータ制御レジスタ項目ＴＤＣＲ１およびＴＤＣＲ２を格
納するために取ってある２語空間、および受信データ制
御レジスタ項目ＲＤＣＲ１およびＲＤＣＲ２のために取
ってある２語空間。ＴＤＣＲ２およびＲＤＣＲ２の空間
はそれぞれＩＤＬＣ区画ＴＦＭおよびＲＦＭに関する遷
移時に通信データを処理するデータ待行列として取って
ある。ＴＤＣＲ２は、外部ＩＯＰ記憶装置から（ＤＭＡ
Ｃを経由して）ＴＦＭまでの途中の伝送データの最大４
バイトを格納し、ＲＤＣＲ２は、ＲＦＭから（ＤＭＡＣ
を経由して）外部ＩＯＰ記憶装置までの途中の受信デー
タの最大４バイトを格納する。ＴＤＣＲ１およびＲＤＣ
Ｒ１の語空間は、それぞれの記憶装置管理区画ＴＦＭお
よびＲＦＭによりそれらのそれぞれのデータ待行列空間
（ＴＤＣＲ２およびＲＤＣＲ２）へのアクセスを制御す
るのに使用される情報を格納するのに専用される。
【０２１５】各基本チャンネル／スロットのために取っ
てある空間の中に、ＤＭＡＲ５４（図８）は、次のよう
に（４語の）サブ空間を備えている（チャンネル０に対
するサブ空間の専用を模範として示してある）。伝送デ
ータ制御レジスタ項目（ＴＤＣＲ３、ＴＤＣＲ４）用２
語空間および受信データ制御レジスタ項目（ＲＤＣＲ
３、ＲＤＣＲ４）用２語空間。ＴＤＣＲ空間はそれぞれ
のチャンネルに関するＩＯＰ／外部から伝送データを取
出すためのＤＭＡＣの動作を制御する情報のために取っ
てあり、ＲＤＣＲ空間はそれぞれのチャンネルに関する
ＩＯＰ／外部記憶装置へ受信データを書込むためのＤＭ
ＡＣの動作を制御する情報を保持するために取ってあ
る。
【０２１６】上記を考慮すれば、基本チャンネルが活性
で且つハイパーチャンネルまたは拡張チャンネル（今
後、これらの語を交換可能に使用するので一方の記述は
他方を包含しているものと取るべきである）の部分が活
性でないとき、それぞれのチャンネルに専用のＲＡＭ５
２〜５４のサブ空間はそれぞれのＢＴＤＭスロットの時
間位置に関連してアドレス可能であることが認められる
はずである。換言すれば、この環境での各空間の記憶位
置にある因数は、それぞれのＢＴＤＭスロットの時間位
置であり、先に注記したとおり、この時間位置はＲＳＭ
により同期的に発生されたタイムスロット指示（ＲＳＭ
＿ＴＳＩ）により明示される。
【０２１７】本発明によれば、ハイパーチャンネルは、
複数の基本チャンネル／スロットを組合せ、組合せたス
ロットの基準（最も早く現われる）のものと他の組合せ
スロットとの間に複数対１の関係を成立させることによ
り形成される。これが生ずると、組合せ基本チャンネル
／スロットに関する記憶装置アクセス（内部ＲＡＭ５３
〜５４に関するものとＩＯＰ記憶装置に関してＤＭＡＣ
により伝えられたものの両者）のすべてを基準チャンネ
ル／スロットのために取ってある空間へのアクセスに変
換しなければならない。
【０２１８】図５は、前述の複数対１のハイパーチャン
ネル関係の形成および使用に関係するＩＤＬＣ要素を一
般的に示している。６７ｈで示してある、ＳＩＯ内のレ
ジスタＨＣＲは、最大５個の数値順に並んだハイパーチ
ャンネルに割当てることができる空間を備えている（こ
れらについては後にハイパーチャンネルの形成および使
用の詳細説明において更に完全に説明することにす
る）。各空間は、それぞれのハイパーチャンネルが活性
であるか不活性であるかを示す１ビット・フィールド、
およびハイパーチャンネルに関連するそれぞれの基準ス
ロットの時間位置を指定する５ビット・フィールドを備
えている。
【０２１９】ハイパーチャンネルが形成され、作動され
ると、情報が（ホスト／ＩＯＰ複合体から）ＨＣＲ空間
の一つに書込まれ、それぞれのハイパーチャンネルの数
値的順序および基準チャンネル／スロットを規定する。
この情報はＲＳＭおよびＤＭＡＣを含む他の区画に瞬間
的に利用可能である。
【０２２０】ハイパーチャンネルが形成され、作動され
ると、情報は構成要素スロット（この語を今後は組合せ
てハイパーチャンネルを形成する基本スロットを言うの
に使用する）に関連するＣＣＲ形フィールドにも書込ま
れ、その活性ハイパーチャンネルとの関連を指示し、ハ
イパーチャンネルの数値的順序を指定する。この情報は
ホスト／ＩＯＰ処理複合体からＳＩＯを経由して構成要
素スロットのＴＳＲ空間に書込まれる。
【０２２１】各ＢＴＤＭタイムスロットの始め（図５の
線４ｂおよび４ｆに載っているＢＯＳおよびＬＳＯＦの
各パルスで示される）に、ＲＳＭ６３は、対応するＴＳ
Ｒ空間のＣＣＲ形フィールドを調べてスロットが活性ハ
イパーチャンネルの構成要素スロットであるか否かを確
認する。構成要素スロットであれば、ＲＳＭは、ＨＣＲ
６７ｈの情報を使用してその内部スロット・カウント
を、関連基準スロットの時間位置に対応する、外部的に
明示されるタイムスロット指示（ＲＳＭ＿ＴＳＩ）に変
換する。ＲＳＭタイムスロット指示はＩＤＬＣ同期部５
０（図４）の動作中にＲＡＭ５２および５３にアドレス
する際の基本オフセットとして使用されるので、ハイパ
ーチャンネルの構成要素スロットがサービスされている
ときはこのようなアドレッシングは関連基準スロットに
割当てられた空間に委託されることが認められるであろ
う。
【０２２２】情報をＩＯＰ／外部記憶装置とＲＡＭ５２
（後に説明する或る連鎖動作ではＲＡＭ５３も）との間
で転送するＤＭＡＣ６５Ｃの動作は、ＤＭＡＲＱ６５Ｑ
によりＤＭＡＣに静的に提示される要求により呼出され
る。これら要求は、同期処理中にＲＦＭ６２ＲおよびＴ
ＦＭ６２ＴによりＤＭＡＲＱに提示される要求に対応す
る。ＤＭＡＲＱは、ハイパーチャンネルおよび基本チャ
ンネルに専用される位置的に順序良く並んだレジスタの
個別の別々の組合せを含んでおり、ＲＦＭおよびＴＦＭ
により提示された要求は、ＤＭＡＲＱの論理要素により
これらレジスタに送られ、静置される。
【０２２３】基本タイムスロットに関する同期処理期間
中、ＲＳＭは、ＤＭＡＲＱにそのタイムスロット指示
（ＲＳＭ＿ＴＳＩ）を提示する。ハイパーチャンネルの
構成要素スロットに対して、ＲＳＭはそれぞれのハイパ
ーチャンネルの順序番号の指示を発生し、これをＤＭＡ
ＲＱに提示する。要求がＴＦＭおよび／またはＲＦＭに
よりＤＭＡＲＱに提示されると、ＲＳＭからのタイムス
ロット指示およびハイパーチャンネル順序番号指示は、
全般に６３Ｑ（図５）で示した線を経由してＤＭＡＲＱ
に提示されるが、ＤＭＡＲＱ論理が要求を対応するレジ
スタ位置に伝えてＤＭＡＣに提示することができるよう
にする。換言すれば、ハイパーチャンネルの構成要素ス
ロットに関連する要求は、それぞれのハイパーチャンネ
ルに関連する要求登録位置に送られ、他の要求は、基本
チャンネルに関連する要求登録位置に送られる。
【０２２４】ＤＭＡＣは、静置されたＤＭＡＲＱ要求
を、ハイパーチャンネル要求を他の要求より優先させ
て、所定の優先順序で、一度に一つづつ選択し、サービ
スする。これを行うにあたり、ＤＭＡＣは、現在サービ
スされている要求のチャンネル関係またはハイパーチャ
ンネル関係を区別する論理ポインタ機能を発生する。
【０２２５】これら機能の一つ、ＤＭＡＣ＿Ｈ−Ｂ＿Ｓ
ＥＬ、は現在の要求がハイパーチャンネル（Ｈ）に関連
しているか基本チャンネル（Ｂ）に関連しているかを示
す。Ｂチャンネルに関連する要求の場合には、対応する
５ビットのＢポインタ（ＤＭＡＣ＿Ｂ＿ＰＴＲ）が発生
し、そのチャンネルの数値的位置を規定する（これはそ
の関連のＢＴＤＭスロットの時間位置に対応する）。Ｈ
チャンネル（ハイパーチャンネル）に関連する要求の場
合には、ＤＭＡＣは対応する５ビットのＨポインタ（Ｄ
ＭＡＣ＿Ｈ＿ＰＴＲ）を発生し、それらチャンネルの数
値的順序を規定する。
【０２２６】その転送動作を行うにあたり、ＤＭＡＣ
は、ＤＭＡＲおよびＦＩＦＯＲの各ＲＡＭにアクセスす
る（ＦＩＦＯＲは通信データを読み書きするためであ
り、ＤＭＡＲはＩＯＰ／外部記憶装置にアクセスする際
に使用する情報を制御するためである）。これらアクセ
スを行うにあたり、ＤＭＡＣは、上述のポインタおよび
ＨＣＲにある情報を使用してどの空間にアドレスするか
を決定する。その結果、Ｂチャンネル要求に関して動作
するときは、ＤＭＡＣは、対応するＢポインタを使用し
てそれぞれの基本チャンネル／スロットに関連するＦＩ
ＦＯＲおよびＤＭＡＲの空間にアクセスし、ハイパーチ
ャンネルに関連して動作するときは、ＤＭＡＣはそれぞ
れのＨポインタを使用してそれぞれの基準スロットに専
用のＦＩＦＯＲおよびＤＭＡＲの空間にアクセスする。
【０２２７】ＲＦＭおよびＴＦＭに関連する要求は、Ｄ
ＭＡＲＱに別々に静置され、ＤＭＡＣにより別々に処理
される。それぞれの受信関連要求と伝送関連要求とを区
別する指示はＤＭＡＣによりＤＭＡＣ＿ＲＣＶ＿ＲＥＱ
（受信要求に対して高、伝送要求に対して低）で示さ
れ、別のアドレッシング因子としてＤＭＡＲに関して使
用される。
【０２２８】要求の処理を完了すると、ＤＭＡＣはＤＭ
ＡＲＱにリセット指示（ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ
＿ＲＥＳＥＴまたはＤＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿
ＲＥＳＥＴ）を提示し、ＤＭＡＲＱはこれを、ＤＭＡＣ
がそれについて動作する対応する要求指示が入っている
それぞれの静置レジスタ位置に伝えなければならない。
この目的で、ＤＭＡＣはまたＤＭＡＲＱに対応するＨ−
Ｂポインタ選択機能およびＨまたはＢポインタ指示機能
を供給し、これらがリセット指示と共に適切な登録位置
を効果的に指示する。
【０２２９】最終注記として、ＤＭＡＣがＢチャンネル
要求にサービスしているとき、ＤＭＡＣは、ＦＩＦＯＲ
およびＤＭＡＲに関するアドレス因子として使用するそ
れぞれのチャンネル番号を指定するアドレッシング出力
ＤＭＡＣ＿ＣＨＮ＿ＮＢＲを発生する。ＤＭＡＣおよび
ＤＭＡＲＱが行う他の動作については後にハイパーチャ
ンネルの形成および使用の詳細な説明において示すこと
にする。
【０２３０】６．時間交換ＲＡＭ（ＴＳＲ）先に記した
ように、時間交換ＲＡＭＴＳＲ（図６）は、ＢＴＤＭフ
レーム内で反復する時分割スロットに対応する基本チャ
ンネルに割当てられた空間のブロックを備えている。現
在の実施例では、このようなチャンネル／スロットが３
２ある（チャンネル０から３１までおよびＴＳＲの空間
割当／専用に対応する３２）。
【０２３１】各専用チャンネル空間内に、ＩＤＬＣ同期
部５０（図４）の先に説明した（伝送および受信）処理
パイプラインの各区画に関する、すなわち、ＲＬ１、Ｒ
Ｖ、ＲＦＭ、ＴＦＭ、ＴＶ、ＴＬ１に関する、プロセス
状態語の格納に専用されるサブ空間がある。これら状態
語は、たとえば、ＴＦＭ＿ＴＳ１（ＴＦＭは区画を示
し、ＴＳ１は時間交換状態語を示す）と名付けられる。
ＲＶおよびＲＦＭは、各ＴＳＲチャンネル空間にこのよ
うな時間交換状態語サブ空間二つを備えており、他は語
サブ空間を一つづつ備えている。
【０２３２】活性チャンネルに対して、これら状態語は
割当てられたＢＴＤＭタイムスロットの最後の反復の終
りにおけるそれぞれの区画の処理状態を規定する。後に
説明する処置を通して情報は状態語空間とそれぞれの区
画との間を転送され、各活性チャンネルに関する処理の
連続性を示す（下のＲＳＭ区画の説明を参照）。
【０２３３】各基本チャンネル空間はまた、それぞれの
チャンネルの動作構成、活動状態、および通信プロトコ
ルを規定するパラメータＣＣＲ（構成制御レジスタ）お
よびＨＰＣＲ（ＨＤＬＣプロトコル構成レジスタ）のた
めの語サブ空間を備えている。
【０２３４】最後に、各基本チャンネル空間には、それ
ぞれのチャンネルで発生する通信事象に関する割込状態
指示を格納する１７個の語空間がある。後に説明する処
置を通して、このような指示は、ＩＯＰ／ホスト複合体
によりＩＤＬＣが提示した割込要求に関連して取出され
ることができる（下のＩＮＴおよびＳＩＯの詳細説明を
参照）。このような空間の一つは、通常ＴＳＲまたはＦ
ＩＦＯＲと同期処理区画との間の情報の転送時のパリテ
ィエラーの検出に関連するエラー状態語機能ＣＥＩＳＲ
（チャンネル化エラー割込状態レジスタ）のために取っ
てあり、他の１６個の空間は、事象状態語指示ＥＯＰＩ
ＳＲ（プロセス終端割込状態レジスタ）用円形バッファ
待行列として取ってある。
【０２３５】チャンネル事象およびエラー状態情報は割
込区画ＩＮＴの指導のもとに集められ、格納される。事
象状態情報に対して割当てられるＴＳＲ空間は、それぞ
れのチャンネルで別々に発生する最大１６の事象に関す
る状態を待合せることができるのに充分であり、これに
よりこのような情報の取出しに関してＩＯＰ／ホスト複
合体にかかる時間的制約が軽減する。ＩＮＴはこれら状
態待行列を管理する責任を有する。
【０２３６】活性であり且つ通信に対して現在使用可能
になっている処理チャンネルは、ＢＴＤＭインターフェ
ースでそれぞれのタイムスロットが現われるのに同期し
てＩＤＬＣ処理要素によりサービスされる。活性チャン
ネルに関連する各スロットの終りに、それぞれの処理要
素は、資源管理器ＲＳＭと協同してそれらの最終処理状
態をそのチャンネルおよびそれぞれの要素に関連するＴ
ＳＲ空間に保存し、次の活性チャンネルに関連するタイ
ムスロットの始めに、要素はＲＳＭと協同してその最後
のサービス／スロットが出現している間にその次のチャ
ンネルに関して保存してあった状態を再ロードする。
【０２３７】活性チャンネルに割当てられた各ＢＴＤＭ
スロットの期間中、およびＲＳＭからの信号時に、ＩＤ
ＬＣ処理要素は、関連チャンネルで要素を通して送受信
されているデータに関する処理および緩衝の動作を協同
して行う。データは、ＢＴＤＭインターフェースでビッ
ト直列に処理され（どんなスロット期間中でも複数ビッ
トを転送することができる）、同期処理要素間ではビッ
ト並列、バイト直列の形で処理される。
【０２３８】ＢＴＤＭに直接接続される要素（ＴＬ１、
ＲＬ１）は、インターフェースにおよびそこから転送さ
れるデータについて直列化および直列解除の機能を行
う。その他に、ＢＴＤＭに接続する第１段および第２段
の同期処理要素（伝送方向ではＴＶ、ＴＬ１、受信方向
ではＲＬ１、ＲＶ）は複数任務ユニットとして動作し、
フレーム化フォーマットで運ばれるデータに関して（た
とえば、ＨＤＬＣプロトコル通信用に構成されたチャン
ネルに関して）各種機能を行う。これら機能には現在の
ところ、フォーマット化チャンネルに関する区切りフラ
グおよび詰込みパターンの挿入および削除、プロトコル
・チャンネルにあるデータへの詰込みビットの挿入およ
び削除（制御性格に対する透明性を維持するため）、処
理をＩＤＬＣ／ＩＯＰの局部ノードに関して適切にアド
レスされたデータに選択的に限定するための受信時のア
ドレス認識、ＣＲＣ（周期的冗長性チェック）情報の挿
入およびチェック、などがある。
【０２３９】ＴＳＲは、スレーブ入出力区画ＳＩＯを経
由して、ＩＯＰにもアクセスすることができ、ＩＯＰが
基本チャンネルに関してプログラム可能初期設定構成お
よびプロセス状態情報を入れ、そのチャンネルに関する
割込状態情報を取出すことができるようにする。
【０２４０】６.１ ＴＳＲの組織 図９は、ＴＳＲの物理的および論理的組織を示す。ＴＳ
Ｒは２０４８×３６静止ＲＡＭ１０１から構成されてい
る（個々のチャンネル・パラメータに割当てられた空間
および未使用／予備空間に関する上および下の図６の説
明を参照）。ＲＡＭ障害の許容度が重大である場合に
は、２０４８×３６ＲＡＭを２個設け、どちらが全体的
にエラーが無いかにより一方または他方を使用するよう
にすべきである。最少限、ＴＳＲは、予備空間が不要の
場合、１０２４×３６の容量を必要とする。
【０２４１】アクセス制御器は、論理１０２、マルチプ
レクサ回路１０３、およびレジスタ１０４を備えてい
る。ＲＡＭ内の格納空間のアドレッシングはアドレスマ
ルチプレクサ回路１０５およびアドレスレジスタ１０６
で制御される。データはデータマルチプレクサ回路１０
７およびバッファレジスタ１０８を通してＴＳＲに入力
され、バッファレジスタ１０９を通してＴＳＲから出力
される。レジスタ１０９の出力は、選択された区画の一
つを示す承認信号（ＴＳＲ＿ＲＳＭ＿ＡＣＫまたはＴＳ
Ｒ＿ＳＩＯ＿ＡＣＫ）と共にＲＳＭおよびＳＩＯの入力
に加えられる。
【０２４２】回路１０２、１０３、１０５、および１０
７への入力の他に回路１０２からの出力も「Ａ＿Ｂ＿
Ｃ」という記法で表わされることに注目する。ここでＡ
およびＢは区画の略名称であり、Ｃは機能を表わす。す
べての区画についての以下の説明を通じて広く使用する
ことになるこの記号では、最初に示される区画はそれぞ
れの信号の源を表わし、二番目に示される区画は図示回
路の内部にあるその信号の宛先を表わす。或る場合に
は、宛先区画を省略するが、少くとも図示区画のもので
あることが理解される。
【０２４３】したがって、図９では、「ＲＳＭ＿ＡＤＤ
ＲＥＳＳ」は「ＲＳＭ＿ＴＳＲ＿ＡＤＤＲＥＳＳ」を表
わすものとして、またマルチプレクサ１０５を介してレ
ジスタ１０６に転送し得るＲＳＭからの一組のアドレス
信号を示すものとして、理解される。同様に、指示され
た源としてＲＳＭを有する図９のすべての入力は、ＴＳ
Ｒだけに送られるとして理解される。ＳＩＯからのＴＳ
Ｒ入力は、ＳＩＯがＲＡＭ区画ＴＳＲ、ＦＩＦＯＲ、お
よびＤＭＡＲのすべてにアクセスするので、上記規則の
例外である。この図のＳＩＯ入力に関しては、すべての
アドレス、データ、およびパリティの各機能の宛先は、
ＩＤＬＣのすべてのＲＡＭ区画である。排他的宛先とし
てＴＳＲを選択する機能は、「ＳＩＯ＿ＴＳＲ＿ＲＤ」
または「ＳＩＯ＿ＴＳＲ＿ＷＲ」の内の活性のものであ
る（ＳＩＯからの信号だけが明白な宛先を付けて示して
ある）。
【０２４４】マルチプレクサ回路１０３、１０５、およ
び１０７はＲＳＭおよびＳＩＯにより提示されたそれぞ
れの入力の中から選択する。マルチプレクサ１０５は、
これら区画により提示されたアドレス入力の中から選択
し、マルチプレクサ１０７は、これら区画により提示さ
れたデータ入力の中から選択し、マルチプレクサ１０３
は、これら区画により提示されたパリティ入力の中から
選択する。選択された入力データは、対応する入力パリ
ティと共に対応するアドレス入力により指定されたＴＳ
Ｒのアドレス位置に書込まれる。入力データは「実際デ
ータ」の３２ビット並列組合の後に実際データの個々の
８ビット・バイト・サブセットに関連する入力パリティ
の４ビット並列組合せが続く形で提示される。この後に
それぞれの４個のパリティビットの付いた４出力データ
バイトから成る、バッファ１０９への出力が続く。
【０２４５】制御論理１０２は、図示のような制御入
力、図示のようなＲＳＭおよびＳＩＯへの承認出力、お
よびＲＡＭへのアクセスの有効性およびアクセスの方向
（読出しまたは書込み）を制御するＲＡＭ制御出力１０
２Ａを有する有限状態機械回路である。読出しおよび書
込みのアクセスは以下の記述ではそれぞれ取出しおよび
格納の動作とも言う。状態機械回路は、下記の可能な状
態を有し、下記状態待合せ規則に従って動作する。
【０２４６】１．リセット状態−「ＳＩＯ＿ＲＥＳＥ
Ｔ」が活性であるときに限り取られる。次の状態（「Ｓ
ＩＯ＿ＲＥＳＥＴ」が不活性になるとき）は状態０であ
る。
【０２４７】２．状態０（ＲＳＭ所有権状態）−次の処
置を行う。「ＲＳＭ＿ＬＯＣＫ＿ＵＰ」が活性であれ
ば、「ＴＳＲ＿ＲＳＭ＿ＡＣＫ」を表明してＳＩＯ入力
よりもＲＳＭ入力の方を先制的に選択する。後者の機能
は、マルチプレクサ１０３、１０５、１０７、および論
理１０２の中の図示しないセレクタ回路で「ＲＳＭ＿Ｒ
Ｄ＿ＷＲ」およびＲＳＭ＿ＲＥＱに対してＲＳＭ入力選
択の有効性を要求していると理解される（ＲＳＭ＿ＲＤ
＿ＷＲは、動作が読出しか書込みかによって一方の状態
または他方の状態にあり、ＲＳＭ＿ＲＥＱは、読出しか
または書込みかに対して表明される）。最後のアクセス
が読出しであって、ＲＳＭが書込みを要求していれば、
制御器１０２Ａによるチップ選択機能は、ＲＡＭ１０１
に関して防止される（下の状態３の説明を参照）。この
余分のサイクルはチップ外ドライバのターンアラウンド
の時間を適切にするのに必要である。現在のアクセスが
読出しであれば、内部ＬＡＳＴ＿ＡＣＣＥＳＳ＿ＲＥＡ
Ｄラッチ１０２Ｌを設定し、その他の場合はこれをリセ
ットする。この最後の処置は、前に行ったアクセスの形
式のトラックを確保するのに必要である（下の状態３の
説明を参照）。ＲＳＭ＿ＬＯＣＫ＿ＵＰが不活性であれ
ば、ＳＩＯ要求を調べる。ＳＩＯ＿ＴＳＲ＿ＷＲが活性
であれば、ＳＩＯデータおよびパリティをＲＡＭ１０１
（のＳＩＯ＿ＡＤＤＲＥＳＳで指定されたアドレス）に
転送し、ラッチ１０２Ｌをリセットする。ＳＩＯ＿ＴＳ
Ｒ＿ＲＤが活性であれば、すべての制御信号を表明する
が、ＲＡＭ１０１へのアクセスを防止する（下の状態１
の説明を参照）。
【０２４８】下記に従って状態０、１、または３に進
む。ＲＳＭ＿ＬＯＣＫ＿ＵＰが活性で且つ状態３に進む
その他の条件が存在しなければ、または未決定になって
いる要求が無ければ、次の状態は状態０である。未決定
になっているＳＩＯ読出しだけ（ＳＩＯ＿ＴＳＲ＿ＲＤ
が活性でＲＳＭ＿ＬＯＣＫ＿ＵＰが不活性）であれば、
次の状態は１である。ＲＳＭ＿ＬＯＣＫ＿ＵＰおよびＬ
ＡＳＴ＿ＡＣＣＥＳＳ＿ＲＥＡＤが活性であり且つＲＳ
Ｍ＿ＲＤ＿ＷＲが書込要求を指示していれば、次の状態
は３である。
【０２４９】３．状態１（ＳＩＯ読出所有権）−ＳＩＯ
＿ＴＳＲ＿ＲＤが活性であれば、ＳＩＯ＿ＡＤＤＲＥＳ
Ｓにより指定された位置への読出しアクセスを有効にす
る。次の状態は無条件に状態２である。
【０２５０】４．状態２（ＳＩＯ承認）−ＳＩＯ要求に
対して、ＴＳＲ＿ＳＩＯ＿ＡＣＫを表明する。ＳＩＯ＿
ＴＳＲ＿ＲＤが活性であれば且つその場合に限りＴＳＲ
＿ＤＡＴＡは有効である。次の状態は無条件に状態０で
ある。
【０２５１】５．状態３（ＲＳＭ警察状態）−この状態
は、ＲＡＭの入力および出力を安定化するには介在時間
が充分でないときＲＳＭによる背中合せの読み書きアク
セスに対して防護する。この状態にはＬＡＳＴ＿ＡＣＣ
ＥＳＳ＿ＲＥＡＤが活性である間にＲＳＭが書込みアク
セスしようとするとき入る（上の状態０を参照）。第２
の要求動作が書込であれば、これはこの状態で遅れなく
行うことができる。次の状態は０である。読出しアクセ
ス時のＲＡＭ１０１の出力ＴＳＲ＿ＤＡＴＡは、区画の
一つを選択する承認と共にＲＳＭおよびＳＩＯに提示さ
れる。ＲＳＭがＴＳＲにアクセスするときＲＳＭはＲＳ
Ｍ＿ＬＯＣＫ＿ＵＰを表明し、ＳＩＯアクセスを先制的
に妨害する。ＲＳＭが読出しアクセスをしようとしてい
れば、ＲＳＭは対応するＲＳＭ入力でのＴＳＲ＿ＤＡＴ
Ａの受入れを自動的に可能とするが、その他の場合には
その入力を無視する。ＳＩＯおよびＲＳＭが同時に読出
しアクセスをしようとしていれば、ＳＩＯはそのＴＳＲ
データ入力を無視する。何故ならＴＳＲ＿ＳＩＯ＿ＡＣ
Ｋが不活性だろうからである。次の状態は状態０であ
る。
【０２５２】６.２ ＴＳＲ空間割当 図６を参照すると、基本速度ＩＳＤＮ環境で、ＴＳＲの
幅３６ビットの語空間２０４８個（好ましいＴＳＲの大
きさが２０４８×３６であるという前の説明を想起する
こと）が３２個のチャンネルに均等に配分されているの
で、各チャンネルには６４個の語空間が割当てられてい
る。このような各空間は、８ビット・データバイト４個
を関連パリティビット４個と共に格納するのに使用する
ことができる。チャンネル０に対する特定の語空間割当
をすべてのチャンネルに対するものの代表として示して
ある。アドレス境界は１６進法で示してある。チャンネ
ル空間に対するものを左に、代表チャンネル０の中の語
空間に対するものを右に記してある。
【０２５３】各チャンネル空間には、特定の語パラメー
タ用の２７個の語空間および３７個の予備空間（拡張用
および用途変更に利用できる）がある。各チャンネルに
対する特定の語パラメータには、全般的チャンネル構成
および特定のＨＤＬＣプロトコル構成（ＣＣＲ、ＨＰＣ
Ｒ）を規定する２語、時間交換時伝送要素状態（ＴＸ＿
ＴＳ１）を保存する３語、時間交換時受信要素状態を保
存する５語（３個はＲＸ＿ＴＳ１、２個はＲＸ＿ＴＳ
２）および１７個のチャンネル状態語（ＣＥＩＳＲおよ
びＥＯＰＩＳＲ０１〜ＥＯＰＩＳＲ１６）がある。これ
ら各語の特定のビットおよび機能については後に説明す
ることにする（構成語ＣＣＲおよびＨＰＣＲについては
ＲＳＭ要素の説明で、時間交換語については個々の送受
信要素の説明で、および状態語についてはＩＮＴおよび
ＳＩＯの要素の説明で）。
【０２５４】７．ＲＳＭ 資源管理器区画（ＲＳＭ）は、ＴＳＲの専用記憶位置に
対する送受信処理要素状態の時間交換の他に、ＩＮＴと
ＴＳＲとの間のチャンネル割込状態処理の管理に必要な
情報の双方向転送を管理する。ＲＭＳはまた、ＩＤＬＣ
チップおよびＬ１回路のすべての部分に対するハードウ
ェア・エラー状態を検出し、記録する焦点としても働
く。
【０２５５】ＲＳＭはまた、現在関連があるハイパーチ
ャンネルの使用の分散制御においてキーとなる要素であ
り、その観点において、（ＳＩＯ中のＨＣＲレジスタ中
の情報を使用した）ＲＳＭがタイム・スロットと、構成
要素と各ハイパーチャンネルに割り当てられた参照スロ
ットの間の多対一関係を有効に定義する上述の他の表示
を提供する。ＲＳＭは、ＩＤＬＣ同期化処理動作の実行
のために各ＢＴＤＭタイム・スロットに関連する参照の
瞬間を示すＢＯＳ（スロットの開始）及びＬＳＯＦ（フ
レームの最後のスロット）パルスがあるかどうかＢＴＤ
Ｍインターフェースをモニタする（ＬＳＯＦパルスは、
ＢＴＤＭにおけるストット再生フレームに関連する最後
のスロットの開始を示し、ＢＯＳパルスは、他のスロッ
トの開始を示す）。各パルスに応答して、ＲＳＭは終了
しつつあるスロットに関連する終了動作と、開始しつつ
あるスロットに関連する開始動作においてその役割を準
備する。これらの動作は、アクティブ・チャンネルに関
連してのみ選択的に実行される。
【０２５６】各スロットの開始時点で、ＲＳＭは、その
スロットに割り当てられたＣＣＲワード空間の一部に関
連する予備ＣＣＲ検査動作を実行する（図６）。このこ
とは、ＲＳＭをして活性と不活性チャンネルとを識別さ
せ、活性チャンネルに関しては、ハイパーチャンネルの
構成スロットと、基底チャンネルに個々に割り当てられ
たスロットとを識別することを可能ならしめる。
【０２５７】不活性チャンネルに対する要素状態を保存
しない（このような処置の不用な局面を無視して）理由
は、ホスト／ＩＯＰ／ＳＩＯがＴＳＲのそれぞれのチャ
ンネル状態格納域に独立に書込みアクセスするので、Ｒ
ＳＭによる保存活動は不正状態情報を有するＩＯＰ／Ｓ
ＩＯにより新しく書込まれた状態情報をオーバライトす
る可能性があるからである。不活性チャンネルに対する
要素状態をロードしない（再びこのようなものの不用局
面を無視して）理由は、ＴＳＲと要素との間を通る状態
情報がＲＳＭによりパリティチェックされ、したがっ
て、不確定形態の状態情報を含む不活性チャンネルに対
するローディング・プロセスが不必要なパリティ・エラ
ー指示／割込みを生ずることがあるからである。
【０２５８】状態保存するその準備の一部として、処理
は活性チャンネルに対して終結するが、ＲＳＭは、各同
期処理要素によるそのチャンネルに対する処理が保存に
適切な安定終結状態に達していることを確認する。状態
交換を受ける同期処理要素（ＲＬ１、ＲＶ、ＲＦＭ、Ｔ
Ｌ１、ＴＶ、ＴＦＭ、およびＩＮＴ）は、活性チャンネ
ルに対して処理しながらＲＳＭに状態信号を連続的に提
示する。このような状態信号は、保存のためＲＳＭによ
りＴＳＲに書込むことができるが、ＲＳＭは、正常環境
のもとで、保存された状態が有効なデータを表わす処理
／スロット・サイクルの所定の段階までこのような転送
を行わない。
【０２５９】活性チャンネルに対する処理期間中に、同
期要素は、ＲＳＭから早期に「スロット終了」指示（Ｅ
ＯＳ）を受取り、したがってこれら要素内の状態機械は
所定の時間を有するが、その時間はそれぞれのチャンネ
ルスロットが再び現われたとき処理をそこから明確に再
開することができる安定状態に達するには不足である。
この時間は、要素ごとに異っている。正常動作中、これ
ら要素は、ＥＯＳが明示されるとき瞬間的に安定状態に
なければ、所要時間内にこのような状態に達することに
なり、一旦このような状態になれば、これら要素はそれ
ぞれの終了指示をＲＳＭに表明する。今記した所定時間
の終りに、ＲＳＭはそれぞれの要素状態をＴＳＲに書込
む（保存する）が、それぞれの終了指示についてもチェ
ックする。当然の時期に終了指示が戻っていなければ、
ＲＳＭは、内部的に論理的タイムアウト指示を発生する
が、これはＳＩＯ／ＩＯＰに対して関連状態記録および
割込処理を必要とするハードウェア・エラー状態として
ＩＮＴにより検出される。
【０２６０】ＲＳＭはまた、ＢＴＤＭインターフェース
による信号転送活動を監視して信号転送がＩＤＬＣの状
態交換活動に対して正しい段階にあることを確認する。
ＲＳＭが状態がロードまたは保存されている間に転送処
理を検出すれば、ＩＮＴに対してタイミング・エラー指
示、ＲＳＭ_Ｌ１Ｌ２_ＥＲＲＯＲ、を発生し、処理を続
ける。この指示により指定されるデータ変造の可能性
は、最終的にＩＯＰ／ホストに報告され、必要ならホス
トシステムにより更に適切なレベルの周期を維持するＬ
１回路の動作を調節する処置が取られる（今後のＢＴＤ
Ｍの説明を参照し、そこでＬ１とＩＤＬＣとの間の「バ
ースト」データ転送が許容される時間窓期間の規定に注
目すること）。
【０２６１】ＴＳＲからの同期要素の状態に関して、こ
れら要素が出現または再出現するチャンネルスロットに
対する処置を準備するについて、ＲＳＭは「開始」信号
をＥＯＳの後適切な瞬間に要素に提示することにより処
理の開始をそのチャンネルに対して同期させる。これら
開始信号はデータを交換する要素がすべて状態をロード
されてしまうまで提示されない。
【０２６２】模範的な基本速度ＩＳＤＮ環境では、スロ
ット時間の最小持続時間は３.８マイクロ秒であり、Ｉ
ＤＬＣは、２０ＭＨｚのクロックで動作し、これに対す
る最小スロット時間は７６クロックサイクルである。Ｒ
ＳＭでは、その各種機能に対する時間の割当は、オーバ
ヘッド時間（すべてのＴＳＲが格納し、取出すのに必要
な時間）を最小スロット時間から差引き、残ったクロッ
ク時間を他のすべての時間交換機能に均等に分配するこ
とによって決まる。オーバヘッド時間はＴＳＲの利用可
能性により影響されるので、ＳＩＯ／ホストのＴＳＲへ
のアクセス（割込状態取出しおよび／またはデータの初
期設定のため）は、どんなタイムスロット期間中でも他
の機能に考慮される時間を減らすことがある。オーバヘ
ッド時間の追跡は以下に記すサイクルカウンタ１２１を
使用して行われる。
【０２６３】７．１ ＲＳＭの構成 図１０を参照すると、ＲＳＭは、構成レジスタ１１５お
よび１１６、マルチプレクサ回路１１７および１１８、
パリティ発生回路１１９、パリティチェック回路１２
０、サイクルカウンタ１２１、スロット発生回路１２
２、および状態機械１２３から構成されている。状態機
械１２３は、以下に説明するが、ＴＳＲチャンネル空間
のアドレッシングを決定し、このようなアドレッシング
を動的に変化するハイパーチャンネル・マッピングに対
して支持するアドレス発生論理を備えている。
【０２６４】レジスタ１１５および１１６は、構成規定
語のバッファとして働く３２ビット幅のレジスタであ
る。レジスタ１１５は、構成制御レジスタ（ＣＣＲ）で
あるが、それぞれのチャンネルに時分割で割当てられた
タイムスロットを処理する期間中に個々のチャンネル構
成を規定する構成制御語を受取る。レジスタ１１６は、
ＨＤＬＣプロトコル構成レジスタ（ＨＰＣＲ）である
が、プロトコル様式化通信を行っているチャンネルに割
当てられたタイムスロットを処理する期間中にプロトコ
ル構成を規定する制御語を受取る。
【０２６５】これらレジスタに転送可能な構成語は、Ｔ
ＳＲ（図６を参照）の、個々のチャンネルに割当てられ
た空間に格納されているかまたは格納可能であり、各語
の内部での特定のビット・フィールドの割当については
図１１（ＣＣＲに対して）および図１２（ＨＰＣＲに対
して）図示してある。レジスタ１１５および１１６の出
力は、３２ビットの並列ケーブルバンク（１本の線で示
してある）でマルチプレクサ１１７およびＩＤＬＣ同期
部のすべての自律要素の関連入力まで延びている。図１
０〜図１２を参照して、これらレジスタ内のビット・フ
ィールドの定義および用法は次のとおりである。
【０２６６】ＣＣＲ（チャンネルあたり１個）ＲＥＳ
（予備）−１３ビット（左に１０、右に３）−拡張また
は将来の用途のため取ってある。
【０２６７】チャンネル形式（ＣＴ）−３ビット−Ｂ／
Ｄ（最大６４ｋｂｐｓまで、層１に依存）、ＨＯ番号
１、２、３、４、または５、Ｈ１１、またはＨ１２の一
つとしてチャンネル形式を区別する。
【０２６８】プロトコル・コード（ＰＣ）−４ビット−
１６の規定可能な値を有し、その内１２は予備用であ
り、４は以下のプロトコルの個々の一つを指定する。Ｓ
ＤＬＣ、ＬａｐＢ、ＬａｐＤ、クリア（プロトコル無
し、たとえば、音声チャンネル用）。
【０２６９】伝送ＤＭＡ使用可能化（ＴＤＥ）−１ビッ
ト−ＤＭＡＣにより伝送ＤＭＡ制御動作を使用可能にし
たり使用禁止にしたりする。ビットはＴＤＣＲ１〜ＴＤ
ＣＲ４が正しく初期設定された（以下のＤＭＡＣ区画の
説明を参照）後にのみ使用可能状態に設定すべきであ
る。
【０２７０】受信ＤＭＡ使用可能化（ＲＤＥ）−１ビッ
ト−受信ＤＭＡ動作（ＦＩＦＯＲからＩＯＰ／ホスト記
憶装置への受信データの転送）を使用可能にしたり使用
禁止にしたりする。ＰＤＣＲ１〜ＰＤＣＲ４が正しく初
期設定された（以下のＤＭＡＣの説明を参照）後にのみ
使用可能状態に設定すべきである。
【０２７１】受信器使用可能化（ＲＥ）−１ビット−指
定されたプロトコルに従って受信データの処理を可能に
したり禁止したりする。データチャンネル（たとえば、
ＳＤＬＣ／ＬａｐＢ／ＬａｐＤ）に対しては、フラグの
検出、打切、アイドル、ビットの詰込み解除、ビットか
らバイトへの組立、ＦＩＦＯＲでのバイト待合せ、宛先
アドレスの認識、ＣＲＣチェック、および語（４バイ
ト）を一度にＩＯＰ記憶装置に転送すること。クリア・
チャンネルに対しては、ビット直列からバイトへの組
立、バイトのＦＩＦＯＲへの格納、および一度に１語
（４バイト）をＩＯＰ記憶装置に転送すること。データ
の処理は最上位ビットが最初に到着するという仮定のも
とに行われる。
【０２７２】打切り要求（ＡＲ）−２ビット−下記処置
の一つを呼出す。（受信）データのオーバラン状態時に
のみ打切る、打切データパターン（７個の１の後に所定
のパターンが続く）を送る、アイドル・パターン（１５
個の１の連続）を送る、逆アイドル・パターン（１５個
の０の連続）を送る。フィールドはプロトコル・コード
がＳＤＬＣ、ＬａｐＢ、またはＬａｐＤに対するもので
あるときのみ有効である。ＡＲが最後の３つの処置のど
れかを指定するときは、ＴＤＥビットを０に設定（使用
禁止）しなければならず、ＴＥビットを１に設定（使用
可能）しなければならない。
【０２７３】打切り割込マスク（ＡＩＭ）−１ビット−
フレーム間に発生する打切りに対し、ビット値に応じ
て、割込を発生させるか処置を取らないかする。
【０２７４】連鎖間詰込み選択（ＩＣＳ）−１ビット−
伝送ＤＣＢ連鎖の期間中にＤＭＡＣの動作に影響する。
ビット値に応じて、ＤＭＡＣに連鎖データ間に一連の
「詰込み」フラグ（「０１１１１１１０」）を挿入させ
るか終結フラグと新しい連鎖データとの間に「アイドル
・パターン」（「１１１……１１１」、少くとも１５個
の１）を挿入させる。ビット機能はＰＣがＳＤＬＣ、Ｌ
ａｐＢ、またはＬａｐＤに対する値に設定されていると
きのみ有効である。
【０２７５】フレーム間詰込み選択（ＩＦＳ）−１ビッ
ト−データ・プロトコル・フレーム間に終結フラグに続
く詰込みフラグまたはアイドル・パターンとして挿入す
べき詰込みパターンを選択する（ＩＣＳの定義を参
照）。
【０２７６】アドレス認識オプション（ＡＲＯ）−２ビ
ット−オプションのフィールド値に応じて受信データフ
レームを選択的に進めさせる。オプションには、使用禁
止（すべてのフレームが進んでいる）、前進１（放送フ
レームおよび単一バイトの宛先アドレスを有するフレー
ムのみを進める）、前進２（放送フレームおよび２バイ
トの特別の宛先アドレスを有するフレームのみを進め
る）、前進３（ＳＤＬＣおよびＬａｐＤに対する放送ア
ドレスを備えたフレームのみを進める（ＬａｐＢおよび
クリア・チャンネルには放送アドレスが存在しないか
ら、このようなチャンネルのフレームはすべて進められ
る））、がある。オプションの値はＰＣ値がＳＤＬＣ、
ＬａｐＢ、またはＬａｐＤに対するものであるときにの
み有効である。認識される放送アドレスは、（ＳＤＬＣ
に対しては）開始フラグが１６進の「ＦＦ」である後の
最初のバイトであり、（ＬａｐＤに対しては）開始フラ
グが１６進「ＦＦ」である後の２番目のバイトであり、
（ＬａｐＢに対しては）無い。
【０２７７】伝送可能化（ＴＥ）−１ビット−ＦＩＦＯ
Ｒからの伝送データの転送を可能にしたり禁止したりす
る。禁止されると、ＢＴＤＭ ＩＦからフラグ、打切
り、アイドル、またはＣＲＣチェック記号が伝送されな
い。可能であると、データおよびフレーミング記号が層
１ハードウェアの要求があると直ちにＢＴＤＭ ＩＦか
ら伝送される。
【０２７８】逆データ流れ（ＩＤＳ）−１ビット−この
ビットが活性であると、データばＢＴＤＭインターフェ
ースで逆の形で（その他の場合には真の形で）送受信さ
れる。このビットの可能状態の目的は６４ｋｐｂｓの制
限動作を支持することである。ＩＣＳおよびＩＦＳは共
に、このビットがリンク上で８個以上の連続する０が伝
送されるのを回避するように使用可能になっているとき
は、使用禁止状態にあるべきである。
【０２７９】ＨＰＣＲ（チャンネルあたり１個）トグル
−１ビット−ＳＷＲＣ値が有効であることを示すのに使
用される。ＩＯＰは、ＴＳＲからの割込状態の取出しに
関連してＳＷＲＣフィールドが更新されるごとにこのビ
ットの値をトグルする。ビットはＩＣＲ（以下のＳＩＯ
の説明を参照）のＱＭビットが使用可能であるときに限
り有効である。
【０２８０】状態語読出しカウント（ＳＷＲＣ）−５ビ
ット−割込の後ＴＳＲ内の関連チャンネルの１６語のＥ
ＯＰＩＳＲ待行列から読出された状態語の数をＩＯＰが
ＩＮＴ区画に示すのに使用される。ＩＮＴはこのカウン
トを使用して待行列の現在の内容に対して他の割込を発
生する必要があるか判断する。フィールドは、ＩＣＲの
ＱＭビットが使用可能であるときに限り有効である。
【０２８１】リンク・ステーション・アドレス（ＬＳ
Ａ）−１６ビット−ＣＣＲのＡＲＯフィールドが１また
は２バイトのアドレス認識を要求する値を有するとき認
識すべき特定のアドレスをプログラムするのに使用され
る。１バイトの認識の場合、このフィールドの上位８ビ
ットをステーションのアドレス値に設定し、下位８ビッ
トを０に設定すべきである。２バイトの認識の場合、フ
ィールド全体をステーション・アドレス値にプログラム
する。フィールド値は、ＣＣＲのＰＣパラメータがＳＤ
ＬＣ、ＬａｐＢ、またはＬａｐＤのプロトコルを指定し
ているときに限り有効である。ＬａｐＤを受信するとき
は、命令／応答ビット（フレームの最初のバイトの最下
位ビットの次のビット）が受信区画要素により自動的に
マスクされ、フレームは（１バイト認識モードでは）同
じバイト内の残りの７ビットまたは（２バイト認識モー
ドでは）それらのビットと次のバイトのビットとを合せ
たものがＬＳＡ値に合っているか、または放送パターン
が検出される場合にのみ進められる。
【０２８２】レジスタ１１５および１１６からのその入
力に加えて、マルチプレクサ１１７は、別に３２ビット
幅の並列入力の１０個のバンク、すなわち全体で１２個
の入力バンクを備えている。マルチプレクサ１１７は、
状態論理１２３により一度に一つの入力バンクを、論理
１２３からの図示しない選択制御入力に従って、その出
力１２５に選択的に接続するように動作する。他の１０
入力バンクは、保存する（ＴＳＲに書込まれる）時間交
換語を、伝送処理要素（ＴＬ１、ＴＶ、ＴＦＭ）から
３、受信要素から５（ＲＬ１から１、ＲＶおよびＲＦＭ
から２づつ）、およびＩＮＴ（ＣＥＩＳＲおよびＩＮＴ
_ＥＯＰ）から２、転送する働きをする。
【０２８３】マルチプレクサの出力１２５は、ＴＳＲ、
パリティ発生器１１９、およびＳＩＯのＲＳＭ_ＤＡＴ
Ａ入力に接続される。パリティ発生器１１９の出力は、
ＴＳＲおよびＳＩＯのＲＳＭ_ＰＡＲＩＴＹ入力に接続
される。ＲＳＭがＴＳＲへの書込選択を表明されていれ
ば（ＲＳＭ_ＴＳＲ_ＲＤ_ＷＲ）およびＲＳＭ_ＬＯＣＫ
_ＵＰは活性であるがＲＳＭ_ＴＳＲ_ＲＥＱは不活
性）、ＲＳＭ_ＤＡＴＡおよびＲＳＭ_ＰＡＲＩＴＹによ
り形成される総合３６ビット幅の表現が論理１２３の関
連ＲＳＭ_ＡＤＤＲＥＳＳ出力により指定されたＴＳＲ
の記憶位置に書込まれる。このようにして、どんなタイ
ムスロット期間中でも、論理１２３は、マルチプレクサ
１１７およびＴＳＲのアクセス制御器を繰返し動作させ
てマルチプレクサに入力することができるパラメータの
幾つかまたは全部を順次格納し、これにより要素状態交
換に関連する各種状態保存動作を行うことができる。
【０２８４】ＲＳＭ自身はＴＳＲに対して状態交換を受
けるのではなく後続のチャンネルスロットを準備するに
つれて、読出専用の文脈でＣＣＲおよびＨＰＣＲを呼出
すだけであることに注目すべきである。関連レジスタに
格納されている値は、タイムスロットの始めから終りま
で変化しないのでＴＳＲには書込まれない。しかし、こ
のような値は、一定の時間にはＩＯＰ／ホスト複合体に
とって関心のあるものであり、したがってマルチプレク
サ１１７および母線１２５を経由してＳＩＯにアクセス
可能にされる。
【０２８５】マルチプレクサ１１８は、ＲＳＭのＴＳＲ
への読出しアクセスから生ずるＴＳＲ_ＤＡＴＡ出力を
受取り、これらをその時間交換状態ローディング母線
（ＲＳＭ_ＴＳ_ＢＵＳ）１２６に選択的に接続する。こ
の母線１２６はすべての時間交換要素の入力に接続され
ている。個々の出力を受取る特定の要素は、論理１２３
のＲＳＭ_ＸＸＸ_ＬＯＡＤ出力により指定される（ここ
でＸＸＸは宛先要素の略号を表わす）。したがって、Ｔ
ＳＲから読出される状態語をそれぞの要素に分配するこ
とができる。
【０２８６】ＴＳＲからマルチプレクサ１１８への入力
は、パリティチェック回路１２０にも加えられ、これに
よりチェックされる。パリティエラーが検出されると、
回路１２０は、エラーが検出されたチャンネルに割当て
られた数の奇／偶値の関数として二つのエラー指示出力
（ＴＳＲ_ＰＡＲＩＴＹ_ＯＤＤまたはＴＳＲ_ＰＡＲＩ
ＴＹ_ＥＶＥＮ）の一つを作動させる。この値は回路１
２２および１２３により得られる。これらパリティエラ
ー指示は、エラー割込処置を呼出すためＩＮＴ区画に送
られ、ＩＮＴの活動により連続スロットが送受信要素の
活動に関連して連結されるので、二つの出力により可能
となる奇／偶の区別がＩＮＴをエラーを正しいチャンネ
ルに関連させることができるようにするのに必要とな
る。
【０２８７】マルチプレクサ１０８はまた、ＳＩＯのＳ
ＩＯ_ＤＡＴＡ出力から入力を受け、これら出力を時間
交換要素に分配する。この機能は、状態ローディングの
通常の源がＴＳＲであるから、診断用にのみ設けられて
いる。ＳＩＯ_ＤＡＴＡの作動に関連して、ＳＩＯは状
態制御入力ＳＩＯ_ＲＥＳＥＴを論理１２３に供給して
ＲＳＭを適切な初期状態に調節し、ＳＩＯ_ＤＡＴＡの
分配を指揮する入力ＳＩＯ_ＲＳＭ_ＲＤ、ＳＩＯ_ＡＤ
ＤＲＥＳＳ、およびＳＩＯ_ＲＳＭ_ＷＲをＲＳＭマルチ
プレクサ１１８を経由して時間交換要素に供給する。後
者のＲＤおよびＷＤ入力に応じて、ＲＳＭはアドレスを
復号し、適切な制御入力をマルチプレクサ１１７および
宛先要素に送る（ＲＳＭ_ＸＸＸ_ＬＯＡＤを宛先要素
に）。これはＲＳＭがＴＳＲと要素との間でリアルタイ
ム・チャンネル状態交換を行っていないときにのみ許容
される。
【０２８８】サイクルカウンタ１２１は、各スロットの
現在の状態を判断するのに使用される。このカウンタは
利用できるスロット時間（最小３.８マイクロ秒）を、
前のスロットの後処理、可変のＴＳＲアクセス時間、次
スロットの前処理、およびデータ転送時間の各区間に分
割する。論理１２３の状態機械部の警察機構は、データ
の転送がそれぞれの区画が準備されているときのみ行わ
れるようにする。カウンタ１２１は、ＢＴＤＭインター
フェースからＬ１_ＬＳＯＦ（フレームの最後のスロッ
ト）またはＬ１_ＢＯＳ（スロットの始まり）指示を受
取ると直ちにリセットされる。Ｌ１_ＢＯＳ指示は現在
のスロットの終りおよび次のスロットの始めに近付いて
いることを示す。（ＩＤＬＣの別の用途環境で）持続時
間の異なるタイムスロットの範囲に適応させるには、カ
ウンタ１２１がその範囲内であふれないようにする。
【０２８９】スロット発生論理１２２は、２個のレジス
タおよび１個の６ビット・カウンタから構成されている
が、ＢＴＤＭインターフェースに現われるタイムスロッ
トとＩＤＬＣの処理チャンネルとの間の関連を決定す
る。ＩＤＬＣにおけるハイパーチャンネルのマッピング
が可変であるため、ＢＴＤＭでの個々のタイムスロット
は個々のチャンネルに対して同一にマップしないことが
ある（すなわち、或るチャンネルに対してスロット・マ
ッピングは多数体１である）。論理１２２は、ＢＴＤＭ
インターフェースから状態論理１２３からのマッピング
制御入力と共にＬ１_ＬＳＯＦおよびＬ１_ＢＯＳ指示を
受取り、現在のチャンネル／スロット関係を示す出力を
論理１２３に供給する。論理１２２におけるカウンタの
歩進および関連するハイパーチャンネルのマッピング
は、少くとも部分的にはＣＣＲ１１５のＣＴ（チャンネ
ル形式）フィールドで調節される論理１２３の内部のア
ドレス発生機能により決定される。
【０２９０】スロット発生論理１２２はまた、５ビット
のタイムスロット指示子ＲＳＭ_ＴＳＩ、５ビットのＨ
０指示ＲＳＭ_ＤＭＡＲＱ_Ｈ０、および１ビットのＨ１
指示ＲＳＭ_ＤＭＡＲＱ_Ｈ１を含む三つの指示をＤＭＡ
ＲＱ区画に提示する。ＴＳＩ指示は、同期部で現在処理
されているチャンネルと関連するＢＴＤＭタイムスロッ
トを識別する。Ｈ０およびＨ１の指示は、論理１２３と
ＣＣＲ１１５のチャンネル形式フィールドＣＴ（図１
１）の出力との接続を通して論理１２３から得られる
が、現在のスロットのＨ０形式とＨ１形式とのハイパー
チャンネル関連を識別するのに使用される（上のＣＣＲ
フィールドの説明および次のＤＭＡＲＱおよびハイパー
チャンネルの説明を参照）。
【０２９１】７．２ ＲＳＭアドレス論理および状態機
械 状態機械論理１２３は、説明するような関連出力効果を
有する下記状態を通して一連の動作をする。ＴＳＲ呼出
し動作に対して、呼出されたデータにはそれぞれの呼出
しを開始した状態から２状態サイクル後にアクセス可能
であることに注目すべきである。
【０２９２】状態３０（初期状態）ＢＴＤＭ ＩＦから
のスロット遷移指示（Ｌ１_ＢＯＳまたはＬ１_ＬＳＯ
Ｆ）を待ち、内部モード値（ＲＳＭの現在の動作モード
を規定する値）を更新すべきか否か判断する。モード値
は次のスロット・カウントが０であるときサンプルされ
更新されるだけであるから、ＲＳＭは、ＩＳＤＮフレー
ムの中間でリセットモード（ＳＩＯ／ホストにより設定
されている）を動作し終ることはない。この状態サイク
ルで、カウンタ１２１がリセットされ、ＲＳＭレジスタ
およびＴＳＲへのＳＩＯのアクセスが可能になる。Ｌ１
指示の後、次の状態遷移は、現在モードの機能である。
「リセット」モードにあれば、遷移は行われない。「診
断モード」にあれば、次の状態は状態２である。「通常
モード」（リセットモードでもなく診断モードでもな
い）にあれば、次の状態は状態０である。
【０２９３】状態０（ＣＣＲの読出し）ＴＳＲへのアク
セス制御が作動されて次のタイムスロットに関連するチ
ャンネルに対するＣＣＲを呼出す。これは実際には、Ｃ
ＣＲの小さな部分だけ、特に３ビットのチャンネル形式
フィールドＣＴ、がラッチされてＲＳＭに使用される予
備呼出しである。この情報は、次のチャンネルが活性で
あるか否かを判定する論理を使用可能にするためだけに
使用される。先に注記したとおり、このおよび他の呼出
し動作で、呼出された情報は呼出しが開始されてから２
状態サイクルまたは２内部クロックサイクル後までＲＳ
Ｍで利用することができない。ＴＳＲへのこのおよび他
のＲＳＭアクセス、ＲＳＭ_ＬＯＣＫ_ＵＰ、はＴＳＲへ
先制アクセスすることを表明される。ＲＳＭは、ＴＳＲ
_ＡＣＫが戻るとＴＳＲへのそのインターフェースを効
果的に総合制御し、ＲＳＭはＳＩＯインターフェース無
しで必要なアクセス動作を行うことができる。ＴＳＲへ
のこのおよび他の呼出しアクセスで、ＲＳＭ_ＴＳＲ_Ｒ
Ｄ_ＷＲおよびＲＳＭ_ＲＥＱが表明され、後者は動作を
呼出／読出として区別する。この状態はＴＳＲ_ＡＣＫ
が活性になるまで保持され、その時点で次の状態、状態
２３、に入る。
【０２９４】状態２３（ＣＣＲ読出を待つ状態）これは
ＴＳＲの単独読出しを待つ状態であり、この期間中に、
サービスされるべき次のチャンネルに対するＣＣＲがＴ
ＳＲからＴＳＲ_ＤＡＴＡ母線に読出される（再び、呼
出されたデータが利用できるには、現在のところ呼出し
開始から２状態サイクル遅らせることに注目のこと）。
次の状態は状態３１である。
【０２９５】状態３１（予備ＣＣＲレジスタにロードす
る）ＴＳＲ_ＤＡＴＡに現われるＣＣＲ語のＣＴフィー
ルドが状態機械論理の内部「予備ＣＣＲ」レジスタにラ
ッチされる。ＴＳＲからのすべてのデータ呼出しの場合
のように、パリティがパリティチェック回路１２０でチ
ェックされる。回路１２０からのパリティエラー出力は
ＩＮＴ区画に入力され、奇数または偶数のスロット時間
（ＴＳＲ_ＰＡＲＩＴＹ_ＥＲＲＯＲ_ＯＤＤまたはＴＳ
Ｒ_ＰＡＲＩＴＹ_ＥＲＲＯＲ_ＥＶＥＮ）中に発生した
ものとして区別される。ＩＮＴの活動により連続スロッ
トの部分が他の区画の関連活動に対して接続されるの
で、この区別は、ＩＮＴを正しいチャンネル／スロット
でエラーと関連づけることができるようにするのに必要
である。次の状態は状態２５である。
【０２９６】状態２５（ハイパーチャンネル・マッピン
グ状態）予備ＣＣＲラッチが調査され、ＲＳＭは予備Ｃ
ＣＲのチャンネル形式（ＣＴ）ビットに従ってＴＳＲを
アドレスするようにそれ自身を調節する。たとえば、或
るチャンネルは一つのＢＴＤＭタイムスロット（通常Ｂ
およびＤ形式のチャンネルおよび音声チャンネル）で処
理されるが、他のチャンネル（ハイパーチャンネル）は
複数のタイムスロットにわたる。このようにして、予備
ＣＣＲの調査によりＲＳＭはＴＳＲのどのチャンネル・
アドレス・ブロックに現在アクセスしなければならない
かを判断することができる。このことは以下のＳＩＯの
説明中のＨＣＲレジスタの説明から更に理解されよう。
更に、予備ＣＣＲの使用可能ビットはチャンネルを活性
か不活性か区別し、不活性チャンネルに対して状態パラ
メータを保存しロードする動作が抑制され、これにより
ＴＳＲが他の目的（たとえばＳＩＯデータのＩＯＰ／ホ
スト複合体との間の転送）でアクセスされることができ
る。この状態で、論理はサイクルカウンタ１２１から供
給された情報に基き、Ｌ１_ＢＯＳまたはＬ１_ＬＳＯＦ
を受取ってから２９内部クロックサイクルが経過するま
で待ち、次の状態、状態２、に入る。
【０２９７】状態２（ＴＦＭ_ＴＳ０１状態の格納）前
のチャンネル（ＢＴＤＭ指示の前に有効であったスロッ
トに関係するチャンネル）が活性であれば、ＴＳＲへの
書込みアクセスに対する制御器が作動され（ＲＳＭ_Ｌ
ＯＣＫ_ＵＰおよびＲＳＭ_ＴＳＲ_ＲＤ_ＷＲ）、ＴＦＭ
の最初の状態語が提示され、前のチャンネルに関連する
ＴＳＲ内のチャンネル・アドレス空間に対して保存され
る。この、および他の「時間交換」要素状態語に関して
は、各語内のフィールドの詳細およびそれぞれの要素お
よびＩＮＴに対するそれぞれの使用法についてそれぞれ
の要素の下記説明を参照されたい。状態論理は、ＴＳＲ
からの承認（ＴＳＲ_ＲＳＭ_ＡＣＫ）の出現を待ち、Ｔ
ＦＭ、ＴＶ、およびＴＬ１からの終了信号がすべてその
時間により表明されていることをチェックする。表明さ
れていなければ、エラー指示子ＲＳＭ_ＬＯＧＩＣ_ＴＭ
がＩＮＴに対して表明される。要素状態語の格納は、現
在のＢＴＤＭ ＩＦスロットの異なる段階で動的に行わ
れる。ただし、そのスロットは活性チャンネルと関連し
ており、関連ＣＣＲのそれぞれのＴＤＥビットは使用可
能になっている場合である。ＴＦＭ状態語の保存に関し
ては別の条件は、ＤＣＢ連鎖状態の終りまたはＦＩＦＯ
パリティエラーがＴＦＭに発生していないということで
ある。次の状態は状態４である。
【０２９８】状態４（ＴＶ_ＴＳ０１状態の保存）この
状態および次の状態ではＴＳＲ_ＲＳＭ_ＬＯＣＫ_ＵＰ
への書込みアクセスの呼出しが表明されており、ＴＳＭ
が（ＳＩＯを除くＲＳＭに対して）完全に先制してい
る。前のチャンネルが活性であり且つ関連ＣＣＲのビッ
トＴＥが有効であれば、伝送要素ＴＶの最初の状態変数
が保存される。ＣＣＲのビットＴＥおよびＴＤＥは特
に、ＩＯＰの指揮下で動作するＳＩＯがそれぞれのＴＳ
Ｒ記憶位置にある値をＲＳＭに更新された値を送受信要
素からの時期はずれの状態情報でオーバライトさせない
ようにして更新することができるように設けられてい
る。次の状態は状態６である。
【０２９９】状態６（ＴＬ１_ＴＳ０１の格納）第３の
伝送変数、ＴＬ１_ＴＳ０１、が関連ＣＣＲのＴＥビッ
トが使用可能である場合に格納される。次の状態は状態
７である。
【０３００】状態７（ＴＳＲ_ＴＬ１_ＴＳ０１の呼出）
次のチャンネルが活性であれば、ＴＳＲの適切なアドレ
ッシングにより、ＲＳＭ_ＬＯＣＫ_ＵＰおよびＲＳＭ_
ＲＥＱが表明され、そのチャンネル（ＴＬ１_ＴＳ０
１）に対してＴＬ１の最初の状態変数を呼出すプロセス
がＴＳＲに対して開始される。ＴＳＲの読出での現在許
容されている２サイクルの遅れのため、呼出プロセスは
この状態で開始されるが、それぞれのデータは、この状
態から２状態後まではＴＳＲ_ＤＡＴＡ母線上で有効に
ならない。次の状態は状態５である。
【０３０１】状態５（ＴＳＲ_ＴＶ_ＴＳ０１の呼出）こ
れは、次のチャンネルが活性であれば、ＴＳＲに対して
次のチャンネルに関連するＴＶの状態変数を呼出すプロ
セスを開始する。次の状態は状態３である。
【０３０２】状態３（ＴＦＭ_ＴＳ０１の呼出／ＴＳＲ_
ＴＬ１_ＴＳ０１のロード）次のチャンネルが活性であ
れば、これは、２状態サイクル前に呼出された状態変数
をロードするロード信号をＴＬ１に対して表明しなが
ら、そのチャンネルに対するＴＦＭの最初の状態変数の
呼出を開始する。ロードされているデータは母線１２６
に現われ、そのデータのパリティチェックがＲＳＭ論理
１２０により行われる。パリティエラーに関し、適切な
指示が前に説明したようにＩＮＴに提示される。次の状
態は状態９である。
【０３０３】状態９（ＨＰＣＲの呼出、ＴＶのロード）
次のチャンネルのＨＤＬＣプロトコル構成項をＨＰＣＲ
レジスタに呼出し、ＴＶに状態５（ＲＳＭ_ＴＶ_ＬＯＡ
Ｄの表明）で呼出した状態変数をロードする。ＴＶ_Ｔ
Ｓ０１のパリティがチェックされ、受信側終了信号（Ｒ
ＦＭ、ＲＶ、ＲＬ１）が確認される。発生するすべての
除外事項がＩＮＴにより同期して確実に記録されるよう
にするためＩＮＴが各スロット内の送受信要素より早く
始動し、長く動作することに注目のこと。次の状態は状
態１である。
【０３０４】状態１（ＣＣＲの呼出、ＴＦＭのロード）
二つの理由でＣＣＲが再読出しされる（状態０を参
照）。第１は、所要のハイパーチャンネル・マッピング
を処理することであり、第２は、予備ＣＣＲレジスタで
利用できないビットを呼出すことである（上に注記した
とおり、先の予備ＣＣＲ呼出しにはチャンネル形式フィ
ールドのみの呼出しおよび使用が含まれているので、効
率を良くするため予備ＣＣＲレジスタを完全なＣＣＲ表
現ではなく形式フィールドに合せて特別製作する。ハイ
パーチャンネルの再マッピングに関して、ハイパーチャ
ンネルは、複数のＢＴＤＭタイムスロットに広がってお
り、このようなチャンネルに関連するＣＣＲは、最初の
スロットの時刻に予備呼出しされたものではないことが
ある。前のチャンネルが活性であれば、ＴＦＭに（前に
アクセスされたＴＦＭ_ＴＳ０１を）ロードする信号Ｒ
ＳＭ_ＴＦＭ_ＬＯＡＤが表明され、ロードされている変
数のパリティがチェックされる。次の状態は状態２８で
ある。
【０３０５】状態２８（待ち状態／ＨＰＣＲのロード）
これは周回すべきチップ外ドライバを考慮に入れる待ち
状態である。総合変数ＨＰＣＲをＲＳＭレジスタ１１６
にロードする信号が表明され、そのパラメータのパリテ
ィがチェックされる。次の状態は状態２２である。
【０３０６】状態２２（ＥＯＰＩＳＲの格納／ＣＣＲの
ロード）この状態により、ＩＮＴは、その終了信号（Ｉ
ＮＴ_ＤＯＮＥ）を表明しているべきであり、もしこの
ような表明をしていれば、ＩＮＴがＳＩＯを経由するＩ
ＯＰアクセスに利用できるようになる関連チャンネルの
深さ１６の待行列（図６を参照）に対して、新しいＥＯ
ＰＩＳ状態（プロセス終端割込状態）を提示しているべ
きである。終了が表明されていなければ、論理タイムア
ウト・エラーが掲示され、処理が続く。前のチャンネル
（現在終っているチャンネル）が活性であったとすれ
ば、且つ関連するＥＯＰ有効ビットが設定されていれ
ば、ＥＯＰＩＳが掲示される（以下のＩＮＴの説明を参
照）。パリティがチェックされている前の状態のいずれ
かでは、エラーが検出されるとパリティエラーの発生が
ＩＮＴに知らされることに注目のこと。それぞれの宛先
要素の関連チャンネルに関する処理区間に先行するか一
致することのある時間、およびこの時間関係がそれぞれ
のＰＡＲＩＴＹ_ＥＲＲＯＲ_ＯＤＤまたはＰＡＲＩＴＹ
_ＥＲＲＯＲ_ＥＶＥＮの指示を表明することになりＩＮ
Ｔに示される。このような方法でのＥＯＰＩＳＲの掲示
は、ハードウェアエラーに関連する割込状態ベクトルＣ
ＥＩＳＲ（チャンネル化エラー割込状態ベクトル）がす
べて（ホストシステムへの冗長なエラー報告を避けるた
め）すべてのチャンネルに対して確実に１回且つ１回だ
け掲示するのに必要である。ＣＣＲをＲＳＭのレジスタ
１１５にロードする信号が表明され、ＣＣＲ変数のパリ
ティがチェックされる。次の状態は状態１２である。
【０３０７】状態１２（ＩＮＴ_ＴＳ０１の格納）ＩＮ
Ｔに対する状態変数は、前のチャンネル（終っている）
が活性であったかまたはパリティエラーがそのチャンネ
ルに対して発生しているかすれば、格納される。これ
は、要素内のハードウェアの故障に関連するがパリティ
エラーにより繰返し示される割込がホストシステムに対
して確実に１回且つ１回だけ発生するのに必要である
（状態２２を参照）。次の状態は状態１３である。
【０３０８】状態１３（ＴＳＲ_ＩＮＴ_ＴＳ０１の呼
出）新しいチャンネルが活性であるかまたはそのチャン
ネルに対する予備ＣＣＲ呼出し操作で先にパリティエラ
ーが発生しているかすれば、ＩＮＴに対する関連状態変
数が呼出される。再び、これは、ＩＮＴがスロット連鎖
期間中に繰返されるエラーに対して確実に一つだけの割
込を登録するようにする。次の状態は状態２９である。
【０３０９】状態２９（待ち状態）チップ外ドライバを
周回させる待ち状態。次の状態は状態１４である。
【０３１０】状態１４（ＲＶ_ＴＳ０１の格納／ＴＳＲ_
ＩＮＴ_ＴＳ０１のロード）これは、前のチャンネルに
対する受信要素状態を保存する第１の状態である。その
チャンネルが活性であり且つ受信がそのＣＣＲで有効で
あった（ＲＥビットがオン）とすれば、ＲＶのそれぞれ
の状態が適切なアドレスおよび選択機能と共にＴＳＲに
送られる。この状態には（以下のＲＶの説明を参照）、
前のチャンネルに対してＲＶにより保存されたＣＣＲビ
ットＲＥおよびＲＤＥの状態を示すビットがある（これ
は次のチャンネルのＣＣＲがロードされているので必要
である）。ＩＮＴ状態語に対するロード信号が表明さ
れ、その語のパリティがチェックされる。次の状態は状
態１６である。
【０３１１】状態１６（ＲＬ１_ＴＳ０１の格納）この
状態では、次のチャンネルが活性かまたは現在の状態連
鎖の前の状態でパリティエラーが発生している場合に
は、ＩＮＴ区画に対する開始パルスが表明される。最後
のチャンネルに対するＲＬ１の状態語は、チャンネルが
活性であり且つそのＣＣＷに有効受信ビットＲＥがある
場合には、ＴＳＲに格納される。次の状態は状態１８で
ある。
【０３１２】状態１８（ＲＦＭ_ＴＳ０１の格納）前の
チャンネルが活性であった場合且つそのＣＣＲ ＲＤＥ
ビットが有効であった場合に前のチャンネルに対するＲ
ＦＭ状態を格納する。次の状態は状態２０である。
【０３１３】状態２０（ＲＦＭ_ＴＳ０２の格納）前の
チャンネルが活性であり且つＲＤＥが有効であった場
合、ＲＦＭに対する第２の状態語を格納する。次の状態
は状態１０である。
【０３１４】状態１０（ＲＶ_ＴＳ０２の格納）前のチ
ャンネルが活性であり且つＲＥビットが有効であった場
合、ＲＶに対する第２の状態語を格納する。次のチャン
ネルが活性であり且つパリティエラーが発生していなけ
れば要素を伝達する開始パルス（ＲＳＭ_ＸＭＩＴ_ＳＴ
ＡＲＴ）が表明される。次の状態は状態１１である。
【０３１５】状態１１（ＴＳＲ_ＲＶ_ＴＳ０２の呼出）
次のチャンネルが活性であればＲＶに対する次の状態が
呼出される。次の状態は状態２１である。
【０３１６】状態２１（ＴＳＲ_ＲＦＭ_ＴＳ０１の呼
出）次のチャンネルが活性であれば、ＲＦＭに対する第
１の状態語が呼出される。次の状態は状態１９である。
【０３１７】状態１９（ＴＳＲ_ＲＦＭ_ＴＳ０２の呼出
／ＲＶにＴＳ０１を格納）次のチャンネルが活性であれ
ばＲＦＭに対する第２の状態語が呼出され、チャンネル
が活性であれば第２の状態語がＲＶにロードされ、パリ
ティがチェックされる。次の状態は状態１７である。
【０３１８】状態１７（ＲＬ１状態の呼出／ＲＦＭのロ
ード）次のチャンネルが活性であれば、ＲＬ１に対する
状態語を呼出され、ＲＦＭに対する第１の状態語がＲＳ
Ｍにロードされ、パリティがチェックされる。次の状態
は状態１５である。
【０３１９】状態１５（第１のＲＶ状態の呼出／第２の
ＲＦＭ状態のロード）次のチャンネルが活性であれば、
ＲＶに対する第１の状態語（ＴＳＲ_ＲＶ_ＴＳ０１）が
呼出され、第２の状態語がＲＦＭにロードされ、そのパ
リティがチェックされる。次の状態は状態２６である。
【０３２０】状態２６（ＲＬ１のロード）次のチャンネ
ルが活性であれば、ＲＬ１に対する第１の状態語がロー
ドされ、パリティがチェックされる。次の状態は状態２
７である。
【０３２１】状態２７（ＲＶ１のロード）チャンネルが
活性であれば、第１の状態語（ＴＳＲ_ＲＶ_ＴＳ０１）
をＲＶにロードし、その語のパリティをチェックする。
次の状態は状態２４である。
【０３２２】状態２４（受信開始）これは連鎖の最後の
状態である。Ｌ１_ＬＳＯＦまたはＬ１_ＢＯＳを受取る
と直ちに次のスロットが前のスロットになるので、スロ
ット発生論理が、そのレジスタをそれらの一つが現われ
たとき更新するように調節される。現在のチャンネルが
活性であり且つパリティエラーが呼出し時に発生してい
なければ受信開始（ＲＳＭ_ＲＣＶ_ＳＴＡＲＴ）が表明
される。次の状態は初期状態３０である。
【０３２３】状態虚偽（エラー状態）これは、状態論理
にハードウェアエラーが発生したことによってのみ入る
ことができる禁止状態である。この状態に達すると、ハ
ードウェアエラー指示ＲＳＭ_ＥＲＲＯＲ_ＳＴＡＴＥが
ＩＮＴに対して表明され、状態３０に続いて動作するこ
とにより回復の試みが行われる。
【０３２４】８．ＢＴＤＭインターフェース バースト時分割多重（ＢＴＤＭ）インターフェース（Ｉ
Ｆ）での線路、信号交換、および動作の方法について次
に図１３〜図１５のタイミング図に関して説明する。こ
のインターフェースに関連はするが、現在権利を主張し
ている主題事項に関連するとは考えられない特定のＬ１
回路の詳細は先に引用した「統合データリンク制御器に
対するバースト時分割多重インターフェース」と題する
同時係属中の相互参照出願書に述べられている。前記出
願書およびその開連開示の詳細をここにそれらを参照す
ることにより取入れてある。今後は、簡単のため、ＢＴ
ＤＭインターフェースを簡単に「ＢＴＤＭ」および「イ
ンターフェース」と称することにする。
【０３２５】ＢＴＤＭは、国際標準機構（ＩＳＯ）の開
放システム相互接続（ＯＳＩ）仕様により規定されてい
る、層１のプロセスと層２のプロセスとの間を正確に機
能的および論理的に遮断する。層２のプロセスは、全体
としてまたは一部をこの発明のＩＤＬＣ装置の内部で行
うことができる（ＩＳＤＮの基本速度環境に対する現在
説明中の実施例においては、多数ではあるが全部ではな
い層２機能がＩＤＬＣで行われるが、他の層２の機能的
責任はＩＯＰまたはホストシステムで考えなければなら
ない）。
【０３２６】ＢＴＤＭそれ自身は、ＯＳＩにより規定さ
れてもいなければまたは考えられてもいない。むしろ、
ＢＴＤＭは、層１のハードウェアと層２のハードウェア
との間で、ＩＤＬＣの現在必要とする処理量をＩＤＳＮ
の代表的な基本速度環境の範囲内およびそれを超えて達
成することができるように、機能を転送するタイミング
を形成する独特の方法を構成するのに現在考えているも
のを表わしているのである。
【０３２７】ＢＴＤＭは、ＩＤＬＣとＬ１回路との間で
データを高速で（最大毎秒２.０４８メガビット全二重
で）転送するどちらかといえば少数の線路を使用してい
る。ＢＴＤＭは、このような転送に模範的なＩＤＳＮ基
本速度環境で適応するのに必要な柔軟性を備えている。
たとえば、３２個の全二重Ｂ形式チャンネルに対して、
各チャンネルでのデータ転送速度は各方向に最大６４ｋ
ｂｐｓである。勿論、Ｌ１回路が結合している特定の回
路網または媒体により、このような回路は多様な形態を
取ることができることが理解される。現在関連するもの
の中には、ＢＴＤＭの特定の信号、信号タイミング、お
よび信号位相特性を支持するのに必要なこれら回路の一
般的構成がある。その一般的構成については、上述の同
時係属中の特許出願書に完全に説明されており、現在権
利請求する事項には関係していない。したがって、関連
する回路機能についてのみここで説明する。
【０３２８】このインターフェースは、Ｌ１ハードウェ
アにチャンネルあたり０から６４ｋｂｐｓ全二重のスロ
ットによりデータ速度を制御させ、これにより音声／ク
リア・チャンネル、Ｂ形式チャンネル、および更に低速
のＤ形式チャンネル（チャンネルあたり１６ｋｂｐｓ全
二重）、Ｍ形チャンネル、およびＳ形チャンネルの他
に、複数のＢ形チャンネルのタイムスロット容量を集合
して形成したハイパーチャンネルにも適応させるように
する（ハイパーチャンネルについての後の説明を参照の
こと）。更に、インターフェースの転送タイミングの柔
軟性にはスロットおよびフレームの持続時間の変動を動
的に考慮して必要な通信トラフィックの変動に耐えるよ
うになっている。
【０３２９】Ｌ１プロトコルとしてＩＳＤＮの基本速度
およびＩＳＤＮの基礎速度の両者を、および主要Ｌ２プ
ロトコルとしてＨＤＬＣを、支持するのに好適であるよ
うに実施されているが、ＢＴＤＭはこれらプロトコルに
限定されるものではない。それ故ＢＴＤＭは、ＯＳＩま
たはＩＢＭにより規定された他のＬ１、Ｌ２プロトコル
（たとえばＡｓｙｎｃまたはＢｉｓｙｎｃ）を支持する
のに使用することができ、どんなチャンネルによる符号
化音声の転送に適応させるにも好適な速さおよび特性を
備えている。
【０３３０】インターフェース・データ転送信号は、各
チャンネル・タイムスロット内に時間の短い持続時間窓
を占有する鋭く時間圧縮されたバーストで行われる。伝
送および受信の転送は同時に行われる。バースト間の
「無効時間」は、セットアップ時間とも呼ばれるが、Ｉ
ＤＬＣで行われるチャンネル処理および状態交換機能の
効率を最適化するよう設計されており、マルチチャンネ
ル通信サービスに必要なＬＳＩ回路のセル・カウントを
本質的に最少にすると共にＩＤＬＣでチャンネルあたり
必要なバッファ記憶装置の容量を最少にすると信ぜられ
ている。
【０３３１】このインターフェースは、成層プロトコル
（ＯＳＩおよびＳＮＡ）のもとで局部と遠隔とのチップ
モジュールの間でデータを転送するのに使用することが
できる方法において高度な柔軟性を備え、ＩＤＬＣと多
様なＬ１回路とのような層２装置の間でＨＤＬＣフォー
マットによる時分割多重（ＴＤＭ）チャンネル化データ
の転送を容易にする。
【０３３２】このインターフェースは、各々が持続時間
「Ｚ」のチャンネルごとのＴＤＭタイムスロットにより
全二重データの「Ｙ」ビットを転送することができる、
「Ｘ」ＴＤＭデータチャンネルを支持する。ここで、
「Ｘ」は１から３２までの範囲とすることができ、
「Ｙ」は０から８までの範囲とすることができ、「Ｚ」
は最小３.８マイクロ秒であり、「Ｘ」×「Ｚ」は１２
５マイクロ秒以下である。上の特徴はＩＳＤＮヨーロッ
パ仕様に合せて特別に設計されたものであり、特にＩＳ
ＤＮ北米仕様に特に設計された実施例では、「Ｘ」は１
から２５までの範囲とすべきであり、「Ｙ」はＢ形およ
びＤ形のチャンネルに対して０から８までの範囲とすべ
きであり、「Ｚ」は同じく最小３.８マイクロ秒にすべ
きであることに注目。
【０３３３】上述のパラメータに関して、これらは現在
企図しているＩＳＤＮ環境に合せて特別設計されている
ものであることに注意。他の環境では、ＸおよびＹの指
示限界に対してＹ（スロット窓あたり転送可能なビッ
ト）の範囲は、困難無く１６まで増加することができ
る。現在のＢＴＤＭ実施例は単一Ｌ１回路ユニットを単
一ＩＤＬＣ型の装置と結合するため特に設計されている
ものであるが、同様なインターフェース設計を複数のＬ
１回路モジュールを単一のＩＤＬＣ装置にまたは複数の
ＩＤＬＣ装置にさえ結合させるのに使用することができ
ると考えられていることにも注目すべきである。
【０３３４】関連特許出願明細書に更に詳細に説明され
ているインターフェースの特徴は、すべてのチャンネル
での「積極滑り」といわれているものである。インター
フェースのタイミングは現在のところ、Ｌ１回路内の特
定の要素により正常動作条件下で、内部Ｌ１クロックと
遠隔回路網ノードとの間のクロックのドリフトによる、
オーバランおよびアンダーラン（Ｌ１からＩＤＬＣへの
受信データの転送に関するオーバランおよびＩＤＬＣか
らＬ１への伝送データに関するアンダーラン）の可能性
が効果的に除去されるかまたは少くとも可能最小限にな
るように調節されている。他の時間依存インターフェー
スでは、時々予想され且つ掲示されたエラー指示および
ホスト起源のクレーム再伝送により処理されるように間
欠滑り効果を生ずるのはクロックのドリフトにとっては
正常と考えられている。このようなエラーの掲示および
再伝送は、明らかにホストシステムの処理時間にとって
無駄であり、インターフェースの帯域幅を浪費し、また
はその使用を制限し勝ちであるが、積極滑り動作により
効果に除去し、または可能な限り少くすることができ
る。
【０３３５】ＢＴＤＭは、図１３および図１４に示す相
対信号タイミングを有するデータ線および制御線を備え
ている。単独線路、ＲＤＡＴＡおよびＴＤＡＴＡは、そ
れぞれ受信データおよび伝送データ（Ｌ１からＩＤＬＣ
への受信データ、ＩＤＬＣからＬ１への伝送データ）を
運ぶ。制御線ＬＳＯＦおよびＢＯＳは、ＴＤＭタイムフ
レームおよびタイムスロットに対するそれぞれ「フレー
ムの最後のスロット」および「時間のスロット点の始ま
り」を示す、基準タイミング・パルスを転送する。ＬＳ
ＯＦは、最後のフレームスロットに対するスロット指示
の始まりであると共にフレーム指示の前進端である。Ｌ
ＳＯＦおよぼＢＯＳに関するパルスの持続時間は、５０
＋１秒すなわち１（ＩＤＬＣ、Ｌ１）機械クロックサイ
クルである。各フレームスロットは、通信チャンネルに
割当てることができ、各通信チャンネルにはフレームに
つき一つ以上のスロットを動的に割当てることができ
る。活性のＢ、Ｄチャンネルおよびクリア／音声チャン
ネルは、各々フレームあたり１スロットを割当てられ、
数スロット（必らずしも時間的に連続していない）を一
つのハイパーチャンネルにまとめて割当てることができ
る（下のハイパーチャンネルの説明を参照）。
【０３３６】各スロット期間中、送受信データの転送は
８００＋１秒の「窓」の中でビット直列に発生する。受
信データ用窓は、次のスロットの始まりを示すＢＯＳパ
ルスより８００＋１秒前に始まり、そのパルスより５０
＋１秒前に終る。伝送データ用窓は、受信窓と同じ時刻
に始まるが、伝送要求および対応する伝送ビットの転送
の位相のため、次のＢＯＳ指示とほとんど一致して終
る。
【０３３７】各ビットは、Ｌ１側からのそれぞれのパル
ス（Ｌ１により送られる各受信ビットに伴うＲＤＡＴＡ
_ＶＡＬＩＤパルスおよびＩＤＬＣ要素ＴＬ１により送
られる各伝送ビットに対して表明されるＴＤＡＴＡ_Ｒ
ＥＱパルス）により規定される１００＋１秒の時間間隔
内に転送される。どんなスロット期間中でも、各方向に
転送されるビットの数（Ｌ１回路により提示される「Ｒ
ＤＡＴＡ_ＶＡＬＩＤパルスおよびＴＤＡＴＡ_ＲＥＱパ
ルスの数）は可変である（現在のＩＳＤＮの環境では０
から８までである）、この可変性によりＬ１はその送受
信バッファを上述の積極滑り動作を達成するように調整
することができる。
【０３３８】スロット間隔の残り、接続時間で少くとも
２.９５マイクロ秒、は「セットアップ」時間であり、
ＩＤＬＣに前のスロット（それぞれの転送に続くＢＯＳ
パルスの前のスロット）で受取ったデータの必要最少限
のすべての処理を完了させ、次のスロット（転送窓後の
次のＢＯＳと共に始まるもの）に対してチャンネル状態
交換を行わせ、次のスロットに関連するチャンネルおよ
び転送窓に対して伝送データの必要最少限のすべての処
理を完了させる。
【０３３９】ヨーロッパＩＳＤＮ速度（毎秒２.０４８
メガビット）に対する理論的（公称）スロット接続時間
は３.９１マイクロ秒であるが、この発明のインターフ
ェースでの持続時間はわずか短い時間（最小限３.８マ
イクロ秒）に保持されている。すなわち、ＢＴＤＭでの
スロット速度は局部Ｌ１クロックと遠隔クロックとの間
の「最悪の場合のドリフト」を考慮して回路インターフ
ェースで予想される公称スロット速度よりわずかに大き
い。この「前進スロット速度」に維持すること、および
スロットあたり転送されるビット数のＬ１レベルに調整
することにより積極滑り動作が効果的に行われる。すな
わち、Ｌ１側での送受信バッファ（チャンネルあたり２
バイトの各々に最少限の容量を有する）が内部Ｌ１クロ
ックと回路網側クロックとの間のクロックのドリフトに
よるオーバーフローおよびアンダーフローが確実に発生
しないようにする。ＩＤＬＣ側では、送受信パイプライ
ン内の処理の速度およびＤＭＡＣのＩＯＰ記憶装置への
アクセスの最悪の場合の予想速度は、積極滑り制御のた
めにＬ１によって設定された歩調に合わせるのに適当な
能力以上を確保するように設計されている。
【０３４０】図１５は、ＢＴＤＭデータビット・クロッ
ク機能ＴＤＡＴＡ_ＲＥＱおよびＲＤＡＴＡ_ＶＡＬＩＤ
の発生に関連する内部Ｌ１クロック、Ｃ１_ＣＬＯＣＫ
およびＢ２_ＣＬＯＣＫ、のタイミングを示す。Ｃ１は
マスタクロックであり、Ｂ２は（Ｃ１から得られる）ス
レーブクロックである。各内部クロックパルスの持続時
間は２０＋１秒（ｎｓ）である。連続するＣ１パルスお
よびＣ２パルスは重なり合わず、Ｂ２の始まりは約５ｎ
ｓの「防護」スペースで直前のＣ１の終りに続く。Ｌ１
での各機械サイクル（５０ｎｓ）はＢ２パルスの立上り
と共に始まり、４クロック位相から構成されている。一
つはＢ２パルスの持続時間に関連し、もう一つはそのＢ
２の終りから次のＣ１の立上りまでの時間間隔に関連
し、第３はそのＣ１パルスの持続時間に関連し、第４は
そのＣ１から次のＢ２の立上りまでの防護スペースと関
連する。
【０３４１】送受信ビットの転送には受取り承認が出さ
れない。ＩＤＬＣは、「＊＊＊＊」で示されるＲＤＡＴ
Ａ_ＶＡＬＩＤの所定の位相で受信データビットをラッ
チすることを、および「＊＊＊＊」で示されるＴＤＡＴ
Ａ_ＲＥＱの所定の位相でビット転送のＬ１要求をラッ
チすることを要求される。Ｌ１は、ＩＤＬＣにより提示
される伝送データビットを「＃＃＃＃」で示されるＴＤ
ＡＴＡの所定の位相でラッチしなければならない。
【０３４２】上記データ線および制限線の他に、多数の
線がＢＴＤＭに関連するとして示されているが、実際に
はＬ１回路をＩＯＰ／ホストシステムに結合する線であ
り、或るものはＩＯＰ母線に直接接続し、他のものはＩ
ＤＬＣのＳＩＯ要素を通して間接的にＩＯＰ母線に接続
する。これらの線によりＩＯＰはＬ１回路の始動を直接
制御し、これら回路から直接割込状態情報を取出すこと
ができる。これら線の名称および機能を以下に示す。
【０３４３】ＣＨＩＰ＿ＳＥＬＥＣＴ ＳＩＯからＬ
１への入力で、Ｌ１アドレス空間にある有効ＩＯＰ起源
アドレス（およびＩＯＰにより要求される動作が書込み
であれば、ＩＯＰ起源データ）の検出を示す。この信号
は、その有効状態が線：ＲＥＡＤ／ＷＲＩＴＥ、ＡＤＤ
ＲＥＳＳ、ＡＤＤＲＥＳＳ＿ＰＡＲＩＴＹ、および書込
動作：ＤＡＴＡおよびＤＡＴＡ＿ＰＡＲＩＴＹに関連す
ることをも示す。この線はアドレスが除去されるまで活
性のままになっている。
【０３４４】ＲＥＡＤ＿ＷＲＩＴＥ ＳＩＯからＬ１
への入力で、指定アドレスに対して行われるデータ転送
動作を指定する。この線上の２進数１および０のレベル
はそれぞれ読出しおよび書込の機能を指定する。線の信
号状態はＣＨＩＰ＿ＳＥＬＥＣＴが活性であるとき有効
である。
【０３４５】ＡＤＤＲＥＳＳ ＳＩＯからＬ１への１
２ビットの入力で、ＣＨＩＰ＿ＳＥＬＥＣＴが活性であ
るときデータを転送すべきＬ１内部のアドレス（Ａ１２
〜Ａ０。Ａ１２が最上位ビット）を指定する。ＡＤＤＲ
ＥＳＳは、ＣＨＩＰ＿ＳＥＬＥＣＴが活性であればいつ
でも有効である。ＳＩＯは実際にＩＯＰから２４ビット
のアドレス（Ａ２３〜Ａ０）を受取り、高次ビット（Ａ
２３からＡ１２）を複写してＣＨＩＰ＿ＳＥＬＥＣＴを
発生すると共にＬ１に（必要に応じて更にＬ１により複
写するために）低次ビットを転送する。
【０３４６】ＤＡＴＡ ＩＯＰ母線とＬ１との間のＴ
ＴＬ３状態双方向１６ビット（２バイト）母線。読出動
作中、Ｌ１側はＣＨＩＰ＿ＳＥＬＥＣＴの表明解除後２
０＋１秒以内にそのデータ・ドライバを使用禁止にしな
ければならない。
【０３４７】ＤＡＴＡ＿ＰＡＲＩＴＹ 書込動作中Ｉ
ＯＰから入力されるＬ１パリティで、ＤＡＴＡのそれぞ
れ高および低バイトに関連する高（Ｈ）および低（Ｌ）
のパリティビットから成る。Ｌ１がパリティエラーを検
出すると、−ＤＴＡＣＫを表明せずに、エラーをデータ
と関係づける状態ビットを設定する。そのビットはＩＯ
Ｐ／ＳＬＯにより読取られ、関連するＤＴＡＣＫ時間切
れの原因をつきとめることができる。
【０３４８】ＡＤＤＲＥＳＳ＿ＰＡＲＩＴＹ ＳＩＯ
からのＬ１入力（２ビット）で、ＡＤＤＲＥＳＳの関連
（全および半）バイトのパリティを示す。Ｌ１がアドレ
ス・パリティエラーを検出すれば、データ・パリティエ
ラーに関する限り−ＤＴＡＣＫの表明を禁止し、エラー
をアドレスに関連づける状態ビットを設定する。ＩＯＰ
／ＳＩＯはそのビットを読取って関連するＤＴＡＣＫタ
イムアウトの原因をつきとめることができる。
【０３４９】−ＤＴＡＣＫ データ転送の承認に使用
されるＬ１からの３状態出力。読出動作中有効データが
ＤＡＴＡに静置されてからのみ、または書込み動作時デ
ータがラッチされてから、且つ関連するデータおよびア
ドレスの各パリティが正しいときに限り表明される。信
号はＣＨＩＰ＿ＳＥＬＥＣＴの表明解除後２０＋１秒以
内に除去されるべきである。
【０３５０】−ＣＨＩＰ＿ＩＮＴＥＲＲＵＰＴ ＩＤ
ＬＣのＩＮＴ要素へのＬ１出力で、ＩＮＴによりＬ１ハ
ードウェア障害手動割込ベクトルの要求発生に使用され
る。ＩＮＴ／ＳＩＯはＩＯＰ母線インターフェースでＩ
ＯＰによりあらかじめ指定されたレベルで関連割込を発
生する。この線は、Ｌ１の内部状態レジスタから状態読
出動作を要求することによりＩＯＰがＩＤＬＣ割込要求
に応答するまでＬ１により活性に保持すべきである。こ
の線はその後少くとも１００ｎｓ不活性に保持して連続
動作を完了させるべきである。ＩＮＴはＬ１の手動割込
要求を待合わせないので、Ｌ１回路は、それら回路の局
部状態レジスタ内の複数のＬ１事象に対する状態の収集
に責任がある。更に、ＩＮＴによる手動ベクトル発生は
他の割込状態交換活動に対して遅らせることができるの
で、このような遅れに対する許容差をＬ１プロセスに設
けなければならない。
【０３５１】−ＣＨＡＮＮＥＬ＿ＩＮＴＥＲＲＵＰＴ
ＩＮＴによりＬ１チャンネル割込手動ベクトルの発生
を要求するのに使用されるＬ１出力。この割込は、上の
チップ割込と同じに処理される。唯一の差違は、ＩＤＬ
Ｃにあってそこではこの割込にチップ割込より低いパリ
ティが与えられる。また、この割込は、チップ割込ベク
トルとは異なる独特のベクトルを発生させる。
【０３５２】−ＲＥＳＥＴ ＳＩＯからＬ１への入力
で、すべてのＬ１回路をリセット状態にマスタリセット
させる。−ＲＥＳＥＴは、何時でも作動させることがで
き、ＣＨＩＰ＿ＳＥＬＥＣＴで遮断されることはない。
これは最小１００ミリ秒だけ活性のままでいる。
【０３５３】９．受信要素ＲＬ１、ＲＶ 受信要素はＲＬ１、ＲＶ、およびＲＦＭである。この章
ではＲＬ１およびＲＶの組織および論理を機能レベルで
説明する。ハイパーチャンネルの構成要素スロットに関
するこれら要素の動作は、チャンネルに個別に割当てら
れたスロットに関するそれぞれの動作と同じである。
【０３５４】９.１ ＲＬ１の機能 ＲＬ１は、ＢＴＤＭインターフェースとＲＶとの間を接
続してＢＴＤＭからのデータ信号を受信し、このような
信号を部分的に処理し、結果の信号をＲＶに送る。
【０３５５】ＲＬ１の機能は次のとおりである。 １）受信データの直列解除。活性チャンネルでのデータ
は、ＢＴＤＭにおいて、チャンネル・タイムスロットあ
たり０から８ビットまでのバーストで、ビット直列に受
信される。データは８ビット・バイトに直列解除され、
ＲＬ１で部分的に処理されて更に処理するためＲＶに送
られる。
【０３５６】２）プロトコル特有の制御文字および信号
パターンの検出および削除。プロトコル起源のデータを
運ぶチャンネル（たとえば、ＨＤＬＣ）では、フレーム
・フラグ、およびアイドルおよび打切りのパターンが検
出され除去される（ＲＶに送られない）。ＲＬ１により
保持されている受信バイト・カウントはこのような除去
をカウントするように調節される。
【０３５７】３）透明度ビットの検出および除去。デー
タに遠隔で挿入され（詰込まれ）、一定のデータ・バイ
トを制御文字またはメッセージ間パターンと誤訳するの
を防ぐビットを検出し除去／詰込解除する（ＲＶに送ら
れない）。ＲＬ１により保持されている受信バイト・カ
ウントはこのような除去をカウントするように調節され
る。
【０３５８】４）ＩＮＴにフレーム受信状態、およびＨ
ＤＬＣフレーム・フラグおよび打切りおよびアイドルの
パターンのようなプロトコル特有制御機能の受信、を警
報する指示子の設定。
【０３５９】５）打切りマスキング。ＲＬ１を、フレー
ム外の打切りパターンの検出を効果的にマスクするよう
に（ＳＩＯ、ＲＳＭ、およびＴＳＲを経由してホスト／
ＩＯＰにより）動的に調節してこのような検出に関連す
る不要な割込を排除する融通性のあるホスト・プログラ
ムを発生することができる。
【０３６０】６）オクテット整列チェック。フレーム閉
鎖フラグを検出すると、ＲＬ１はオクテット整列、すな
わち除去した（詰込み解除した）数に対して調節した、
受取ったビットのその最終カウントが８の倍数であるこ
と、についてチェックする。
【０３６１】７）プロトコル特有パターン中の分配記号
の検出／削除。連続するフラグの間に分配された０（０
１１１１１１０１１１１１１０）を使用して伝送される
ビットの総数を減らすＨＤＬＣ源に関して、ＲＬ１は、
このようなフラグを検出、削除し、フレーム状態の適切
な指示を設定する責任を有する。フレーム間に分配され
た一つだけのフラグを使用して一つのフレームの終端お
よび他のフレームの始めを表わすＨＤＬＣ源に関して、
ＲＬ１はこのようなフラグを区別し、フレーム状態の適
切な指示を設定する責任をも有する。
【０３６２】８）データ反転。ＲＬ１は、反転データ・
プロトコル（たとえば、反転ＨＤＬＣ）の受信を支持
し、反転形態で受信したフラグ文字、アイドル・パター
ン、および打切りパターンの検出、削除、および指示に
責任を有する。
【０３６３】９.２ ＲＬ１の論理 この要素の論理およびその特定の状態の詳細は、「自律
論理要素」に関する相互参照の同時係属中の特許出願書
に示されている。このような詳細は、現在特許請求して
いる主題事項とは関係がないのでこの記述からは省略す
る。このような詳細が附随的関連を有することがあると
いう範囲で、同時係属中の出願書の対応する部分をここ
にこの引用により取入れてある。
【０３６４】 この要素の時間交換状態語、ＴＬ１＿Ｔ
Ｓ０１（図６）、はＲＬＣＲおよびＲＬＤＲという８ビ
ット・フィールド２個、ＲＬＴＣという名の４ビット・
フィールド、ＲＬＤＣという名の３ビット・フィール
ド、ＲＬＦＳという名の２ビット・フィールド、および
ＲＬＳＴＡＴという名の７ビット・フィールドから構成
されている。これらフィールドには次のような機能的用
法および意味がある。
【０３６５】ＲＬＣＲ− ＲＬ１チェックレジスタの状
態、レジスタ１５２の状態、を表わす。
【０３６６】ＲＬＤＲ− ＲＬ１データレジスタの状
態、データレジスタ１５３の瞬時内容の状態、を表わ
す。
【０３６７】ＲＬＴＣ− ＲＬ１透明度カウントの状態
を表わす。透明度カウント（連続して受取った１のビッ
トのカウント）の値であり、プロトコル・フォーマット
・データに詰込まれた０のビットの検出の他に、このよ
うなデータ内のフラグ文字および制御信号パターンの検
出に使用される。
【０３６８】ＲＬＤＣ− ＲＬ１データ・カウント、受
取った有効データ・ビットの数（モジュロ８）のカウン
ト、を表わす。これはオクテット整列を判定する有効フ
レーム閉鎖フラグの検出後に使用される。このカウント
は詰込みビットが除去されると１だけ減少する。またフ
ラグまたは制御連鎖が除去されるとリセットされる。
【０３６９】ＲＬＦＳ− ＨＤＬＣプロトコル・フレー
ム受信の位相を示すフレーム状態カウントを表わす。こ
れは受取った信号がＲＶに送るべきメッセージ・データ
を表わしているか判定するのに使用される。
【０３７０】ＲＬＳＴＡＴ− 図１７に示すようにＲＬ
１状態レジスタ１５４の状態を表わす。ビット０〜６と
名付けてあるそのビットはそれぞれのチャンネルで受取
った最も最近の状態を下記のように示す。 ビット０ − アイドルパターンを受取った。 ビット１ − フレーム終端パターンを受取った。 ビット２ − 打切りパターンを検出した。 ビット３ − 予備 ビット４ − オクテット整列エラーを検出した。 ビット５ − 予備 ビット６ − 予備
【０３７１】ＢＴＤＭにより提示されたデータ・ビット
（ＢＴＤＭ＿ＤＡＴＡ＿ＶＡＬＩＤ付きＢＴＤＭ＿ＤＡ
ＴＡ）はその提示のクロックサイクル（５０ｎｓ）以内
にＲＬ１によりラッチされる。チャンネル・プロトコル
により、このようなデータはＲＬ１の内部データレジス
タに選択的に移されるかまたは異なる処置を伴う。
【０３７２】クリア・チャンネルに関しては、ビットは
特別なパターンチェック無しで移され、連鎖の第８ビッ
トを受取ると、得られるバイトが並列にＲＶに転送され
る。蓄積データバイトのこのような転送は同期的で承認
が無い。各バイトは準備完了指示と共に提示され、ＲＶ
にデータバイトを１クロックサイクル（５０ｎｓ）以内
にラッチすることを要求する。
【０３７３】ＨＤＬＣ、または所定のビット・パターン
の選択的検出、このようなパターンの選択的削除、およ
びこのようなパターンの検出に関連する指示の転送を必
要とする特殊フレーム伝送プロトコルに対して構成され
たデータチャンネルに関しては、ＲＬ１は下記動作を行
う。
【０３７４】ビットが直列に蓄積されるにつれて、ＲＬ
１は、連続して受取った８ビットが制御フラグ文字（０
１１１１１１０）を表わしているか判定する。ビットが
フラグを表わしていれば、更にフラグの意味（フレーム
開始、フレーム終端など）および該当する場合ＲＶに示
される対応する指示を判断してから、それらビットを捨
てる（ＲＶに転送しない）。
【０３７５】各ビットを受取るにつれて、ＲＬ１はまた
そのビットおよびそれに先行する６ビットがアイドル・
パターンまたは打切りパターン（連続して１が７個以上
入っているパターン）の一部を形成しているか否か判定
する。これが検出されると、データレジスタはＲＶへの
転送を行わずにクリアされ、アイドルまたは打切りの状
態がＲＶに関して設定される。打切りまたはアイドルの
パターンを検出（これは事実後続するデータを新しい開
放フラグが到着するまで無効にする）してから、ＲＬ１
は到着ビットを調べてフレーム開放フラグを探しつづ
け、フラグが検出されるまで、ＲＶに転送しないでデー
タレジスタをクリアすることにより、受取った８ビット
群を捨てつづける。
【０３７６】開放フラグを検出してから、ＲＬ１は上述
のようにフラグ、アイドル、および打切りのパターンに
ついてチェックしつづけるが、また受取った各ビットを
その先行ビットと共にチェックしてそのビットが「詰込
み」ビット（０の次に連続して１が５個続いた後の０ビ
ット）であるか否かを判定する。各詰込みビットを捨
て、このように捨ててから残っている各８ビット群を同
期転送によりＲＶに転送する（上のクリア・データの説
明を参照）。
【０３７７】開放および閉鎖のフラグ、アイドル・パタ
ーン、および打切りパターンを検出すると、ＲＬ１は関
連する事象指示をＲＶに提示する。ＲＬ１はまた反転形
態で伝送されたＨＤＬＣに関して動作すると共に、それ
に関してすべての受信ビットを反転することもできる。
【０３７８】９.３ ＲＶの機能 ＲＶは、ＲＬ１からデータおよび状態指示を受取り、Ｃ
ＲＣ（周期的冗長チェック）計算を行い、あふれ条件を
チェックし、データを別の状態指示と共にＲＦＭに送
る。（ＨＤＬＣのようなフレーム化メッセージ・プロト
コルで受取ったデータに関して）フレーム終端指示をＲ
Ｌ１から受取ると、ＲＶはＣＲＣチェックの結果をそれ
ぞれのチャンネルに関するＲＬ１およびＲＶの双方の状
態と共にＲＦＭに伝える。ＲＶはまた、受取ったデータ
フレームについて、ＣＣＲのアドレス認識オプション・
ビットＡＲＯに基きアドレス認識を行い（上のＲＳＭの
説明を参照）、このような認識に基きフレームを選択的
に捨てることができる。許容されるオプションは、全フ
レームの受取り、所定の宛先バイトまたは所定放送装ア
ドレスがあるフレームのみの認識／転送、所定の２バイ
ト・アドレスまたは放送アドレスのあるフレームのみの
認識、および放送アドレスのあるフレームのみの認識、
である。
【０３７９】９.４ ＲＶの論理 ＲＶの論理組織およびその状態機械論理の特定の状態の
詳細は、「自律論理要素」に関する相互参照、同時係属
中の特許出願書に示されている。このような詳細は現在
特許請求している主題事項には関係ないからこの記述か
ら省略する。このような詳細が附随的に関連すると思わ
れる範囲で、同時係属中の出願書の対応する部分をここ
にこの引用により取入れてある。
【０３８０】ＲＶは、ＲＬ１からデータバイトを交互に
受取る２個の内部レジスタを備えているので、活性ＢＴ
ＤＭタイムスロット期間中にＲＶはそれぞれのチャンネ
ル（またはハイパーチャンネル）に関して受取ったデー
タの２バイトもの多くを処理することができる。ＲＶは
またＲＬ１から受取ったフレーム状態指示を保持する２
個の内部レジスタを備えている。
【０３８１】この付加レジスタの容量によりＲＶおよび
ＲＦＭは、チャンネルスロットまたは構成要素ハイパー
チャンネルスロットに関してＢＴＤＭで支持し得る最大
バースト速度に耐えることができる。ＲＬ１は１チャン
ネル・タイムスロットでデータの最大１バイトを受取る
ことができるので、ＲＬ１は、データをＲＦＭに転送す
る前に、そのスロットに関連するデータの２バイトを受
取ることが可能である。
【０３８２】先に記したように、ＲＶはＣＲＣチェック
を必要とするデータに関してＣＲＣチェックを行う。チ
ェック結果は、ＲＶがＲＬ１から有効なフレーム終端フ
ラグ指示を受取るときＲＦＭに送られる。
【０３８３】ＲＶは同期時間多重で動作する。各活性チ
ャンネルに対するその状態は、それぞれのチャンネルス
ロットが閉鎖するときＲＳＭを経由してＴＳＲに保存さ
れ、そのスロットが再び現われるときＲＳＭを経由して
再ロードされる。各チャンネルに関する処理は、開始指
示ＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴをＲＳＭから受取ると始
まり（先のＲＳＭの説明を参照）、スロット終端指示Ｒ
ＳＭ＿ＲＣＶ＿ＥＯＳをＲＳＭから受取ると終了する。
その状態が一つの活性チャンネルに関して保存され、他
の活性チャンネルに関して再ロードされている間、ＲＶ
は休止状態にある。
【０３８４】開始指示を受取ると直ちに、ＲＶの処理が
同じチャンネルスロットに関する処理が最後に終了した
とき保持されていた状態から再開される。ＲＳＭからス
ロット終端指示を受取ると直ちに、ＲＶは、直接その状
態になければ所定の時間内に安定な終結状態まで動作を
続ける（たとえば、データをＲＬ１から受取らなければ
ならない状態にあれば、休止状態を取る前にデータをレ
ジスタ１７０にラッチする）。このような状態に達する
と、ＲＶは終了指示ＲＶ＿ＤＯＮＥをＲＳＭに表明す
る。
【０３８５】その内部レジスタの容量がデータの２バイ
トおよびＲＬ１状態指示の２バイトに対するものである
から、ＲＶに対する時間交換状態情報は二つの時間交換
状態語ＲＶ＿ＴＳ０１およびＲＶ＿ＴＳ０２から構成さ
れる。ＲＶ＿ＴＳ０１は下記フィールドを備えている。
【０３８６】ＲＶＤ０、１ − ＲＶデータレジスタ０
および１（各８ビット）。ＲＶ内の二つの内部データレ
ジスタの内容に対応する。
【０３８７】ＲＶＤ０Ｐ、１Ｐ − ＲＶデータ０パリ
ティおよびデータ１パリティ（各１ビット）。データＲ
ＶＤ０、１に対する奇数パリティ。
【０３８８】ＲＶＡＲＳ − ＲＶアドレス認識状態
（２ビット）。状態を指示するアドレス認識オプション
を受けるデータフレームに適用可能。１．アドレス認識
を行うべきデータを待つ。２．アドレスが認識された
か、または認識が禁止されている（フレーム内のすべて
のデータがＲＦＭに伝えられ、フレーム終端指示を受取
ると直ちに割込が発生する）。３．または４．アドレス
が認識されず、このフレームは無視される。
【０３８９】ＲＶＤＦ − ＲＶデータレジスタ満杯
（２ビット）。状態の指示子１．ＲＶＤ０およびＲＶＤ
１が共に空。２．ＲＶＤ１だけに有効データがある。
３．ＲＶＤ０だけに有効データがある。４．ＲＶＤ０お
よびＲＶＤ１が共に有効データを含んでいる。
【０３９０】ＲＶＬＢＦ − フレーム指示の最後のバ
イト（２ビット）。下記のいずれかを示す。１．ＲＶＤ
０およびＲＶＤ１が共に現在のフレームの最後のバイト
を含んでいない。２．ＲＶＤ１が現在フレームの最後の
バイトを含んでいる。３．ＲＶＤ０が現在フレームの最
後のバイトを含んでいる。４．ＲＶＤ０およびＲＶＤ１
が共に現在のフレームの最後のバイトを備えている（す
なわち、レジスタ１７０および１７１が共にフレーム終
端指示を備えている）。
【０３９１】ＲＶＩ − ＲＶの初期設定済指示（１ビ
ット）。ＩＯＰ／ＳＩＯにより設定されて現在のチャン
ネルスロットに関するＲＶに対する状態交換変数の初期
設定を指示し、ＲＶによりリセットされてこれを検知し
たことを承認し、そのチャンネルに関する正常処理状態
まで移動する。
【０３９２】ＲＶＬＡＲ − ＲＶの最後のアドレス認
識オプション（２ビット）。このチャンネルに関連する
ＣＣＲのＡＲＯフィールドの最後の値。各関連プロセス
・スロットで、ＲＶはこのフィールドを現在のＡＲＯと
比較し、ＡＲＯが（ＩＯＰ／ＳＩＯにより）変えられた
か判定する。変化が検出されると、ＡＲＯの新しい値が
このフィールドに移動する。フレームの次の始めを検出
するとＲＶはこのフィールドの新しいＡＲＯ値に従って
アドレス認識処理を始める。
【０３９３】ＲＶ＿ＴＳ０２は下記フィールドを備えて
いる。ＲＶＣＲＣ − ＲＶ ＣＲＣの剰余（１６ビッ
ト）。プロトコル構成チャンネルに関して、フレーム終
端指示をＲＬ１から受取ると、このフィールドをチェッ
クしてフレームが正しく受取られたかを確認し、すべて
が１になるようにリセットする。
【０３９４】ＲＶＳ０、１ − ＲＶ状態レジスタ０お
よび１（各８ビット）。ＲＶＳ０はＲＬ１から受取った
状態を備えており、ＲＶＳ１はＲＶＳ０からこれに移さ
れた状態を備えている。これらにはＨＤＬＣチャンネル
に関するＲＬ１フレーム処理状態の指示（ＥＯＦ、アイ
ドル検出、打切り検出、オクテット整列状態など）があ
る。
【０３９５】ＲＶＩＯ − ＲＶ内部あふれ指示（１ビ
ット）。ＲＶ内部のレジスタの内部あふれ状態を示す。
このビットが設定されると、データはＲＦＭに伝えられ
ない。
【０３９６】ＲＶの論理制御は、ＭＯＶＥおよびＰＲＯ
ＣＥＳＳと名付けた二つの状態機械で行われる。ＭＯＶ
Ｅは、ＲＶのレジスタ間のデータおよび状態の内部転送
を制御し、ＰＲＯＣＥＳＳは、データの処理（ＣＲＣチ
ェック、アドレス認識など）およびＲＦＭとの接続を制
御する。これら状態機械の特定の状態は、「自律要素」
に関する相互参照、同時係属の特許出願書の対応する章
に記されている。これらは現在特許請求している主題事
項に関連するとは思われない。このような詳細事項は、
もしあったとしても、現在のところ附随的に関連すると
考えられる範囲で、相互参照する出願書の開示の対応す
る部分をここにこの引用により取入れてある。
【０３９７】１０. 伝送処理要素ＴＬ１およびＴＶ 伝送データ（ＦＩＦＯＲからＢＴＤＭまでの途中にある
データ）に対する同期処理要素は、ＴＦＭ、ＴＶ、およ
びＴＬ１である。この章ではＴＬ１およびＴＶについて
説明する。これら要素は、ハイパーチャンネルの構成要
素スロットおよび個々のチャンネルに割当てられたスロ
ットに関して全く同様に動作する。
【０３９８】１０.１ 伝送層１（ＴＬ１）機能 ＴＬ１は伝送有効性要素ＴＶとＢＴＤＭとの間に接続さ
れて、伝送データを回路網に転送する。ＴＶは、ＦＩＦ
ＯＲから一度に１バイトづつデータを取出すＴＦＭ（伝
送ＦＩＦＯＲ管理器）から伝送データを受取る。このよ
うなデータはＴＦＭによりＤＭＡＲＱ（ＤＭＡ要求待合
せ要素）に表明された要求に応じてＤＭＡＣの非同期部
を経由してＩＯＰ外部記憶装置からＦＩＦＯＲにロード
される。
【０３９９】ＴＬ１は、ＲＬ１で行われるものの逆であ
る機能を行うが、それには下記のものがある。 − データバイトの直列化 − フラグ、打切りおよびアイドルの発生 − 透明度−０ビットの詰込み − アンダーラン検出 − フラグ分配 − データ反転 − 出力データに対する交互レジスタ使用
【０４００】ＴＬ１は、ＴＶから一度に１バイトづつデ
ータを受取り、Ｌ１回路によりＢＴＤＭに提示されたビ
ット要求ＴＤＡＴＡ＿ＲＥＱに応じてデータビットをＢ
ＴＤＭに直列に転送する。ＴＬ１では、データは、１対
のバイトレジスタを通過するので、どんなスロットタイ
ム中でもＴＬ１はそのときサービスされているチャンネ
ルに関するデータの最大２バイトまでを格納することが
できる。これによりＴＬ１はどんな速さのＬ１要求でも
１スロット内でバーストすべき最大８個までの要求に対
処できるＢＴＤＭの速度限界内で処理する準備ができる
（それ故どんなスロット期間中でも、伝送は一般にオク
テット整列しないから、２連続バイトのビットをインタ
ーフェースを横断して移動させることができる）。
【０４０１】これにもかかわらずアンダーランが発生す
れば、ＴＬ１は、割込み処理用の適切なアンダーラン指
示を発生し、次いで（プロトコル志向チャンネルで）ア
イドル／埋込みパターンが附随する打切りパターンを伝
送する。打切りパターンを送出してからＴＬ１は、その
事象の適切な指示を発生する。その他に、ＴＬ１は、Ｃ
ＣＲの打切り制御ビット（ＡＲおよびＡＩＭ）で行われ
た変更に迅速に反応すると共に打切りパターンの伝送を
始めるようになっている。したがって、ＴＬ１を、ＳＩ
ＯおよびＴＳＲを通して動作するＩＯＰ／ホストにより
いつでも、現在処理中の伝送を打切るよう効果的に制御
することができ、これによりたとえばエラーとわかって
いる伝送を続けるという回路網チャンネルの不必要な使
い方を減らすことができる。
【０４０２】ＨＤＬＣプロトコルで通信しているチャン
ネルに関して、ＴＬ１は、非区切りデータ（フラグでな
く、アイドルでなく、打切りでもない）を表わす５個連
続の１の伝送を検出し、０ビットを挿入し（詰込み）、
このようなデータを区切りとして受取ることのないよう
にする。更に、ＴＬ１は、プロトコル・メッセージ・フ
レームの始めと種端とを区別し、伝送のそれぞれの段階
で開放フラグおよび閉鎖フラグを挿入する。プロトコル
がビット反転を必要とすれば、ＴＬ１はこれを処理す
る。
【０４０３】ＴＬ１は、時分割多重同期で動作し、これ
により活性チャンネルに関するその状態が関連ＢＴＤＭ
タイムスロットの出現中に（ＴＳＲからＲＳＭを経由し
て）ロードされ、スロット終端として（ＲＳＭを経由し
てＴＳＲに）保存される。その時間交換状態は、図２４
を参照して以下に説明する単一語ＴＬ１＿ＴＳ０１から
構成される。ＴＬ１は、図３２を参照して以下に説明す
る９ビットの状態指示レジスタを備えており、その内容
はＴＬ１＿ＴＳ０１の一部として時間交換時に保存され
る。
【０４０４】１０.２ ＴＬ１状態指示 ＴＬ１は、多数の状態指示を保持しており、その幾つか
は割込区画ＩＮＴにＩＯＰ割込を必要とするエラーおよ
び事象状態を警告するのに使用され、他はＢＴＤＭスロ
ットフレームを横断してＴＬ１で行われる処理の継続を
制御するのに使用される。これらの幾つかについて以下
に手短かに説明する。
【０４０５】「サービス打切り」ビットは、打切りパタ
ーン（または反転ＨＤＬＣが行われている場合には反転
打切りパターン）が伝送されていることを示す。このビ
ットは、状態交換中保存されて伝送中の打切りパターン
をＢＴＤＭを横断して記憶させることができる機構を作
る。
【０４０６】フレーム終端ビットは、ＴＶから要求され
たバイトがプロトコルフレームの最後のデータバイトで
あることをＴＶにより示されたとき設定される。このビ
ットがオンのとき、ＴＬ１は、最後のデータバイトの後
閉鎖フラグを自動的に送出し、必要に応じてまた必要な
とき埋込みパターンをそれに続けて送出する。フレーム
終端ビットは、閉鎖フラグが送出されてからリセットさ
れる。埋込みパターンは、ＴＶがＴＶ＿ＥＮＤＦＲＡＭ
ＥまたはＴＶ＿ＥＮＤＣＨＡＩＮを表明しているとき必
要になる。パターンの形態は、ＣＣＲ内のビットにより
決まる。ＥＮＤＦＲＡＭＥが指示されているときはＩＦ
Ｓ（フレーム間埋込選択）ビットであり、ＥＮＤＣＨＡ
ＩＮが指示されていればＩＣＳ（連鎖間埋込選択）ビッ
トである。
【０４０７】データ・レジ順序ビットは、それぞれのデ
ータバッファレジスタの空状態を示す２ビットに関連す
るものであるが、データバッファレジスタに関するデー
タバッファの順序を決定する。ＴＶに関するデータ取出
し動作は、いずれかの空指示ビットがオンのとき呼出さ
れる。空ビットが二つともオフ（データバッファが二つ
とも満杯）であれば、データがレジスタから取出され、
順序ビットに指示された順序でＢＴＤＭに転送される。
空ビットが両方ともオンであれば、順序ビットがレジス
タへのデータ・ローディングの順序を決める。
【０４０８】アンダーラン指示ビットは、データ・アン
ダーランが発生していることを記憶させるのに使用され
る。この状態が発生すると、打切りサービス・ビットが
設定される。ＴＶにプロトコル・メッセージ・フレーム
の最後のバイトの後に送る新しいフレーム・データが無
く、且つ閉鎖フラグが送られていれば、アンダーラン指
示子を設定してＴＬ１に埋込みパターンを発生するよう
要求する。フレーム間埋込選択ビット（ＲＳＭ＿ＣＣＲ
のＩＦＳ）のオン／オフ状態は、パターンの形態を決め
る。すなわち、オンであればアイドル、オフであればフ
ラグ。
【０４０９】打切り掲示ビットは、ＩＮＴに打切要求が
ＴＦＭによりＩＮＴに対して表明されていることを示す
のに使用される。この指示は、ＴＦＭからＴＶを経由し
てＴＬに伝えられるが、ＴＦＭによる関連要求が処置さ
れてしまったときリセットされ、ＩＮＴによりリセット
される。
【０４１０】ＴＦＭリセット・ビットは、ＴＦＭがリセ
ットされてしまった（作動解除され、再初期設定されて
再び作動された）ことを指示するのに使用される。この
ビットは打切り状態をリセットするのに使用される。
【０４１１】１０.３ ＴＬ１論理 ＴＬ１の論理組織およびその状態機械論理の特定の状態
に関する詳細は、「自律論理要素」に関する相互参照、
同時係属中の特許出願書に示されている。このような詳
細は、現在特許請求している主題事項には関係ないので
この説明からは省略する。このような詳細が付随的に関
連すると思われる範囲で、同時係属中の出願書の関連す
る部分をここにこの引用により取入れてある。
【０４１２】１０.４ ＴＬ１時間交換語ＴＬ１＿ＴＳ
０１ ＴＬ１時間交換語ＴＬ１＿ＴＳ０１は、二つの８ビット
・フィールドＴＬＤ１およびＴＬＤ２、４ビット・フィ
ールドＴＬＤＢＰ、３ビット区画ＴＬＴＣ、および９ビ
ット・フィールドＴＬＳＩから構成されている。これら
フィールドには下記の用途がある。
【０４１３】ＴＬＤ１およびＴＬＤ２（ＴＬ１データレ
ジスタ１およびＴＬ１データレジスタ２）−これらはデ
ータをＴＶから交互に（「ピンポン」式に）受取るＴＬ
１の二つのデータバッファの内容を反映する。
【０４１４】ＴＬＤＢＰ（ＴＬ１データビット・ポイン
タ）−現在のデータバッファレジスタ源からＢＴＤＭへ
送るべき次のビットを指す。現在の源は、ＴＬＤＳＳで
指示されるが、データレジスタ１、データレジスタ２、
または打切／アイドル／フラグ文字の内部発生器である
可能性がある。
【０４１５】ＴＬＴＣ（ＴＬ１透明度カウント）−プロ
トコル・チャンネルに割当てられたスロットで送出され
る１が連続するデータビットの動作カウント。カウント
値が５になると詰込みビットが挿入される。カウント値
は、１データビットが送られるごとに増加し、詰込みビ
ットまたは０ビットが送られるとリセットされる。
【０４１６】ＴＬＳＩ（ＴＬ１状態指示子）−ＴＬ１の
状態指示子の最後の状態を反映する。
【０４１７】１０.５ 伝送有効性（ＴＶ）機能 伝送有効性要素（ＴＶ）は伝送ＦＩＦＯ管理器（ＴＦ
Ｍ）とＴＬ１との間に接続して伝送データを転送する。
ＴＶは、時分割多重で、ＲＳＭにより規定されるＢＴＤ
Ｍタイムスロットと同期して動作し、活性チャンネルス
ロットに関してＲＳＭおよびＴＳＩを経由して状態交換
を受ける。ＴＶの主要機能は次のとおりである。
【０４１８】データ転送−伝送データバイトは、ＴＦＭ
から内部データレジスタに、一度に一つづつ取出され、
以下に記すように処理されてＴＬ１に転送される。読出
要求は、内部レジスタが空のとき発せられる。
【０４１９】ＣＲＣ発生−プロトコル志向チャンネルで
は、取出された伝送データの各バイトは、ＣＲＣ剰余計
算およびパリティチェックの双方を行う計算論理にビッ
ト直列に加えられる。プロトコル・フレームの最後のデ
ータバイトがＴＬ１に伝えられてから、２バイトのＣＲ
Ｃ剰余が反転され、高次バイトを先にしてＴＬ１に転送
される。
【０４２０】ＣＲＣバイパス−クリア・チャンネルによ
るデータ（たとえば、ディジタル音声）に関しては、Ｃ
ＲＣ発生およびパリティチェックはバイパスされる。す
なわち、これら機能の適用は、ＣＣＲのチャンネル形式
フィールドの機能として選択される。
【０４２１】１０.６ ＴＶ論理 ＴＶの論理組織およびその状態機械論理の詳細は、「自
律論理要素」に関する相互参照の同時係属中の特許出願
書に示されている。このような詳細は、現在特許請求し
ている主題事項に関係しないのでこの説明からは省略し
てある。このような詳細が付随的に関連すると思われる
範囲で、同時係属中の出願書の対応する部分をここにこ
の引用により取入れてある。
【０４２２】ＲＳＭからのスロット終端指示ＲＳＭ＿Ｘ
ＭＩＴ＿ＥＯＳで、ＴＶは、その時間交換状態を保存さ
せる準備をする。この状態はＲＳＭに連続的に提示さ
れ、スロット終端指示の所定の時間以内に保存される。
しかし、ＴＶがその終了指示ＴＶ＿ＤＯＮＥ（安定終了
状態を指示する）をその時間までに提示していなけれ
ば、タイムアウト・エラーおよび関連割込がＲＳＭによ
り発生される。
【０４２３】１０.７ ＴＶ状態交換語ＴＶ＿ＴＳ０１ ＴＶの状態交換語は、８ビット・フィールドＴＶＤＲ、
１６ビット・フィールドＴＶＣＲ、１ビット・フィール
ドＴＶＤＲ、２ビット・フィールドＴＶＤＳ、１ビット
・フィールドＴＶＯＥ、１ビット・フィールドＴＶＥ
Ｃ、１ビット・フィールドＴＶＤＰ、および２ビット・
フィールドＴＬＤＳＳから構成されている。これら各々
の用法および意味を以下に説明する。
【０４２４】ＴＶＤＲ（伝送有効性データレジスタ）−
ＴＶデータバッファレジスタの内容。
【０４２５】ＴＶＣＲ（伝送有効性ＣＲＣレジスタ）−
現在のフレームに対する累積ＣＲＣ剰余計算の状態。フ
レーム終端に遭うと、このフィールドがＴＬ１に送られ
る発信データに付加される。
【０４２６】ＴＶＤＶ（伝送有効性データ有効）−この
ビットの状態は、データレジスタが有効データを備えて
いるかを示す（オンは伝送すべき有効データを示し、オ
フはデータレジスタが空であることを示す）。
【０４２７】ＴＶＤＳ（伝送有効性データ選択）−ＴＬ
１に送るべき次のバイトの源を指すポインタ（源は、Ｔ
Ｖデータレジスタ、ＴＶＣＲＣレジスタの上位８ビット
またはＴＶＣＲＣレジスタの下位８ビット）。
【０４２８】ＴＶＯＥ（伝送有効性動作エラー）−活性
のときこのビットは動作エラーが検出されている（たと
えば、無効状態）ことを示し、ＴＶ処理動作をすべて休
止させる。
【０４２９】ＴＶＥＣ（連鎖の伝送有効性終端）−ＴＦ
Ｍから受取った連鎖終端指示。ＴＬ１へのＣＲＣの最後
のバイトにＴＬ１に埋込みパターン伝送の準備をさせる
連鎖終端指示を後置させるように要求する。
【０４３０】ＴＶＤＰ（伝送有効性データパリティ）−
ＴＶＤＲの内容に対する奇数パリティ
【０４３１】ＴＬＤＳＳ（伝送層１源選択）−チャンネ
ル処理の開始時ＴＬ１により実際にＴＬ１に関係づけら
れる。しかしＴＳ１に必要な時間交換語の数を極力少く
するため、これら２ビットはＴＶを通して保存される。
これらビットは、ＴＬ１により送出すべき次のデータバ
イトの四つの源、ＴＬ１のデータレジスタ１および２、
ＴＬ１にあるフラグ信号の源、またはＴＬ１にあるアイ
ドル／打切パターンの源、の内の一つを指すポインタと
して作用する。
【０４３２】１１. ＦＩＦＯ ＲＡＭ（ＦＩＦＯＲ）お
よびＦＩＦＯ管理区画 ＦＩＦＯ ＲＡＭ（ＦＩＦＯＲ）およびＦＩＦＯ管理器
（ＲＦＭおよびＴＦＭ）は協同して、ＤＭＡ制御器（Ｄ
ＭＡＣ）と同期送受信要素（ＲＬ１、ＲＶ、ＴＬ１、Ｔ
Ｖ）との間の遷移時に通信データを待つ。時間交換ＲＡ
Ｍ（ＴＳＲ）と同様、ＦＩＦＯＲは、他の区画に対する
そのデータ流れを指揮する論理を備えている。
【０４３３】１１.１ ＦＩＦＯＲの構造 図２７を参照すると、ＦＩＦＯＲ区画は、（ＳＩＯ、Ｒ
ＳＭ、ＲＦＭ、ＴＦＭ、およびＤＭＡＣから）母線セレ
クタ回路２０１を通して入力を受け、２０３で示したデ
ータ母線（ＦＩＦＯＲ＿ＤＡＴＡ）に２０２から出力を
発生する１２８×３６静的ＲＡＭアレイ２００から構成
されている。母線２０３は、ＳＩＯ、ＲＦＭ、ＴＦＭ、
およびＤＭＡＣまで延びている。要求ラッチ２０５と協
同して動作する状態機械論理２０４は、セレクタ２０１
およびアレイ２００の動作を制御する。
【０４３４】アレイ２００は、１２８個のデータ語記憶
空間を備えており、各語空間は３６ビットの記憶空間
（各語空間に３２データビット空間および４パリティビ
ット空間）から構成されている。図７を参照して、模範
的な基本速度ＩＳＤＮの用途において、各チャンネルに
割当てられた空間の半分を伝送ＤＭＡ構成レジスタ語Ｔ
ＤＣＲ１、ＴＤＣＲ２に対して取ってあり、他の半分を
受信ＤＭＡ構成レジスタ語ＲＤＣＲ１、ＲＤＣＲ２に対
して取ってある。各活性チャンネルのＲＤＣＲ１、２、
およびＴＤＣＲ１、２空間は、それぞれのチャンネルに
対する状態情報および通信データ情報を格納する。各語
空間のビットの用法について以下に図３３〜図３６を参
照して説明する。
【０４３５】ＳＩＯ、ＲＦＭ、ＴＦＭ、およびＤＭＡ制
御（ＤＭＡＣ）の各区画からアレイ２００へのデータ入
力は、セレクタ回路２０１を通して供給される。データ
出力は、特定の宛先を状態論理２０４の２０６からの承
認出力により割当てられて、母線２０３を経由してそれ
ら区画に伝えられる。アレイのアドレッシングは或る場
合には直接であり、他の場合には間接である。それぞれ
の場合に、アクセス区画は、要求ラッチ２０５に対し所
要アクセスの読み書き方向の指示（たとえば、ＳＩＯ＿
ＦＩＦＯＲ＿ＲＤまたはＳＩＯ＿ＦＩＦＯＲ＿ＷＲ）を
発する。このような読み書き要求に関して、ＴＦＭおよ
びＤＭＡＣは、１語または連続する２語の読み書きを要
求する別々の入力を備えている（ＲＦＭおよびＳＩＯは
常に１語の読み書き要求を発する）。
【０４３６】ＳＩＯがアレイにアクセスするときは、Ｓ
ＩＯは明白なアドレス入力をＳＩＯ＿ＡＤＤＲＥＳＳ＿
ＢＵＳを経由して供給し、これをセレクタ２０１がアレ
イ２００のアドレス入力に転送する。データを書込む場
合には、ＳＩＯ＿ＤＡＴＡに供給されるデータ語がセレ
クタ２０１によりアレイのデータ出力に転送される。Ｓ
ＩＯ（または他の区画）に呼出されるデータが母線２０
３に現われる。２０６におけるＦＩＦＯＲ＿ＳＩＯ＿Ａ
ＣＫは宛先としてＳＩＯを指定するものである。
【０４３７】データをＴＦＭまたはＲＦＭからアレイに
書込むとき、またはアレイからそれら区画に呼出すとき
は、セレクタ２０１へのアドレス入力は、ＲＳＭからの
タイムスロット指示、ＲＳＭ＿ＴＳＩ、と状態論理２０
４の出力２０７に現われる選択機能との組合せとして間
接的に供給される。ＲＭＳ＿ＴＳＩは、それぞれのチャ
ンネルに割当てられた（４語の）位置のブロックに効果
的にアクセスし、２０７における選択機能は、ブロック
内の特定の語位置をアドレス・オフセットさせる。一度
に１バイであるＲＦＭからのデータ転送を受取ることに
関して、ＲＦＭは、アドレス選択を所定の語空間内部の
バイト位置まで分解する別のアドレス入力ＲＦＭ＿ＦＩ
ＦＯＲ＿ＢＰＰ（ＢＰＰは「バイト位置ポインタ」を表
わす）を発生する。
【０４３８】ＲＦＭがアレイに書込むときは、受信デー
タのバイトをバイト位置ポインタ、ＲＦＭ＿ＦＩＦＯＲ
＿ＢＰＰ、と共にＲＦＭ＿ＦＩＦＯＲ＿ＤＡＴＡで提示
する。バイト位置ポインタＲＦＭ＿ＦＩＦＯＲ＿ＢＰＰ
は、ＲＳＭ＿ＴＳＩおよび２０７で選択された語により
アドレスされるブロック内の特定のバイト位置を指定す
る。ＴＦＭがアレイに書込むときは、ＴＦＭは状態語情
報だけを書込み、これをＴＦＭ＿ＴＤＦＳＷ＿ＤＡＴＡ
で提示する。データがＲＦＭまたはＴＦＭに呼出される
と、完全な語が、宛先区画を指定する働きをする２０６
に現われる関連承認、ＦＩＦＯＲ＿ＲＦＭ＿ＡＣＫまた
はＦＩＦＯＲ＿ＴＦＭ＿ＡＣＫ、と共に母線２０３に出
力される。
【０４３９】ＤＭＡＣがアレイにアクセスするときは、
アドレス入力はＤＭＡＣからのチャンネル番号入力、Ｄ
ＭＡＣ＿ＣＨＮ＿ＮＢＲと、２０７における選択入力と
の組合せとして発生される。データは書込み用にＤＭＡ
Ｃ＿ＦＩＦＯＲ＿ＤＡＴＡで提示され、呼出されたデー
タは、２０６に現われるＦＩＦＯＲ＿ＤＭＣ＿ＡＣＫと
共に母線２０３を経由してＤＭＡＣに転送される。
【０４４０】アレイ２００から母線２０３への出力は、
データに関してパリティチェックを行うパリティチェッ
ク回路２０２ａに並列で伝えられる。パリティエラーが
検出されれば、その回路は２０２ｂからエラー指示、Ｆ
ＩＦＯＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ、を発生する。こ
のようなエラー指示は、要求区画に提示され、該要求区
画によりエラー割込指示をＩＮＴ区画に発するのに使用
される（ラッチ状態をＣＥＩＳＲ／ＴＳＲに記録するた
め、およびチャンネル化エラー状態としてＩＯＰに通知
するため。後のＩＮＴの説明を参照）。
【０４４１】アレイの読み書きおよびクロックの機能
は、２０８に現われる論理２０４の出力（入力から要求
ラッチ２０５に得られる）により制御される。一つの読
み書き要求は完了するのに３機械クロック／状態サイク
ル（３×５０ｎｓ）かかる。１サイクルは要求選択機能
を組立て、アレイの読み書き入力および図示してないク
ロック使用可能入力を作動させる。次のサイクルはクロ
ックの有効性および選択機能をラッチし、アレイに対し
て欠陥の無いクロックを提供する。次の第３サイクル
は、承認出力を作動させ、クロックおよび選択信号を不
活動にする。連続（２重語）アクセスは、第２アクセス
の最初のサイクルを第１サイクルの最後のサイクルと重
ねることにより、５サイクルで完了する。
【０４４２】１１.２ ＦＩＦＯ ＲＡＭの状態および
ＤＡＴＡ ＦＩＦＯＲでは、各通信チャンネルスロット
に４語空間が割当てられている（図７）。これら空間の
内二つ（ＲＤＣＲ１、ＴＤＣＲ１）は、それぞれのチャ
ンネルに対するＤＭＡ制御情報を保持し、他の二つ（Ｒ
ＤＣＲ２、ＴＤＣＲ２）は、受信されたり伝送されたり
するデータを待合せるバッファとして働く。
【０４４３】アレイ２００のＤＭＡ構成レジスタ語空間
ＲＤＣＲ１、２、およびＴＤＣＲ１、２のビットの用法
についての詳細を図３３〜図３７に示してある。ＲＤＣ
Ｒ１およびＴＤＣＲ１は、それぞれの（活性）チャンネ
ルに対する一定の状態および制御のパラメータを保持す
るのに使用され、ＲＤＣＲ２およびＴＤＣＲ２の各空間
は、それぞれの（活性）チャンネルを通過する受信およ
び伝送の通信データに対する４バイトの待行列として使
用される。
【０４４４】受信径路を有する各活性チャンネルにおい
て、受信データは、一度に１バイト、ＲＶからＲＦＭを
経由してアレイ２００のそれぞれのＲＤＣＲ２空間の
（特別にアドレスされた）バイト位置に転送される。活
発に伝送する各チャンネルに対して、伝送データは、一
度に１バイト、ＴＤＣＲ２／ＦＩＦＯＲからＴＦＭへ、
およびＴＦＭからＴＶへ転送される。ＴＦＭへの転送で
は、完全語ＴＤＣＲ２が呼出され、バイト選択がＴＦＭ
により行われる。ＲＦＭからアレイ２００までおよびア
レイからＴＦＭまでの転送は、以下に説明するＲＦＭお
よびＴＦＭのそれぞれの同期（時間交換式）動作の期間
中に行われる。
【０４４５】ＲＤＣＲ２空間が４バイトで一杯になる
と、ＲＦＭは要求をＤＭＡＲＱ（ＤＭＡ要求待行列）に
提示し、これによりＤＭＡＣ区画がＭＩＯ区画と協同し
て４バイトをＲＤＣＡ（受信ＤＭＡ現在アドレス。２２
ビット）という名のそれぞれのＲＤＣＲ１フィールドの
アドレス情報により指定された外部（ＩＯＰ／ホスト）
記憶装置の空間に転送するよう（非同期的に）動作す
る。外部記憶装置は、円形バッファとしてアドレスされ
る（下記のＤＭＡＣの詳細説明を参照）。ＲＤＣＲ１の
残りの１０ビット空間は、８予備ビット空間（ＲＥ
Ｓ）、ＦＩＦＯＲ出力で検出されたパリティエラーをＤ
ＭＡＣに示す１ビット空間ＲＰＥ（受信パリティエラ
ー）、および転送中に生じた境界チェック条件を示す１
ビット空間ＲＢＣ（受信境界チェック）から構成される
（ＤＭＡＣの説明を参照）。
【０４４６】同様に、ＦＩＦＯＲのＴＤＣＲ２活性チャ
ンネル語空間が空になると、ＴＦＭはＤＭＡＲＱに要求
を提示し、関連ＴＤＣＲ１空間に部分的に設けられた制
御情報を使用してＤＭＡＣに外部（ＩＯＰ／ホスト）記
憶装置からデータを（非同期的に）取出させる（ＴＤＣ
Ｒ１フィールドの完全な説明についてはＤＭＡＣの説明
を参照のこと）。手短かに言えば、各ＴＤＣＲ１語のフ
ィールドは、予備ビット（ＲＥＳ）、現在の外部データ
バッファ空間のバイト長を規定する１６ビットのＴＤＢ
Ｃ（伝送ＤＭＡバイト・カウント）フィールド、３個の
２ビット・フィールド、および３個の１ビット・フィー
ルドから構成されている。２ビット・フィールドは、Ｔ
Ｖに転送すべきＴＤＣＲ２の中の次のバイトを指すＴＢ
Ｃ（伝送バッファ・カウント）、ＴＣＲ２の第１の有効
バイト位置を指す（更に４バイト未満がＴＣＲ２にロー
ドされているとき特に必要になる）ＴＯＰＱ（待行列の
先頭）、および外部記憶装置およびＦＩＦＯＲのいずれ
かまたは双方に対するＤＭＡＣ転送にパリティエラーが
発生したか否かを示すＰＥ（伝送ＤＭＡパリティエラ
ー）、である。１ビット・フィールドは、ＤＭＡＣによ
り設定可能な外部アクセス条件の指示を表わす（明細に
関してはＤＭＡＣの説明を参照）が、ＥＣＤ（検出され
た連鎖の端）、ＥＦＤ（検出されたフレームの端）、お
よびＮＤＩ（データ指示子無し）である。
【０４４７】１１.３ ＦＩＦＯ ＲＡＭ状態機械の状
態 以下の説明を簡単にするため、ＦＩＦＯＲに関連するＴ
ＤＣＲ１の１ビットおよび２ビットの状態関数を総括的
に伝送ＤＭＡ ＦＩＦＯ状態語（ＴＤＦＳＷ）と称し、
ＦＩＦＯＲへのＤＭＡＣチャンネル番号アドレス入力を
ＤＭＡＣアドレスと呼び、ＲＳＭからＦＩＦＯＲへのタ
イムスロット・アドレス指示を、どの区画が実際にＦＩ
ＦＯＲにアクセスしているかに応じて、ＲＦＭアドレス
またはＴＦＭアドレスと呼ぶ。
【０４４８】状態０（調停状態）−ＦＩＦＯＲにアクセ
スするすべての要求が（要求ラッチ２０５に）絶えずラ
ッチされている。この状態は、所定の調停規則に従って
要求に優先順序を付け、優先要求に関連するデータをＦ
ＢＳ（ＦＩＦＯＲ母線セレクタ）２０１にロードする。
【０４４９】−優先権は高い方から順に、ＴＤＦＳＷが
ＴＦＭから更新すること、ＤＭＡＣの２語読出し要求、
ＤＭＡＣの１語書込み要求、ＤＭＡＣの１語読出し要
求、ＤＭＡＣの２語書込み要求、ＤＭＡＣ書込みパリテ
ィエラー、ＲＦＭの読出し要求、ＲＦＭの書込み要求、
ＴＦＭの１語読出し要求、ＴＦＭの２語読出し要求、Ｓ
ＩＯの読出し要求、およびＳＩＯの書込み要求である。
【０４５０】−所定の要求がＴＦＭに対するＴＤＦＳＷ
更新の書込み（ＴＦＭ＿ＦＩＦＯＲ＿ＷＲ１）であると
きは、アドレスおよび更新されたＴＤＦＳＷデータ（Ｔ
ＦＭ＿ＴＤＦＳＷ＿ＤＡＴＡ）がＦＢＳ（ＦＩＦＯ母線
セレクタ）２０１により選択される。最初のバイト選
択、書込み、およびクロック使用可能化の各制御入力が
作動される。この状況では次の状態は状態１である。
【０４５１】−要求が２語をＦＩＦＯＲからＤＭＡＣに
読出すこと（ＤＭＡＣ＿ＦＩＦＯＲ＿ＲＤ２）であると
きは、ＤＭＡＣは、ＤＭＡＣアドレスによりアドレスさ
れたＲＤＣＲ１語空間のＲＤＣＡフィールドに格納され
ている現在の外部アドレス、および関連するＲＤＣＲ２
空間に格納されている受信データの双方を要求されてい
るものと考える（両空間は部分的にＤＭＡＣ＿ＣＨ＿Ｎ
ＢＲで指定される）。関連する語空間に順次アドレス
し、読出し制御器を作動させる。次の状態は状態１であ
る。
【０４５２】−要求が１語をＤＭＡＣからＦＩＦＯＲに
書込むこと（ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ１）であると
きは、ＤＭＡＣが関連チャンネルのＲＤＣＡを含む語を
更新していると考え、関連するＦＩＦＯＲアドレスがＦ
ＢＳにより選択される。アレイ制御信号は書込みに対し
て作動される。次の状態は状態１８である。
【０４５３】−要求が１語をＤＭＡＣに読出すこと（Ｄ
ＭＡＣ＿ＦＩＦＯＲ＿ＲＤ１）であるときは、ＤＭＡＣ
が関連するチャンネルのＴＤＣＲ１空間のＴＤＢＣを要
求されていると考える。それぞれのアドレスがＦＢＳに
より選択され、アレイ信号は書込に対して作動される。
次の状態は状態２である。
【０４５４】−要求がＭＤＡＣから２語を書込むこと
（ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ２）であるときは、ＤＭ
ＡＣはＴＤＢＣおよび伝送データを共に格納している。
ＦＢＳは適切な語のアドレスを選択し、アレイ制御器は
連続書込みに対して作動され、次の状態は状態１２であ
る。
【０４５５】−要求がＤＭＡＣからＦＩＦＯＲへのパリ
ティエラー指示の書込み（ＤＭＡＣ＿ＦＩＦＯＲ＿ＰＥ
＿ＷＲがラッチされている）であるときは、ＦＩＦＯＲ
から１語または２語を読出すＤＭＡＣの結果、パリティ
エラーがＤＭＡＣにより検出されている。それぞれのＴ
ＤＣＲ１またはＲＤＣＲ１がＤＭＡＣ＿ＣＨＮ＿ＮＢ
Ｒ、ＤＭＡＣ＿ＲＣＶ＿ＲＥＱ、およびＦＢＳの各選択
の組合せを通して選択される。次の状態は状態１４であ
る。
【０４５６】−要求がＲＦＭ読出し（ＲＥＭ＿ＦＩＦＯ
Ｒ＿ＲＤが活性）であるときは、ＲＦＭは関連するＲＤ
ＣＲ１から状態情報を要求している。その結果アドレス
選択が（ＲＳＭ＿ＴＳＩおよび状態機械からの語位置選
択出力の機能として）行われ、制御器は読出しに対して
作動される。次の状態は状態４である。
【０４５７】−要求が受信データのバイトを転送するた
めのＲＦＭからの１バイト書込み（ＲＦＭ＿ＦＩＦＯＲ
＿ＷＲ１が活性）であるときは、バイトアドレスがＲＦ
Ｍ＿ＦＩＦＯＲ＿ＢＰＰに応じてＦＢＳにより選択さ
れ、制御器は書込みに対して作動される。次の状態は状
態１５である。
【０４５８】−要求が伝送データのＴＦＭへの読出し
（ＴＦＭ＿ＦＩＦＯＲ＿ＲＤ１が活性）であるときは、
所要のＴＤＣＲ２アドレスが（ＲＳＭ＿ＴＳＩおよび内
部発生した語位置指示の機能として）ＦＢＳにより選択
され、制御器は読出しに対して作動される。次の状態は
状態５である。
【０４５９】−要求がＴＦＭに対する２語読出し（ＴＦ
Ｍ＿ＦＩＦＯＲ＿ＲＤ２）であるときは、ＴＦＭはそれ
ぞれのチャンネルのＴＤＣＲ１空間およびＲＤＣＲ２空
間の双方にアクセスしようとしている。これら空間が
（ＲＳＭ＿ＴＳＩおよび内部発生した語位置選択信号の
機能として）順次アクセスされ、制御器は読出しに対し
て作動される。次の状態は状態６である。
【０４６０】−要求がＳＩＯに対する１語読出し（ＳＩ
Ｏ＿ＦＩＦＯＲ＿ＲＤが活性）であるときは、ＳＩＯ
（ＳＩＯ＿ＡＤＤＲＥＳＳ）により供給されたアドレス
が選択され、アレイ制御器が読出しに対して作動され
る。次の状態は状態７である。
【０４６１】−要求がＳＩＯからＦＩＦＯＲへの１語書
込み（ＳＩＯ＿ＦＩＦＯＲ＿ＷＲが活性）であるとき
は、ＳＩＯアドレスが選択され、制御器は書込みに対し
て作動される。次の状態は状態１７である。
【０４６２】状態１（ＲＤＣＡのＤＭＡＣへの読出し）
−アレイ制御器がアレイにアクセスしてＤＭＡＣアドレ
ス（ＤＭＡＣ＿ＣＨ＿ＮＢＲ）のＲＤＣＲ１位置を読出
すように作動される。次の状態は状態８である。
【０４６３】状態２（ＴＤＢＣのＤＭＡＣへの読出し）
−アレイ制御器がアレイにアクセスしてＤＭＡＣアドレ
スのＴＤＣＲ１位置を読出すように作動される。次の状
態は状態２０である。
【０４６４】状態３（伝送データを書込み、更新された
ＴＤＢＣに対する書込みを開始する）−ＦＩＦＯＲ＿Ｄ
ＭＡＣ＿ＡＣＫを表明してＤＭＡＣに、伝送データが書
込まれ、更新されたＴＤＢＣおよびＴＤＦＳＷを次に書
込むよう提示しなければならないことを知らせる。アレ
イはこの後使用禁止になるが、選択および書込みのアク
セス制御器は活性のままである。次の状態は状態１３で
ある。
【０４６５】状態４（境界チェックおよびＰＥ状態をＲ
ＦＭに読出す）−アレイ制御器が関連チャンネルのＲＤ
ＣＲ１に対し読出しに対して作動され、次いで作動解除
される。次の状態は状態２１である。
【０４６６】状態５（伝送データをＴＦＭに読出す）−
アレイ制御器が関連チャンネルのＴＤＣＲ２を読出すよ
うに作動され、次いで作動解除される。次の状態は状態
２３である。
【０４６７】状態６（ＴＤＦＳＷのＴＦＭへの読出し）
−アレイ制御器が関連チャンネルのＴＤＣＲ１を読出す
ように作動され、次いで作動解除される。次の状態は状
態１０である。
【０４６８】状態７（語をＳＩＯに読出す）−アレイ制
御器が語をＳＩＯ＿ＡＤＤＲＥＳＳで読出すように作動
され、次いで作動解除される。次の状態は状態２２であ
る。
【０４６９】状態８（２語受信側読出しに関するＤＭＡ
Ｃへの最初の承認）−ＦＩＦＯＲ＿ＤＭＡＣ＿ＡＣＫが
ＤＭＡＣに表明される。ＤＭＡＣのアドレスが同じチャ
ンネルの第２の語（ＲＤＣＲ２）位置に調節される。ク
ロック使用可能化信号が第２の読出しアクセスに対して
作動される。次の状態は状態９である。
【０４７０】状態９（ＤＭＡＣの後受信データを読出
す）−アレイ制御器が第２の読出しに対して作動され、
次いで作動解除される。次の状態は状態２０である。
【０４７１】状態１０（最初にＴＦＭに対し承認、ＴＤ
ＦＳＷおよび伝送データの２語読出し） −ＦＩＦＯＲ
＿ＴＦＭ＿ＲＤ＿ＡＣＫを表明してＴＦＭに母線２０３
にあるＴＤＦＳＷ情報を受入れさせ、次に伝送データの
受入れの準備をさせる。クロックが次の読出しに対して
使用可能となり、ＴＦＭアドレスが次の語（ＴＤＣＲ
２）位置に対して調節される。次の状態は状態１６であ
る。
【０４７２】状態１１（ＴＤＦＳＷをＴＦＭに対して更
新）−アレイ・クロックを適切なＴＤＦＳＷ／ＴＤＣＲ
１空間に書込むように作動する。クロックが使用禁止に
なる。次の状態は状態１９である。
【０４７３】状態１２（ＴＤＢＣを伴う伝送データの書
込み）−アレイ・クロックが伝送データをＤＭＡＣから
関連チャンネルのＴＤＣＲ２１空間に書込むように作動
される。アドレスは次の語空間（関連ＴＤＣＲ１のも
の）に調節される。クロックの作動は解除される。次の
状態は状態３である。
【０４７４】状態１３（データを伝送後ＴＤＦＳＷおよ
びＴＤＢＣを書込む）−クロックがＴＤＣＲ１空間に書
込むためアレイにアクセスするよう作動され、次いで作
動解除される。次の状態は状態２０である。
【０４７５】状態１４（ＤＭＡＣパリティエラーの書込
み）−クロックがＴＤＣＲ１ＰＥ空間に書込むためアレ
イにアクセスするよう作動される。次の状態は状態２０
である。
【０４７６】状態１５（ＲＦＭに対する受信データ・バ
イトを書込む）−アレイがデータ・バイトをＲＦＭから
関連チャンネル／スロットのＲＤＣＲ２空間に書込むよ
うアクセスされる。クロックが作動解除される。次は状
態２１である。
【０４７７】状態１６（ＴＤＦＳＷを読出させてから伝
送データをＴＦＭに読出す）−アレイが伝送データを関
連チャンネルのＴＤＣＲ２空間からＴＦＭへ読出すよう
にアクセスされる（ＴＦＭは適切なバイトを選択す
る）。クロックが作動解除される。次は状態２３であ
る。
【０４７８】状態１７（ＳＩＯに対するデータ語を書込
む）フラグが検出されなければチェックレジスタをアイ
ドルパターンまたは打切パターン（１が７個以上連続し
ている）があるか検査する。このようなパターンが検出
されれば、ＩＮＴに対して適切なアイドルまたは打切の
指示子を設定し、データレジスタをクリアし、ビットカ
ウントをリセットする。ＲＥＡＤ＿ＶＡＬＩＤが不活性
であれば、次の状態は状態１である。その他の場合に
は、次の状態は状態３である。
【０４７９】−アレイがアクセスされ、ＳＩＯ＿ＤＡＴ
Ａ語がＳＩＯ＿ＡＤＤＲＥＳＳの位置に書込まれる。ク
ロックが使用禁止になる。次は状態２２である。
【０４８０】状態１８（ＤＭＡＣに対するＲＤＣＡの書
込み）−アレイがＤＭＡＣにより示されたチャンネル番
号のＲＤＣＲ１空間に書込むようにアクセスされる。ク
ロックが使用禁止になる。次は状態２０である。
【０４８１】状態１９（ＴＦＭのＴＤＦＳＷ書込みを承
認）−ＦＩＦＯＲ＿ＴＦＭ＿ＡＣＫが表明される。アレ
イ制御器が作動解除される。次は状態０である。
【０４８２】状態２０（ＤＭＡＣへの承認）−ＦＩＦＯ
Ｒ＿ＤＭＡＣ＿ＡＣＫが表明される。アレイ制御器が作
動解除される。次は状態０である。
【０４８３】状態２１（ＲＦＭへの承認）−ＦＩＦＯＲ
＿ＡＣＫ＿ＦＲＭが表明される。アレイ制御器が作動解
除される。次の状態は状態０である。
【０４８４】状態２２（ＳＩＯへの承認）−ＦＩＦＯＲ
＿ＳＩＯ＿ＡＣＫが表明される。アレイ制御器が作動解
除される。次の状態は状態０である。
【０４８５】状態２３（ＴＦＭへの伝送データ読出しの
承認）−ＦＩＦＯＲ＿ＴＦＭ＿ＲＤ＿ＡＣＫが表明され
る。アレイ制御器が作動解除される。次は状態０であ
る。
【０４８６】１１.４ ＲＦＭの機能 ＲＦＭ（受信ＦＩＦＯ管理器）は、受信データ・バイト
をＲＶとＦＩＦＯＲのＲＤＣＲ２空間の特にアドレスさ
れたバイト位置との間で転送し、またＤＭＡＲＱへの要
求により受信データを（ＤＭＡＣの指揮のもとに）ＦＩ
ＦＯＲからホストＩＯＰ記憶装置へ転送を開始する。Ｒ
ＦＭはまた、（たとえばＦＩＦＯＲからホストＩＯＰ記
憶装置に関連ＤＭＡＣ転送を行っている間にパリティエ
ラーが発生したか確認するため）ＦＩＦＯＲのＲＤＣＲ
１空間にある状態情報にアクセスすることもできる。
【０４８７】ＲＦＭは、時分割多重エンジンとして、Ｒ
ＶおよびＲＬ１と同期して動作し、ＢＴＤＭにそれぞれ
のチャンネル・タイムスロットが現われるのと同期して
活性チャンネルにサービスする。他の同期要素の場合の
ように、ＲＦＭはＲＳＭにより前記スロット出現に関連
する規則正しい時間間隔で始動し、休止する。休止する
よう指示される（ＲＳＭ＿ＲＣＶ＿ＥＯＳ）と、ＲＦＭ
はアイドル状態に移り、ＲＳＭに終了および開始のタイ
ムスロットに関連する状態語（ＲＦＭ＿ＴＳ０１および
ＲＦＭ＿ＴＳ０２）の時間交換交替に適する安定状態に
あることを指示するＲＦＭ＿ＤＯＮＥを表明する。ＲＳ
Ｍからのロード制御信号（ＲＳＭ＿ＲＦＭ＿ＬＯＡＤ１
およびＲＳＭ＿ＲＦＭ＿ＬＯＡＤ２）に応じて新しい状
態語がロードされる。新しいチャンネル状態をロードし
てから、ＲＦＭはＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴにより始
動するよう指示される。
【０４８８】活性チャンネルに対して動作するとき、Ｒ
ＦＭは、ＲＶにより提示された受信データバイトを受入
れ、これをＦＩＦＯＲの関連チャンネル語空間ＲＤＣＲ
２の特定のバイト記憶位置に格納する。このような各空
間が満杯になるにつれて、ＲＦＭは、ＤＭＡＣにその空
間の内容を外部ＩＯＰ記憶装置に（非同期的に）移させ
る要求をＤＭＡＲＱにより提示する。ＲＦＭはまた、Ｒ
Ｖから受取った状態情報を処理し、各フレームで受取っ
たバイト数のトラックを確保し、フレーム終端状態をＩ
ＮＴ区画に指示する。ＲＦＭはまた、ＤＭＡＣによりＦ
ＩＦＯＲのＲＤＣＲ１空間に掲示された状態条件を処理
し、掲示された境界チェックおよびパリティエラーの状
態をＩＮＴ区画に通報する。
【０４８９】１１.５ ＲＦＭ時間交換語１および２ ＲＳＭの制御下でＲＦＭとＴＳＲとの間で転送される時
間交換語（ＲＦＭ＿ＴＳ０１およびＲＦＭ＿ＴＳ０２）
を図２９および図３０に示してある。
【０４９０】ＲＦＭ＿ＴＳ０１は、ＲＶから受取って未
だＦＩＦＯＲに転送していないデータが入っている８ビ
ット・フィールドＲＦＭＤ、ＲＦＭＤに格納されている
データのパリティを示す１ビット・フィールドＲＦＭＤ
Ｐ、現在のチャンネルに対する受信データが転送される
ＦＩＦＯＲ／ＰＤＣＲ２の次のバイト位置を指すバイト
ポインタを保持する２ビット・フィールドＲＦＭＢＰ、
それぞれのチャンネルに対するＲＦＭの現在の状態を、
アイドル（有効データを受取っていない）、アクチブ
（ＦＩＦＯＲに置く有効データを受取っている）、また
は「フレーム間」（アイドル、打切、またはフレーム終
端の指示をＲＶから受取っており、関連するＦＩＦＯＲ
内容がＩＯＰにＤＭＡされたらＲＦＭによりＩＮＴに関
連状態を提示する必要がある）の一つとして示す３ビッ
ト・フィールドＲＦＭＳ、ＲＦＭの割込状態を、アイド
ルパターンを受取った、フレーム終端を検出した、打切
パターンを検出した、ＣＲＣエラーを検出した、ＦＩＦ
ＯＲ／ＲＤＣＲ２に対してバッファのあふれ状態を検出
した、のいずれか一つとして示す８ビット・フィールド
ＲＦＭＩＳ、および予備の８ビット位置（現在のところ
使用しないが他の指示に利用することができる）、から
構成されている。
【０４９１】ＲＦＭ＿ＴＳ０２は、現在のフレーム期間
中にそれぞれのチャンネルに対してＲＦＭが受取ったバ
イトの数を示す１６ビット・フィールドＲＦＭＦＢＣ、
および予備／未使用の１６ビットから構成されている。
フレーム終端、アイドル状態、または打切状態を検出す
ると直ちに、ＲＦＭはＲＦＭＦＢＣにある値を調節し
（そのＣＲＣバイトがカウントに確実に入らないように
する）、調節した値をＲＦＭ＿ＴＳ０１にあるＲＦＭＩ
Ｓの値と共にＩＮＴの割込要求処理プロセス中にＩＮＴ
（により拾い上げられる）に伝える。
【０４９２】１１.６ ＲＦＭの論理 ＲＦＭの論理の組織を図２８に示す。ＲＦＭは、状態機
械論理２２０、（状態論理２２０により供給された選択
機能に応じて）ＲＶにより提示された受信データおよび
状態情報を転送する母線セレクタ２２１、（状態論理２
２０により供給された制御信号に応じて）セレクタ２２
１により選択された情報を受取るデータレジスタ２２
２、およびＲＦＭの現在有効な時間交換状態語を保持す
る時間交換状態レジスタ２２３（この区画にはこのよう
な語が二つとそれらを保持する二つのレジスタ２２３が
ある）、から構成されている。
【０４９３】ＲＦＭの正常動作においては、状態論理２
２０は次のような遷移を行う。アイドル状態（状態０）
から出発し、ＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴを受取ると直
ちにＦＩＦＯＲバッファが満杯でないことの指示を待ち
且つチェックする状態４に移り（バッファが満杯であれ
ば処理に入る前にバッファが満杯でなくなるまで状態４
で待つ）、ＦＩＦＯＲパリティエラーについてチェック
すると共にＤＭＡＣにより掲示されたＲＤＣＲ１状態を
読むことにより境界チェック条件についてもチェックす
る状態１０に移る。パリティエラーまたは境界チェック
条件が存在しないときは、状態１に移ってＲＶからのデ
ータ転送要求を待ち、次いで状態５に移ってデータをＦ
ＩＦＯＲに格納し、スロット終端指示ＲＳＭ＿ＲＣＶ＿
ＥＯＳを受取ると直ちにアイドル状態０に戻る。状態論
理２２０の詳細は下記のとおりである。
【０４９４】状態０（アイドル状態）−これはＲＦＭが
その時間交換状態語を完全に交換できる状態である。こ
の状態では、（ＲＳＭ＿ＲＣＶ＿ＥＯＳの受取りに続い
て）ＲＦＭ＿ＤＯＮＥ指示を表明し、ＲＳＭにＴＳＲを
レジスタ２２３から出力ＲＦＭ＿ＴＳ０１およびＲＦＭ
＿ＴＳ０２に提示されたＲＦＭの現在の状態を格納する
ように動作させることができる。また、この状態では、
ＲＳＭからのロード制御信号（ＲＳＭ＿ＲＦＭ＿ＬＯＡ
Ｄ１、ＲＳＭ＿ＲＦＭ＿ＬＯＡＤ２）に応じて新しい状
態をＲＦＭ＿ＴＳ＿ＢＵＳからレジスタ２２３にロード
することができる。状態をロードしてからＲＳＭはＲＳ
Ｍ＿ＲＣＶ＿ＳＴＡＲＴを表明することによりＲＦＭ処
理を開始する。
【０４９５】−この状態では、ＲＦＭは、ＲＳＭ＿ＲＣ
Ｖ＿ＳＴＡＲＴを待つ。この信号が活性であるときは、
ＲＳＭ＿ＣＣＲの受信ＤＭＡ有効化ビット（ＲＤＥ）の
状態がチェックされる。そのビットがオフ（現在のチャ
ンネルが受信に対して使用可能になっていない）であれ
ば、次の状態は状態８である。そのビットがオンであり
且つＲＦＭ状態状勢（ＲＦＭ＿ＴＳ０１のＲＦＭＳフィ
ールドおよびＲＦＭＩＳフィールド）がこのチャンネル
での前のエラーを示していれば、状態８に進む。その他
の場合には、状態４に進む。
【０４９６】状態１（ＲＦＭ＿ＴＳ０１、０２に新しく
ロードされた状態を検査する）−状態状勢をチェックし
て現在の状態に対して必要な任務を開始する。この状態
にある間にＲＳＭにより休止されれば、状態０に進む。
状態が前にアイドルパターンを検出したことを示してい
れば、状態２に進む。状態が前にデータを受取ったが未
だＦＩＦＯＲに書込んでいないことを示していれば、Ｆ
ＩＦＯＲに書込み要求、ＲＦＭ＿ＦＩＦＯＲ＿ＷＲ＿Ｒ
ＥＱ、を掲げ、状態５に進む。状態が前にフレーム終端
指示をＲＶから受取っていることを示していれば、状態
９に進んでこのことをＩＮＴに通報する。状態が前にパ
リティエラーまたは境界チェック条件を受取ったことを
示していれば、状態８に進む。状態がひどい論理エラー
に遭遇したことを示していれば、状態０に戻る。
【０４９７】状態２（プロセスデータおよびフレーム状
態をＲＶから受取っている）−この状態では、ＲＶによ
り提示されたデータおよび状態（フレームの終端、打
切、またはアイドル）を処理する。ＲＶ＿ＲＦＭ＿ＲＥ
Ｑが活性であることはデータがセレクタ２２１へのＲＶ
＿ＲＦＭ＿ＤＡＴＡ入力で有効であることを示す。ＲＶ
＿ＲＦＭ＿ＲＥＱ＿ＳＴＡＴＵＳが活性であることは状
態がセレクタ２２１のＲＶ＿ＲＦＭ＿ＳＴＡＴＵＳ入力
で有効であることを示す。データまたは状態のうちどの
入力が活性であるかにより、それぞれの承認、ＲＦＭ＿
ＲＶ＿Ｄ＿ＡＣＫまたはＲＦＭ＿ＲＶ＿Ｓ＿ＡＣＫ、が
作動される。
【０４９８】−フレーム終端状態およびデータをＲＶか
ら同時に受取れば、フレーム終端受取りを示すように状
態状勢を設定し、データ受信承認をＲＦＭ＿ＲＶ＿Ｄ＿
ＡＣＫによりＲＶに与える。ＲＤＣＲ２のＦＩＦＯＲデ
ータバッファの状態をチェックし、有効データの２バイ
ト以上を保持しているか確認する。保持していれば、Ｒ
ＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動させてＤＭＡＣサービ
スを要求し、次の状態は状態１１である。この時点でＦ
ＩＦＯＲに保持されているバイトの数が２より少なけれ
ば、ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴは作動されず、次の状
態は状態６である。
【０４９９】−ＲＶからデータだけを受取れば、状態状
勢はデータバイトの受取りを示すように設定され、承認
がＲＦＭ＿ＲＶ＿ＡＣＫを経由してＲＶに与えられ、受
信データバイトのカウント（ＲＦＭ＿ＴＳ０２のＲＦＭ
ＢＣ）が１だけ増加し、次の状態は状態５である。
【０５００】−フレーム終端状態だけを受取れば、状態
状勢はそのことを示すように修正され、フレームバイト
・カウントは、０より大きければ、１だけ減り（ＣＲＣ
の転送について調節し）、承認がＲＦＭ＿ＲＶ＿Ｓ＿Ａ
ＣＫを経由してＲＶに戻され、ＦＩＦＯＲデータバッフ
ァに入っている有効バイトの数がチェックされる。バッ
ファに少くとも３個の有効バイトが存在すれば、ＤＭＡ
ＲＱへの要求ビット（ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴ）が
作動され、次の状態が状態１１になる。バッファに存在
するバイトが３個未満であればＤＭＡＲＱへの要求を作
動させずに次の状態が状態６になる。フレーム終端を受
取ったときのＦＩＦＯＲにある有効バイトの数は、この
条件が、ＲＶから転送された最後の２バイトがフレーム
データ・カウントの一部でないＣＲＣの剰余バイトであ
る、ＨＤＬＣプロトコルのもとで動作するチャンネルで
のみ生ずるので、重要である。したがって、カウントを
正しい受信データ・カウントを反映するように進行中に
調節しなければならない。
【０５０１】−ＲＶから打切またはアイドルのフレーム
状態を受取れば、ＦＩＦＯＲにある有効データバイトの
数がチェックされる。ＦＩＦＯＲに有効データバイトが
存在しなければ、次の状態は状態９である。１バイトが
存在すれば、次の状態は状態６である。２バイトが存在
すれば、フレームバイト・カウントを１だけ減らし、次
の状態が状態６になる。３バイト存在すれば、フレーム
バイト・カウントを１だけ減らし、次の状態は状態３で
ある。
【０５０２】状態３（フレームバイト・カウントを１だ
け減らす）−フレームバイト・カウントを１だけ減ら
し、次の状態は状態６である。
【０５０３】状態４（ＦＩＦＯＲデータバッファを空に
するＤＭＡＣを待つ）−この状態にある間にＲＳＭによ
り休止されると、状態０に移る。この状態では、ＤＭＡ
ＲＱからの要求信号（ＤＭＡＲＱ＿ＲＦＭ＿ＲＥＱ）
は、活性のときＤＭＡＲＱサービスがＦＩＦＯＲデータ
バッファに対して要求されていることを示す（このよう
なサービスが完了するとＤＭＡＣはこの信号をオフにす
る）が、ＦＩＦＯＲデータバッファに対するＤＭＡＣサ
ービスの完了が示されているかについて繰返しチェック
される。このような指示を受取ると直ちに状態１０に移
る。
【０５０４】状態５（ＦＩＦＯＲデータバッファへの受
信データを待つ）−この状態では、ＦＩＦＯＲに書込み
要求、ＲＦＭ＿ＦＩＦＯＲ＿ＷＲ＿ＲＥＱ、を表明す
る。ＦＩＦＯＲが（ＦＩＦＯＲ＿ＲＥＭ＿ＡＣＫで）承
認すると、バイト位置ポインタＲＦＭ＿ＦＩＦＯＲ＿Ｂ
ＰＰを適用して、受信データバイトを書込むＦＩＦＯＲ
データバッファのバイト記憶装置にアドレスする。ポイ
ンタを更新して次の位置を示すようにし、データを示す
状態状勢はＦＩＦＯＲに書かれてしまっている。ＦＩＦ
ＯＲデータバッファの状態をチェックする。満杯であれ
ば、ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動させてＤＭＡＣ
サービスを要求し、状態４に進む。バッファが満杯でな
ければ、ＤＭＡＲＱに対する処置を行わずに状態２に進
む。前述の処置が完了する前にＲＳＭにより休止されれ
ば、状態０に戻る。
【０５０５】状態６（フレームバイト・カウントを１だ
け減らす）−フレームバイト・カウント値を１だけ減ら
し、次の状態は状態９である。
【０５０６】状態７（状態を清掃する）−フレームバイ
ト・カウントをクリアし、状態状勢を新しいフレームの
始まりを示すように設定し、状態４に移る。
【０５０７】状態８（フレーム状態をＲＶからＩＮＴに
送る）−この状態にはＲＳＭ＿ＣＣＲのＲＤＥ（受信Ｄ
ＭＡ有効化）がオフである結果入る。この状態ではＲＶ
から受取ったすべてのフレーム状態がＲＦＭ＿ＩＮＴ＿
ＲＥＱの作動によりＩＮＴに伝えられ、ＲＦＭ＿ＴＳ０
１、０２で提示されたＲＦＭ状態のＩＮＴにより処理さ
れる。受取ったデータはすべて捨てられる。ＲＳＭ＿Ｒ
ＣＶ＿ＥＯＳが作動されると状態０に戻る。データをそ
のチャンネルに関する正常なＤＭＡ処置により受取るべ
き場合にチャンネルのＣＣＲの中のＲＤＥビットが活性
に設定されていることを確認するのはホスト／ＩＯＰ複
合体の責任である。
【０５０８】状態９（エラーまたはフレーム状態をＩＮ
Ｔに報告する）−ＩＮＴへの割込要求、ＲＦＭ＿ＩＮＴ
＿ＲＥＱ、が掲げられてエラーまたはフレーム状態が報
告される。可能な割込は次のとおりである。ＦＩＦＯＲ
パリティエラー（状態１０を参照）、境界チェック条件
発生、またはフレーム終端指示を受取った。パリティエ
ラーまたは境界チェック条件が存在すれば状態８に進
み、正常フレーム終了状態が報告されれば状態７に進
む。
【０５０９】状態１０（境界チェックビットをＦＩＦＯ
Ｒから読出す）−現在のチャンネルのＲＤＣＲ１空間に
関してＲＦＭ＿ＦＩＦＯＲ＿ＲＤ＿ＲＥＱを表明する。
ＦＩＦＯＲがこの要求を承認すると、ＦＩＦＯＲのパリ
ティエラー（ＦＩＦＯＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ活
性）をチェックする。このようなエラーが示されれば、
状態９に進み、この発生を表示する状態指示子を設定す
る。ＲＤＣＲ１が関連ＤＭＡＣ転送中に境界チェックが
発生したことを示せば、この状態を示すように状態状勢
を設定し、状態９に進む。ＦＩＦＯＲパリテイエラーも
境界チェック条件も発生していなければ、状態１に進
む。ＲＳＭにより休止されれば、状態０に進む。
【０５１０】状態１１（フレームバイト・カウントを減
らす）−フレームバイト・カウントを１だけ減らし、状
態４に進む。
【０５１１】１１.７ ＴＦＭの機能 伝送ＦＩＦＯ管理器ＴＦＭは時分割多重同期素子であ
る。ＴＦＭは、ＢＴＤＭにチャンネル・タイムスロット
が現われることに同期してＲＳＭにより始動および停止
される。ＴＦＭは、ＦＩＦＯＲからＴＶへの（活性チャ
ンネルに関する）通信伝送データの転送を管理する。こ
のようなデータはＦＩＦＯＲのＴＤＣＲ（伝送データ構
成レジスタ）空間で、特にＴＤＣＲ２空間（図７、図３
６）で、（４個以下のバイトの組合せで）待ち行列され
る。データはＤＭＡＣにより（４個以下のバイトの組合
せで）外部ＩＯＰ記憶装置からＦＩＦＯＲに転送され、
ＴＦＭによりＦＩＦＯＲから一度に１バイトづつ抜取ら
れる。各チャンネルの待行列に対する制御情報はＦＩＦ
ＯＲの関連ＴＤＣＲ１空間に格納される。
【０５１２】ＦＩＦＯＲのＴＤＣＲ１およびＴＤＣＲ２
の各空間に格納されている情報の形態および内容を図３
５および図３６に示してあるが、両者についてここにお
よび以下のＤＭＡＣの説明で手短かに述べる。
【０５１３】ＴＤＣＲ１（図３５）は、１ビット指示空
間３個、２ビット指示空間３個、１６ビット指示空間１
個、および予備／未使用空間７個、を備えている。１ビ
ット指示は、ＥＣＤ（連鎖の終りを検出した）、ＥＦＤ
（フレームの終りを検出した）、およびＮＤＩ（データ
指示無し。ＤＭＡＣサービスがバッファ終端条件に遭遇
し、伝送すべきそれ以上のデータが残っていないことを
意味する）である。２ビット指示は、ＴＢＣ（伝送バッ
ファカウント。ＴＶに転送すべきＦＩＦＯＲ／ＴＤＣＲ
２にある次のバイトを指す）、ＴＯＰＱ（待行列の先
頭。待行列サービスの如何なる場合においても、ＤＭＡ
Ｃは４データバイト以下を転送することができ、この指
示子は最初の「有効」バイトの記憶位置を指す）、およ
びＰＥ（下記四つのＤＭＡパリティエラー状態の一つを
示す。すなわち、エラー無し、ＦＩＦＯＲパリティエラ
ー、ＤＭＡＣ制御ＲＡＭパリティエラー、ＦＩＦＯＲお
よびＤＭＡＣ制御ＲＡＭの双方で発生したパリティエラ
ー）、である。１６ビット指示、ＴＤＢＣ（伝送ＤＭＡ
バイトカウント）、はＤＭＡＣがデータを取出す現在の
外部データバッファのバイト長を表わし、ＤＭＡＣに対
する命令連鎖点を間接的に示す（更に詳細については下
のＤＭＡＣの説明を参照のこと）。
【０５１４】ＴＤＣＲ２（図３６）は、４個の伝送デー
タバイト空間、ＴＤＢ１〜ＴＤＢ４、から成る待行列を
備えており、これにＤＭＡＣにより取出された伝送デー
タを入れる。上に注記したように、ＤＭＡＣの如何なる
場合においても、４以下のバイトが取出されて待行列に
置かれ、そのように設置された最初の有効バイトの記憶
位置がＴＤＣＲ１のＴＯＰＱ指示子により規定される。
【０５１５】ＴＦＭは、チャンネル通信プロセスのリア
ルタイム要件に従って、ＦＩＦＯＲの伝送データ待行列
の補充を適時に開始する責任をも有する。ＴＦＭは、Ｆ
ＩＦＯＲの伝送データ待行列の状態を各活性チャンネル
について監視し、待行列が空きになるにつれてＴＦＭは
ＤＭＡＲＱに外部ＩＯＰ記憶装置に対してＤＭＡＣによ
る（同期）補充処置を開始する要求を表明する。
【０５１６】各活性チャンネルに対するＤＭＡＣサービ
スの状態を示す制御情報は、ＦＩＦＯＲのそのチャンネ
ルのＴＤＣＲ１語空間（図７）に格納されており、ＴＦ
Ｍは、ＴＤＣＲ１の最初のバイトの制御情報ＴＤＦＳＷ
（伝送データＦＩＦＯ状態語）を監視し、伝送データ流
のフレーム終端点を検出すると共に関連信号をＴＶを経
由してＴＦ１に伝え、ＴＦ１がビット志向プロトコル用
に構成されたチャンネル（たとえば、ＨＤＬＣ）に関し
てＣＲＣおよびフラグ挿入機能を行うことができるよう
にする。このようなときに、ＴＦＭはその時間交換語の
フレームカウントを１だけ増加させ、フレーム伝送情報
をホストシステムに伝える割込要求をＩＮＴに送る（実
際に情報を伝える方法の詳細については下のＩＮＴの説
明を参照）。
【０５１７】伝送データを取出すＤＭＡＣプロセスは、
ＩＯＰ／ホストシステムに対して或る程度の自律性を有
するＩＯＰ記憶装置内のデータブロック（詳細について
は下のＤＭＡＣの説明を参照）に対する取出し命令の連
鎖化を考慮している。ＴＦＭはまた、ＴＤＣＲ１／ＴＤ
ＦＳＷ情報を連鎖終端検出（ＦＣＤ）指示について監視
する。このような指示を検出すると直ちに、ＴＦＭは、
関連指示をＴＶを経由してＴＬ１に中継し、連鎖ブロッ
クに対するＤＭＡＣサービスが有効になるまでＴＬ１が
必要なら詰込みパターンを挿入することができるように
する。連鎖伝送条件はＩＮＴにも報告される。（下のＩ
ＮＴの説明を参照）。このようなときに、ＴＦＭは、関
連チャンネルに関して活性になり、チャンネルを初期設
定しＴＦＭを再作動させるにはＳＩＯ／ＩＯＰによる明
白な処置が必要である（下のＳＩＯの説明を参照）。Ｉ
ＯＰ／ホストシステムとＤＭＡＣとの間の必要な協同に
よる確実な連鎖化はチャンネル通信を再開する前に行わ
れる。
【０５１８】ＴＦＭが、活性チャンネルに関する動作を
行っている間に、ＲＳＭからのスロット終端指示、ＲＳ
Ｍ＿ＸＭＩＴ＿ＥＯＳ、により休止されると、そのチャ
ンネルに対するＴＦＭの状態を規定する時間交換語、Ｔ
ＦＭ＿ＴＳ０１がＲＳＭによりＴＳＲに保存される。次
に現われるチャンネルが活性であれば、そのチャンネル
に対するＴＦＭの状態を規定するもう一つの語ＴＦＭ＿
ＴＳ０１が（ＲＳＭによりＴＳＭから）ＴＦＭにロード
され、ＴＦＭがＲＳＭからの信号ＲＳＭ＿ＸＭＩＴ＿Ｓ
ＴＡＲＴにより始動され、新しいチャンネルに対する処
理が再開される。
【０５１９】交換期間中ＲＳＭにより保存されているＴ
ＦＭ状態語は、ＴＦＭによりＦＩＦＯＲから取出されて
ＲＳＭが現在のチャンネルスロット動作を休止したとき
は未だ転送されていない伝送データバイトを、もしあっ
たとしても、含んでいない。その理由は、ＴＦＭにより
取出された各伝送データが、ＴＶからの要求により始ま
り、ＴＦＭ承認と共にバイトをＴＶに転送して正常に
（休止を挟まずに）終了するからである。ＴＶの論理
は、休止したときＴＦＭへの未解決の（承認を受取って
いない）データ取出要求を持っていればその要求を取り
下げ、それを必要とする状態を保存し、同じチャンネル
に対して次に再始動するとき同じ要求をＴＦＭに提示す
るように構成されている。ＴＦＭの論理は、ＦＩＦＯＲ
からの伝送データの呼出しを完了する前に休止したと
き、要求を取り下げて同じチャンネルの次のサービス時
にＴＶがその要求をＴＦＭに再び発するように構成され
ている。ＦＩＦＯＲ伝送バッファ待行列からデータを呼
出すためのＴＦＭに対する次のバイト位置を規定するポ
インタＴＢＣは呼出されたバイトがＴＶに伝えられてし
まうまでＴＦＭによって変えられることはないから、Ｔ
ＦＭが呼出しが完了しない間に休止すれば、ＴＶがその
要求を繰返すとき正しいバイトをＴＦＭによりＦＩＦＯ
Ｒから確実に呼出すのに特別な処置は不要である。
【０５２０】１１.８ ＴＦＭの時間交換語 ＴＦＭの時間交換語ＴＦＭ＿ＴＳ０１の形態および内容
を図３２に示す。この語は、実際に使用される６ビット
と予備／未使用の２６ビットとから構成されている。上
に説明した理由から、および後に状態０および６の説明
で再び述べる理由から、この語は、不完全呼出し（ＴＦ
ＭがＲＳＭにより休止させられたとき完了していない呼
出し）に関連する伝送データを含んでいない。６使用ビ
ットは、関連チャンネルに対して既に伝送されている伝
送データのフレームの数を示す４ビット・フィールドＴ
ＦＭＦＣ（ＴＦＭフレーム・カウント）、および関連チ
ャンネルに対するＴＦＭの状態を、（ＳＩＯ／ＩＯＰの
外部動作により）初期設定された状態（下のＳＩＯの説
明を参照）、正常処理、パリティエラーまたは論理エラ
ーにより休止された状態、または連鎖終端条件により休
止された状態、の一つとして規定する２ビット・フィー
ルドＴＦＭＳ（ＴＦＭ状態）を備えている。
【０５２１】１１.９ ＴＦＭ論理 ＴＦＭの論理組織を図３１に示す。ＴＦＭは、状態機械
論理２４０、ＦＩＦＯＲ／ＴＤＣＲ１から呼出したＴＤ
ＦＳＷを格納するレジスタ２４１、ＴＦＭで現在処理さ
れているチャンネルに関連するＴＦＭ時間交換語ＴＦＭ
＿ＴＳ０１を格納するレジスタ２４２、および２４５に
現われる伝送データ語のデータバイト部分を選択し、選
択されたバイトを出力２４６に転送するマルチプレクサ
／セレクタ回路２４３、から構成されている。
【０５２２】レジスタ２４１は、ＦＩＦＯＲからＦＩＦ
ＯＲ＿ＤＡＴＡ母線２４５を経由してＴＤＣＲ１状態情
報を受取り、その出力状態データを、たとえば、制御出
力ＴＦＭ＿ＦＩＦＯＲ＿ＷＲ１が論理２４０により与え
られたときＦＩＦＯＲに書込み逆転送するため、その出
力、ＴＦＭ＿ＴＤＦＳＷ＿ＤＡＴＡ、に提示する。時間
交換語レジスタ２４２は、ＲＳＭによる時間交換動作中
に、ＲＳＭ＿ＴＳ＿ＢＵＳからロードされ、その現在の
内容をＴＦＭ＿ＴＳ０１出力に提示し、ＴＦＭが休止し
且つ論理２４０がＴＦＭ＿ＤＯＮＥを提示して（時間交
換語の保存に適切な安定状態０にあることを示して）い
るときＲＳＭによりＴＳＲに保存されるようにする。
【０５２３】マルチプレクサ／セレクタ２４３は、論理
２４０により動作され、その入力２４５に関する伝送デ
ータバイトをＦＩＦＯＲから選択する。ＴＶからの呼出
要求ＴＶ＿ＴＦＭ＿ＲＥＱに応じて、伝送データは、Ｆ
ＩＦＯＲからセレクタ入力２４５に語並列形態で読出さ
れる。論理２４０は、ＴＤＦＳＷレジスタ２４１のバッ
ファ・カウント・ポインタ情報ＴＢＣを使用して、ＴＶ
の出力２４６に提示すべき適切なバイト、ＴＦＭ＿ＴＶ
＿ＤＡＴＡ、を選択する。出力２４６にあるデータがＴ
Ｖへの転送に対して有効であるとき、論理２４０は、Ｔ
ＶにＴＦＭ＿ＴＶ＿ＡＣＫを表明し、データがＴＶによ
り瞬時に（５０＋１秒以内に）受入れられる。
【０５２４】論理２４０は、ＴＤＦＳＷのＥＣＤ（連鎖
の終端を検出した）指示子部をレジスタ２４１からＴＶ
に伝えるときＴＦＭ＿ＴＶ＿ＥＯＣを、ＴＤＦＳＷのＥ
ＦＤ（フレームの終端を検出した）指示子部をＴＶに伝
えるときＴＦＭ＿ＴＶ＿ＥＯＦを、表明する。論理は、
プロセス終端状態をＩＮＴに伝えるときＴＦＭ＿ＩＮＴ
＿ＲＥＱと協同してＴＦＭ＿ＥＯＰ＿ＳＴＡＴＵＳを表
明する（プロセス終端割込状態の処理の詳細については
以下のＩＮＴの説明を参照のこと）。論理の他の出力お
よび入力については以下にその状態の記述で説明する。
【０５２５】論理２４０の状態は次のとおりである。 状態０（アイドル状態）−ＲＳＭが（ＴＦＭとＴＶまた
はＦＩＦＯＲまたはＤＭＡＲＱとの間の過渡的相互作用
による損失またはあいまいさの可能性なしに）ＴＦＭ＿
ＴＳ０１情報の時間交換を行うのに「安全」である状
態。この状態ではＴＦＭは、その終了指示（ＴＦＭ＿Ｄ
ＯＮＥ）をＲＳＭに表明し、ＴＦＭがＲＳＭによる状態
時間交換の安全な実行に適する安定状態にあることを示
すことができる。ＲＳＭからのスロット終端／休止指示
（ＲＭＳ＿ＸＭＩＴ＿ＥＯＳ）の後この状態に入ると、
ＲＳＭはレジスタ２４２の内容をＴＳＲの関連チャンネ
ル空間に格納する。次のチャンネルスロットが活性チャ
ンネルに関連していれば、ＲＳＭは、前に保存した関連
状態語をＲＳＭ＿ＴＳ＿ＢＵＳで提示し、ＲＳＭ＿ＴＦ
Ｍ＿ＬＯＡＤを表明して論理２４０にその語をレジスタ
２４２にロードさせる。ＲＳＭ＿ＴＦＭ＿ＬＯＡＤが作
動されると直ちに論理２４０は内部状態ビット（図示せ
ず）ＮＥＷ＿ＴＤＦＳＷをもリセットする。このビット
は設定されると、ＴＤＦＳＷ／ＴＤＣＲ１の状態が変っ
ていてＦＩＦＯＲ内の関連情報を更新するＴＦＭによる
特別な処置を要求することができることを指示する（下
の状態２および状態６の説明を参照）。
【０５２６】−状態時間交換が完了してから、ＲＳＭは
ＲＳＭ＿ＸＭＩＴ＿ＳＴＡＲＴを表明してＴＦＭを再始
動させる。この時点で、ＲＳＭ＿ＣＣＲの伝送ＤＭＡ有
効化ビット（ＴＤＥ）がオンであれば状態論理が状態１
に移り、その他の場合は状態９に移る。
【０５２７】状態１（新たにロードされた状態を調べ
る）−この状態では、状態０の動作（現在扱われている
チャンネルに対するＴＦＭ＿ＴＳ０１）期間中にレジス
タ２４２に新たにロードされた状態を調べる。状態がＦ
ＩＦＯＲの伝送データ待行列（新しく初期設定された状
態を示すフィールドＴＦＭＳ）を埋めるＤＭＡＣの処置
が必要であることを示していれば、ＤＭＡＲＱへの要
求、ＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴが表明され、論理が状
態２に移る。ＤＭＡＲＱへの要求は、瞬時に（５０＋１
秒以内に）要求をＤＭＡＲＱ（下のこの要素の説明を参
照）にラッチさせ、承認指示ＤＭＡＲＱ＿ＴＦＭ＿ＲＥ
Ｑを論理２４０に戻す。ＤＭＡＲＱへの要求により伝送
データを外部ＩＯＰ記憶装置からＦＩＦＯＲに取出すと
いうＤＭＡＣによる非同期動作が生じ、信号ＤＭＡＲＱ
＿ＴＦＭ＿ＲＥＱはＤＭＡＣがその動作（関連するチャ
ンネルに関するＴＦＭサービスの２サイクル以上を含む
ことができる）を完了するまでオフにならない。しか
し、ＤＭＡＲＱはそのＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱ指示
機能に関してＴＦＭと同期して動作するので、信号は、
関連チャンネルがＤＭＡＣの動作によりオフにならない
限りおよびオフになるまで、関連チャンネルがＴＦＭに
よりサービスされるごとにオンになっている。
【０５２８】−レジスタ２４２の状態状勢が処理状態を
示していれば、論理２４０は、それぞれＤＭＡＲＱ＿Ｔ
ＦＭ＿ＲＥＱが活性であるか不活性であるかにより、状
態２または状態３に移る。上に注記したとおり、ＤＭＡ
ＣはＦＩＦＯＲ再詰込みに関するＴＦＭ要求を処理する
にあたり非同期的に動作するが、ＤＭＡＲＱはこのＤＭ
ＡＲＱ＿ＴＦＭ＿ＲＥＱ承認指示機能（下のＤＭＡＲＱ
の説明を参照）に関してＲＳＭおよびＴＦＭと同期して
動作し、この機能は、ＤＭＡＣが所要動作を完了したと
きに限りすべてのチャンネルに対して作動解除される。
それ故この信号の活性状態はＴＦＭにより現在処理され
ているチャンネルに常に関連しており、要求されたＤＭ
ＡＣ機能（ＦＩＦＯＲ待行列の詰込み）が不完全である
ことを示す。
【０５２９】−状態ステータスが同じチャンネルの前の
処理区間からのエラーまたは連鎖終端条件を検出したこ
とを示していれば、論理は状態９に移る。
【０５３０】状態２（詰込むべきＦＩＦＯＲのデータ・
バッファを待つ）−この状態（状態１または状態６から
入る）では、状態論理は、現在処理されているチャンネ
ルに対して先にＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴを表明する
ことにより要求されているＤＭＡＣの動作を通して詰込
まれるべきＦＩＦＯＲの伝送データ・バッファを待つ。
【０５３１】−この動作が完了したことの指示は、ＤＭ
ＡＲＱ＿ＴＦＭ＿ＲＥＱが現在処理されているチャンネ
ルに対してオフになると与えられる（上の状態１の説明
を参照）。動作が現在のスロット期間中に終了すれば、
論理は状態３に移る。
【０５３２】−完了前にスロットの終端（ＲＳＭ＿ＸＭ
ＩＴ＿ＥＯＳ）を受取ると、論理は、それぞれ内部ラッ
チ、ＮＥＷ＿ＴＤＦＳＷ、が設定されてＴＤＦＳＷが変
っていることを示しているかまたは設定されていないか
により、状態１２または状態０に移る。ラッチが設定さ
れていれば論理は状態１２に移る前にＴＦＭ＿ＦＩＦＯ
Ｒ＿ＷＲ１を表明する（出力ＴＦＭ＿ＴＤＦＳＷ＿ＤＡ
ＴＡからＦＩＦＯＲ／ＴＤＣＲ１へ、交互にＴＤＦＳＷ
の書込みを開示する）。先に注記したように、このラッ
チは要求された処置の完了によりＴＤＦＳＷが変ってい
るときに限り設定され、ラッチは各新しいスロットの始
まりに常にリセットされる。それ故スロット期間中に設
定条件にそれが現われることは常に、現在処理されてい
るチャンネルに対して要求された処置が完了したこと、
および関連する新しいＴＤＦＳＷ情報をＦＩＦＯＲに格
納する必要があることを示している。
【０５３３】状態３（ＴＶからのデータ要求を待つ）−
ＴＶ＿ＴＦＭ＿ＲＥＱが活性（ＴＶがデータを呼出すこ
とを要求している）であれば、論理は、ＴＦＭ＿ＦＩＦ
ＯＲ＿ＲＤ２を表明して状態（ＴＤＣＲ１）語および伝
送データ（ＴＤＣＲ２）語のＦＩＦＯＲからの背中合せ
呼出しを開始し、状態４に移る。データ呼出しは全４バ
イトのＴＤＣＲ２待行列を生ずるが、論理はマルチプレ
クサ／セレクタ２４３を動作させ、呼出したＴＤＦＳＷ
のバッファ・カウント・ポインタＴＢＣを使用してＴＦ
Ｍ＿ＴＶ＿ＤＡＴＡに現われる一つのバイトだけを選択
する。到着すると直ちに、状態語はレジスタ２４１に置
かれ、データの所定のバイトが直ちにセレクタ２４３お
よびＴＦＭ＿ＴＶ＿ＤＡＴＡを経由してＴＶに伝えられ
る。これら動作が完了すれば、ＴＢＣの値が呼出すべき
次のデータバイトを指すように調節され、ＮＥＷ＿ＴＤ
ＦＳＷラッチが設定される。
【０５３４】−スロット終端（休止）指示ＲＳＭ＿ＸＭ
ＩＴ＿ＥＯＳをこの状態期間中に受取れば、論理は、Ｎ
ＥＷ＿ＴＤＦＳＷの状態により、状態１２または状態０
に移る。そのラッチが設定されていれば、論理はＴＦＭ
＿ＦＩＦＯＲ＿ＷＲ１（新しいＴＤＦＳＷ情報をＦＩＦ
ＯＲに書き戻す）を表明し、状態１２に移る。ラッチが
設定されていなければ、論理は状態０に移る。
【０５３５】状態４（ＴＤＦＳＷおよび伝送データをＦ
ＩＦＯＲから受取る）−ＦＩＦＯＲがＦＩＦＯＲ＿ＴＦ
Ｍ＿ＲＤ＿ＡＣＫを作動させることにより最初の読出要
求（状態３）を承認すれば、ＴＤＦＳＷ情報がレジスタ
２４１にラッチされ、ＦＩＦＯＲパリティ指示（ＦＩＦ
ＯＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ）がチェックされる。
パリティエラーが示されれば、パリティエラーを示すよ
うにステータスを設定して状態１１に進む。その他の場
合には状態１３に進み（状態３で発せられた）第２の読
出要求からの伝送データの到着に対する準備をする。
【０５３６】−ＲＳＭ＿ＸＭＩＴ＿ＥＯＳにより休止さ
れれば、論理は、ＴＦＭ＿ＦＩＦＯＲ＿ＷＲ１を表明
し、ＮＥＷ＿ＴＤＦＳＷが設定されている場合状態１２
に移る。ラッチが設定されていなければ状態０に移る。
【０５３７】状態５（ＦＩＦＯＲから送られた伝送デー
タのバイトを選択する）−この状態では、状態３で発せ
られた二重読出要求のデータ部分がＦＩＦＯＲ＿ＤＡＴ
Ａに到着し、ＦＩＦＯＲからの明白な承認無しに受取ら
れる。受取られるデータは全語（ＴＤＣＲ２）であり、
その語のバイトの選択は論理により状態４の期間中にレ
ジスタ２４１に格納されたＴＤＦＳＷバッファ・カウン
ト値の機能として行われる。選択されたバイトはＴＦＭ
＿ＴＶ＿ＤＡＴＡで提示され、その位置で有効なとき
は、ＴＦＭ＿ＴＶ＿ＡＣＫが表明され、ＴＤＦＳＷのＮ
ＤＩビットもＴＦＭ＿ＴＶ＿ＮＤＩとしてＴＶに伝えら
れる。ＴＢＣが選択されたバイトがＴＤＣＲ２待行列の
最後のバイトであることを示していれば（レジスタ２４
１の出力にある）ＴＤＦＳＷの連鎖終端指示（ＥＣＤ）
およびフレーム終端指示（ＥＦＤ）もそれぞれＴＦＭ＿
ＴＶ＿ＥＯＣおよびＴＦＭ＿ＴＶ＿ＥＯＦを介してＴＶ
に提示される。これらの処置が完了すれば、論理は状態
１０に移る。
【０５３８】−ＲＳＭにより休止され、ＮＥＷ＿ＴＤＦ
ＳＷが設定されていれば、論理はＴＦＭ＿ＦＩＦＯＲ＿
ＷＲ１を表明し、状態１２に移る。休止され、ラッチが
設定されていなければ、論理は状態０に進む。
【０５３９】状態６（ＴＤＦＳＷのＥＣＤ指示子および
ＥＦＤ指示子の状態をチェックする）−この状態には状
態１０を経由して状態５から入る。
【０５４０】−レジスタ２４１に現在保持されているＴ
ＤＦＳＷに連鎖終端およびフレーム終端の双方が示され
ていれば、伝送フレームのカウント（ＴＦＭ＿ＴＳ０１
レジスタ２４２のＴＦＭＦＣ）が１だけ増加し、状態状
勢（レジスタ２４１のＴＦＭＳ）が到達した連鎖終端状
態を示すように調節され、論理は状態１１に移る。連鎖
終端だけが示されていれば、状態状勢ＴＦＭＳだけが到
達した連鎖終端状態を示すように変り、論理が１１に進
む。フレーム終端だけが示されていれば、フレーム・カ
ウントが１だけ増加し、ＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴが
表明され、論理が状態２に進む。連鎖終端もフレーム終
端も示されていなければ、ＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴ
が表明され、論理は状態２に移る。
【０５４１】状態７（ＴＶからの別のデータ要求を待
つ）−この状態は、ＴＤＦＳＷが現在レジスタ２４１で
利用できるという点で状態３と異なる。したがって、Ｔ
Ｖがこの状態中にデータを要求していれば、論理は、Ｆ
ＩＦＯＲ＿ＴＤＣＲ２に関して、唯一つの読出、ＴＦＭ
＿ＦＩＦＯＲ＿ＲＤ１、だけを表明し、状態８に移る。
【０５４２】−ＲＳＭにより休止され、且つＮＥＷ＿Ｔ
ＤＦＳＷが設定されていれば、論理は、ＴＦＭ＿ＦＩＦ
ＯＲ＿ＷＲ１（ＦＩＦＯＲに変化後のＴＤＦＳＷを書込
む）を表明し、状態１２に進む。休止し、且つＴＤＦＳ
Ｗが変っていなければ、論理は状態０に進む。
【０５４３】状態８（データがＦＩＦＯＲから到着する
のを待つ）−データがＦＩＦＯＲから到着すると、ＴＤ
ＦＳＷのＴＢＣビットを使用して適切なバイトを選択
し、ＴＢＣ値をもチェックして選択されているバイトが
最後の待行列位置にあるか（すなわち、待行列がこのバ
イトの転送により空になるか）をチェックし確認する。
選択されたバイトが最後であれば、ＴＤＦＳＷのＥＣＤ
およびＥＦＤ指示子が選択されたデータバイトと共にＴ
Ｖに送られ、論理は状態６に移る。選択されたバイトが
待行列の最後のバイトでなければ、ＴＢＣ値を待行列の
次のバイトを指すように更新し、ＮＥＷ＿ＴＤＦＳＷを
設定し、論理は状態７に進む。
【０５４４】−ＲＳＭにより休止され、且つＮＥＷ＿Ｔ
ＤＦＳＷが設定されていれば、論理はＴＦＭ＿ＦＩＦＯ
Ｒ＿ＷＲ１（ＦＩＦＯＲに変化後のＴＤＦＳＷを書込
む）を表明し、状態１２に進む。休止され、且つＴＤＦ
ＳＷが変化していなければ、論理は状態０に進む。
【０５４５】状態９（ＴＤＦＳＷを更新する必要性をチ
ェックする）−この状態（状態１または状態１１から到
達する）では、論理はＴＤＦＳＷを更新すべき必要性を
チェックし確認する。必要性があれば、論理は状態１２
に移る。更新の必要性がなければ、論理は状態０に進
む。
【０５４６】状態１０（ＦＩＦＯＲから受取ったＴＤＦ
ＳＷの有効性をチェックする）−状態４の期間中にＦＩ
ＦＯＲから受取ったＴＤＦＳＷがその待行列の先頭（Ｔ
ＯＰＱ）およびバッファ・カウント（ＴＢＣ）ポインタ
を評価することにより有効性についてチェックされる。
【０５４７】−ＴＯＰＱがＴＤＣＲ２待行列の最初のバ
イト記憶位置を指し、ＴＢＣが待行列の最後のバイト位
置を指していれば、論理は状態６に進む。ＴＯＰＱが最
初の位置を指しており、ＴＢＣが最後の位置以外を指示
していれば、論理は状態７に進む。
【０５４８】−ＴＯＰＱが第２のバイト位置を指し、Ｔ
ＢＣが最初のバイト位置を指していれば、ＴＤＦＳＷは
無効である。この状況では、状態状勢ＴＦＭＳはエラー
を示すように設定され、論理は状態１１に進む。ＴＯＰ
Ｑが第２のバイト位置を指し、ＴＢＣが最後の位置を指
していれば、論理は状態６に進む。ＴＯＰＱが第２の位
置を指し、ＴＢＣが最初または最後の位置以外を指して
いれば、論理は状態７に進む。
【０５４９】−ＴＯＰＱが第３のバイト位置を指し、Ｔ
ＢＣが最初または第２の位置を指していれば、ＴＤＦＳ
Ｗは無効である。状態状勢はエラーを示すように設定さ
れ、論理は状態１１に進む。ＴＯＰＱが第３の位置を指
し、ＴＢＣが最後の位置を指していれば、論理は状態６
に進む。ＴＯＰＱおよびＴＢＣが共に第３の位置を指し
ていれば、論理は状態７に進む。
【０５５０】−ＴＯＰＱが最後のバイト位置を指し、Ｔ
ＢＣが同じ位置を指していれば、論理は状態６に進む。
ＴＯＰＱが最後の位置を指し、ＴＢＣが他のどれかの位
置を指していれば、エラー状態状勢が設定され、論理は
状態１１に進む。
【０５５１】−この状態を出る前に、ＴＢＣ伝送データ
バイト・ポインタは、（最後のバイト位置が指されてい
ない場合）ＴＶから次の要求を受取るときＦＩＦＯＲか
ら呼出すべき次のバイトを指すように調節される。この
状態には、状態５から入るが、状態５の伝送データ取出
動作がＴＶに対して完了している場合に限られているこ
とに注意する。また、ポインタＴＢＣがこの時点で最後
の位置を指していれば、ＤＭＡＣの処置についての要求
が掲示されていてＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱ（ＴＦＭ
に待行列が処理されていることを示す）の作動を生じ、
この信号が（処理の完了後ＤＭＡＣにより）作動解除さ
れると直ちに、ＴＦＭ状態論理が、新しいＴＢＣ値およ
びＴＯＰＱ値を備えているＤＭＡＣにより供給された新
しいＴＤＦＳＷ情報を取出すことを要求されることにも
注目すること。
【０５５２】状態１１（ＩＮＴに割込要求を発生する）
−状態状勢がパリティエラーを示していればＴＦＭ＿Ｐ
ＡＲＩＴＹ＿ＥＲＲＯＲを経由して、その他の場合には
ＴＦＭ＿ＩＮＴ＿ＲＥＱを経由して、ＩＮＴに割込要求
を表明し、状態９に進む。ＴＦＭ＿ＩＮＴ＿ＲＥＱの表
明はＩＮＴに論理により現在表明されているＴＦＭ＿Ｅ
ＯＰ＿ＳＴＡＴＵＳが有効であることを示す（この情報
の処理の方法については下のＩＮＴの説明を参照）。
【０５５３】状態１２（更新されたＴＤＦＳＷをＦＩＦ
ＯＲに書込む）−（ＴＤＦＳＷを更新するため）他のど
れかの状態で発せられた書込要求、ＴＦＭ＿ＦＩＦＯＲ
＿ＷＲ１、をＦＩＦＯＲが承認するのを待つ。ＦＩＦＯ
Ｒ＿ＴＦＭ＿ＷＲ＿ＡＣＫが活性になると、書込要求の
表明を解除し、状態０に進む。
【０５５４】状態１３（ＲＤ２動作の第２の読出に対し
て整列する。−この状態は、ＦＩＦＯＲのタイミングを
ＴＦＭ＿ＦＩＦＯＲ＿ＲＤ２により開始された１対の連
続読出要求の第２の読出に関して整列させるのに使用さ
れる。次の状態は状態５である。
【０５５５】１２. 割込処理要素−ＩＮＴ、ＳＩＯ
【０５５６】１２.１ 概観 ＩＯＰ／ホストに関する割込報告は割込ハンドラ（ＩＮ
Ｔ）およびスレーブ入出力（ＳＩＯ）区画により処理さ
れる。ＩＮＴは、ＩＤＬＣを通じておよびＬ１回路か
ら、通信チャンネル事象に関連する要求ばかりでなくハ
ードウェアの故障に関連する要求をも監視し、関連する
割込要求を割込源を指す関連ベクトル情報と共にＳＩＯ
に提示し、関連状態情報をＴＳＲおよび下に説明するＩ
ＮＴ共通レジスタ（ＩＨＥＩＳＲ）の一つに格納するの
を管理する。ＳＩＯは、割込要求およびベクトルをＩＯ
Ｐ／ホストシステムに伝え、ＩＯＰからＴＳＲおよびＩ
ＤＬＣおよびＬ１回路の双方のレジスタへのアクセス径
路となってＩＯＰが割込要求に関連する格納状態を非同
期に取出すことができるようにする（たとえば、図５の
径路８５を、また下のＳＩＯの説明をも参照）。ＳＩＯ
は、割込処理以外のプロセス（初期設定／リセット機
能、時間交換状態の動的プログラミングなど）にも関係
しているが、その主な係り合いが割込要求および状態情
報の転送にあるのでこの章で説明する。
【０５５７】１２.２ ＩＮＴの機能 ＩＮＴは、報告に値する事象に関係する要求を、ＩＤＬ
Ｃを通じておよびＬ１回路から、監視し、関連条件また
は事象の源を識別するベクトル（１バイト）を組立て、
事象／条件に関係する状態情報の格納を監督し、ベクト
ルを要求と共にＳＩＯに伝える。ＳＩＯは、対応する要
求をＳＩＯ＿ＩＮＴ（図４３）、すなわちＩＯＰにより
連続的に監視される線、を経由してＩＯＰに提示され
る。その線が活性であり、且つＩＯＰがこれの処理に利
用できるときは、ＩＯＰは要求を承認し、関連ベクトル
をＳＩＯから取出す。所要割込処理プロセスを行う準備
が整っているときは、ＩＯＰはベクトルを使用してＩＤ
ＬＣまたはＬ１の割込源を確定するテーブル・ルックア
ップ動作を行い、ＳＩＯを通して関連状態情報を取出す
ように動作する。
【０５５８】ＩＤＬＣからＩＮＴに報告する価値ある事
象は、主に三つの部類、プロセス終端（ＥＯＰ）チャン
ネル割込、チャンネル化エラー割込、およびハードウェ
アエラー割込、に分類される。ＥＯＰおよびチャンネル
化エラー割込は各々、個々の源チャンネルに対応する３
２の亜分類を有している。ＥＯＰ割込は個別チャンネル
における予想事象（たとえば、フレーム端の検出）を示
す。チャンネル化エラー割込は、特定のチャンネルに影
響するハードウェアエラー状態（たとえば、特定のチャ
ンネルのデータまたは状態情報をＩＤＬＣ ＲＡＭの一
つから取出す際のパリティエラー）を示す。ハードウェ
アエラー割込は、すべてのチャンネルに影響する可能性
のある破滅的ハードウェアエラーを示す。
【０５５９】二つのベクトル部類がＬ１回路により行わ
れる要求に割当てられている。これらはＬ１要求をハー
ドウェアエラー事象およびチャンネル条件／エラー事象
として区別する。Ｌ１要求／ベクトルは、チャンネル化
ＩＤＬＣ要求より前に参加するよう優先権が与えられて
いるが、ＩＤＬＣ非チャンネル化ハードウェアエラーよ
り前ではない。割込の各部類に関して対応するベクトル
がＩＮＴにより形成され、関連要求と共にＳＩＯ／ＩＯ
Ｐに伝えられる。Ｌ１およびＩＤＬＣから発せられる要
求に関連する状態情報はそれぞれＬ１回路およびＩＤＬ
Ｃに格納され、ＩＯＰ／ＳＩＯの非同期動作により取出
される。ＩＤＬＣハードウェアエラーに関連する状態情
報は、ＩＮＴレジスタ（ＩＨＥＩＳＲ）に格納され、Ｉ
ＤＬＣチャンネル化事象およびエラー条件に関連する状
態はＴＳＲに格納される（下のＥＯＰＩＳＲ待行列およ
びＣＥＩＳＲレジスタ空間の説明を参照）。
【０５６０】ＩＮＴにより発生されＳＩＯ／ＩＯＰに伝
えられるベクトルは割込部類／源を示す。ベクトルの形
成および用法については下の１２.２.６に説明する。Ｉ
ＤＬＣ状態パラメータのフォーマットおよび機能的取扱
いについて次に説明する。
【０５６１】１２.２.１ プロセス終端（ＥＯＰ）チャ
ンネル割込 これらは通信チャンネルでの特定の予想事象（たとえ
ば、送受信プロセスに関する、受信フレーム終端および
伝送連鎖終端の各事象の検出、など）を示す。関連する
プロセス終端割込状態（ＥＯＰＩＳ）語（３２ビットづ
つ）は、個々の送受信要素によりラッチされ、ＩＮＴの
指導下にＲＳＭによりＴＳＲのプロセス終端割込チャン
ネル・レジスタ（ＥＯＰＩＳＲ）空間に格納される（図
６）。
【０５６２】各チャンネルは、ＴＳＲ内のこのような空
間１６個（図６、図４１のＥＯＰＩＳＲ０１〜ＥＯＰＩ
ＳＲ１６）から成る待行列が割当てられ、これはＩＮＴ
およびＩＯＰにより円形バッファとして管理される。各
チャンネルはまた、ＴＳＲに以下に説明するチャンネル
化エラー割込状態（ＣＥＩＳ）語を格納する一つのレジ
スタ空間（ＣＥＩＳＲ）を備えている。各チャンネルの
ＣＥＩＳＲに格納されている情報は、そのチャンネルの
ＥＯＰＩＳＲ待行列の状態を示し、新しいＥＯＰＩＳ情
報を格納するのに利用できる次の待行列位置を示す次期
状態記憶位置（ＮＳＬ）ポインタを備えている（下の１
２.２.２を参照）。ＮＳＬポインタは、記述事項がポイ
ンタの現在値により指定された待行列位置に書込まれる
につれてＩＮＴにより修正される。
【０５６３】ＥＯＰ状態を示す各ＩＤＬＣベクトルにつ
いて、ＩＯＰは待行列から（ＳＩＯを経由して）一つの
ＥＯＰＩＳ語を読出さなければならない。各チャンネル
の待行列について現在未決定のベクトルの数の指示（Ｎ
ＯＶ）がそれぞれのＣＥＩＳＲ／ＴＳＲ空間に格納され
ている。この指示は、状態エントリの待行列への書込と
関連してＩＮＴにより歩進され、一つ以上の状態語が待
行列からＩＯＰにより取出されたことの指示を受取った
ときＩＮＴにより減らされる（下の単一状態モードおよ
び多数状態モードの説明を参照）。それ故この指示は待
行列の「満杯」を示すものである。ＩＮＴは、一定数の
ベクトル（その数は下に説明する単一状態動作モードお
よび多数状態動作モードについて異なっている）がその
待行列について未決定になっているとき待行列のあふれ
が差迫っていることを検出する。
【０５６４】語が何時待行列から取出されたかの明白な
指示は存在しないし、このような取出しを待行列に入力
する順序と合せて順序づける要求事項も存在しない。更
に、多数状態モードで行われる待行列エントリに関し
て、以下に説明するように、ＩＯＰは、関連ベクトルを
処理する割込処理ルーチンにある間に（このようなルー
チンの簡単化を考慮して）このようなエントリを読出す
必要がない。またこのようなエントリの処理をその状態
取出し処理に従って承認する必要もないが、下に説明す
るようにＨＰＣＲトグルおよびＳＷＲＣパラメータの更
新によりその処理の指示を与える。これにより、他の場
合にＩＯＰ状態取出しプロセスに課されることになるリ
アルタイムの束縛が緩和される。
【０５６５】上述のＨＰＣＲトグル機能およびＳＷＲＣ
（状態語読出しカウント）機能をＩＮＴが監視してＣＥ
ＩＳＲ機能ＮＯＶおよびＮＳＬを更新する時期を判断
し、後者により新しいＥＯＰＩＳエントリが何時何処で
行われるかが決まる。トグルおよびＳＷＲＣを格納する
ＨＰＣＲレジスタはＲＳＭに設けられている（上のＲＳ
Ｍの説明を参照）。
【０５６６】ＩＯＰにより（「多数状態」モードで）一
度に取出すことができる待行列エントリの数についての
制限も存在しない。したがって、待行列に所定時刻に１
０個のＥＯＰＩＳ語が入っていれば、ＩＯＰ／ＳＩＯは
その取出しプロセスを１回実行するだけで１０個すべて
（またはそれより少く）取出すことが可能である。ＨＰ
ＣＲのトグルおよびＳＷＲＣパラメータのＩＯＰ更新は
その待行列処理にきつく結び付いている必要はないの
で、ＩＯＰが先のエントリにアクセスしてから更に多数
のエントリをＩＮＴ／ＲＳＭにより待行列に置くこと、
およびこのような更に多数のエントリをＨＰＣＲエント
リが更新される前に取出すことが可能である。したがっ
て、ＩＯＰがそのＨＰＣＲの更新にあたり別々に行われ
る待行列アクセス・プロセスで取出されたエントリを捕
えることができる。
【０５６７】当業者には遠隔地起源の伝送が遠隔モード
で受取ったフレームの数の指示を示すことが理解される
はずである。したがって、ＩＯＰにはＩＤＬＣにより実
際に伝送されたフレームの数を遠隔モードでおそらく受
取ったこのようなフレームの数と比較する能力がある。
ＩＯＰはまたどんな瞬間にでもどれだけの伝送フレーム
を連鎖処理のためＩＤＬＣ／ＤＭＡＣに利用可能になっ
ているかを知っているので、ＩＯＰは、必要なら、受信
フレーム終端割込状態取出し（ＥＯＰＩＳＲ待行列エン
トリ）のその処理に対して、利用可能になるフレームの
数を調整し、ＩＤＬＣ待行列のあふれという禁止的異常
動作が生ずる可能性がないようにすることができる。
【０５６８】ここで注目すべき点は、ＩＯＰの過負荷を
防止しながら回路網でのチャンネル・リンクの使用を不
充分にしないように、伝送ロードと割込状態取出し活動
とを釣合わせることはＩＤＬＣ機構の機能であるという
ことである。ただし、この釣合せは、ＩＤＬＣ ＥＯＰ
ＩＳＲ多数状態モード待行列エントリ（受信フレーム終
端事象を表わす）のＩＯＰによる取出し処理を関連割込
ベクトルの処理と別に、またトグルおよびＳＷＲＣの各
パラメータの更新と別に処理することができる（すなわ
ち、これら機能をＩＯＰ内部でマルチタスクで効率良く
処理することができる）ので、現在のところ容易である
ということが明らかなはずである。また、ＩＤＬＣベク
トルの提示にあたり、状態待合せおよび待行列管理が効
率的なマルチタスク式に管理可能であることも明らかな
はずである。
【０５６９】注目する他の点は、ＥＯＰＩＳエントリが
たとえば音声電話信号を運ぶクリア・チャンネルとは別
にプロトコル通信に対して構成されたチャンネル（たと
えば、ＨＤＬＣ）に対してのみ行われることである（ク
リア・チャンネルは、特別なフレーム限界画定フラグな
どの無い連続流れでデータを処理し、関連するリンク
は、別のチャンネルで運ばれる制御信号の交換により確
立される）。
【０５７０】ＥＯＰＩＳ語の形態を図４０に示す。各フ
ィールドのビットの数は、フィールドの簡略記憶記号の
下に括弧内に示してある。フィールドＩＱＯ（割込状態
あふれ指示子）の下の「Ａ」は、このパラメータが常に
有効であること、したがって関連エントリが待行列から
取出されたときはいつでもＩＯＰルーチンによりチェッ
クされるべきであること、を示す。ＩＱＯが設定されて
待行列があふれていることを示すと、それぞれのチャン
ネルのＣＥＩＳＲパラメータが（ＩＯＰ／ＳＩＯ）によ
り再初期設定されるまで、それ以上のエントリは待行列
に入ることができない。
【０５７１】ＴおよびＲと記したフィールドは、それぞ
れ伝送および受信のプロセス状態に関連する。Ｔフィー
ルドは、三つの１ビット指示、ＸＭＩＴ ＥＯＳ（到達
したまたは到達しない連鎖の伝送終端）、ＸＭＩＴ Ａ
ＢＴ／ＩＤＬ（送られたまたは送られない伝送打切／ア
イドル、チャンネルでアンダーラン検出の連続として送
られる）、ＸＭＩＴ ＵＮＤＲ（発生したまたは発生し
ない伝送アンダーラン）、から構成されている。
【０５７２】Ｒフィールドは、４個の１ビット「源」指
示および６個の状態指示を備えている。後者の内４個は
１ビット・パラメータ、１個は４ビット・パラメータ、
残りの１個は１６ビットの項である。源指示は、ＳＲＣ
ＥＯＦ（源は発生したフレームの終りでありまたは終
りでない）、ＳＲＣ ＡＢＣ（源は発生したアドレス境
界チェックでありまたはそうでない）、およびＳＲＣ
ＩＤＬ（源が受取ったアイドル指示でありまたはそうで
ない）を備えている。状態指示は、ＲＤＤ（受信ＲＭＡ
使用禁止。それぞれのチャンネルのＣＣＲでのＤＭＡ受
信が使用禁止であるか使用可能であるかを示す）、ＴＸ
ＣＮＴ（それぞれの割込要求が掲示されたときまでに
現在の連鎖で伝送されたフレームの数のカウント）、Ｒ
ＣＶ ＯＡＳ（要求が掲示されたとき受信オクテット整
列状態が有効であった）、ＲＣＶＣＲＣ（掲示の時刻に
検出されたまたは検出されなかったＣＲＣエラー）、Ｒ
ＣＶ ＯＶＦ（ＦＩＦＯＲの受信側があふれたまたはあ
ふれなかった）、およびＲＣＶ ＤＢＣ（受信ＤＭＡバ
イト・カウント。現在の受信フレーム期間中にＩＯＰ記
憶装置にＤＭＡされたデータバイトの数を示す。ＨＤＬ
Ｃプロトコルに関するこの指示にはデータおよびＣＲＣ
バイトの総数が入っており、ＲＣＶ ＯＶＦがあふれを
示していず且つ源指示子ＳＲＣ ＡＢＴ、ＳＲＣ ＩＤ
Ｌ、またはＳＲＣ ＥＯＦの一つが活性であるときに限
り有効である）、を備えている。前述のＲフィールドに
関して下記に注目すべきである。
【０５７３】ＥＯＦが活性であるとき、伝送カウントＴ
Ｘ ＣＮＴが有効であり、ＩＯＰは状態パラメータをチ
ェックしてその記憶装置（ＲＣＶ ＤＢＣ）にＤＭＡさ
れたデータの長さを確認し、フレームの受信中にＯＡ
Ｓ、ＣＲＣ、またはＯＶＦエラー状態が発生したか確認
しなければならない。
【０５７４】ＳＲＣ ＡＢＣが活性であるとき、ＲＣＶ
ＤＢＣ状態は有効である。伝送割込は処理され続ける
が、受信割込は抑制される。ＩＯＰはそれぞれのチャン
ネルへの受入れを禁止し、新しい境界アドレスをプログ
ラムし、受入れを再び可能にすることによりこの状態か
ら回復する。
【０５７５】ＳＲＣ ＡＢＴが活性であるとき、遠隔地
起源の打切信号が検出されるとチャンネルはそれとなく
フレームを受信している。これが発生すると、ＲＣＶ
ＤＢＣ状態だけが状態フィールドで有効である。ＲＣＶ
ＣＲＣ状態指示は活性に設定され、無視されるべきで
ある。
【０５７６】ＳＲＣ ＩＤＬが活性であり且つそれぞれ
のチャンネルが半二重モードで動作していれば、ＩＯＰ
は、チャンネル線を周回してそのチャンネルでの伝送を
可能とすべきことを効果的に知らされる。この状況で
は、ＲＣＶ ＤＢＣ状態だけが有効である。ＲＣＶ Ｃ
ＲＣはＩＤＬＣにより活性に設定されるが、無視すべき
である。
【０５７７】ＲＤＤが受信ＤＭＡが使用禁止であり且つ
ＳＲＣ ＡＢＣが不活性であることを示していれば、Ｒ
ＣＶ ＤＢＣを無視すべきである（この環境は、ＤＭＡ
Ｃが先に使用禁止になっており、したがって有効データ
をＩＯＰ記憶装置にＤＭＡすることができなかったこと
を意味している）。
【０５７８】ＴＸ ＣＮＴは、ＩＤＬＣにより伝送され
たフレーム数の累積カウントである。これは幾つかの理
由でフレームの受入れに関連する各ＥＯＰＩＳ語に対し
て（すなわち、Ｒフィールドに）ＩＤＬＣにより挿入さ
れる。ＩＤＬＣの伝送ＤＭＡ連鎖能力により（下のＤＭ
ＡＣの説明を参照）、個々のフレームの伝送を報告する
ＩＯＰのＩＤＬＣ割込を除去することによりＩＯＰ母線
の帯域幅および処理時間を維持することが決定された。
それにもかかわらず、各全二重チャンネル・リンクの受
信側の完全さを確保するために、受信フレームが源によ
り受取られたフレーム数を表わすこのようなフレームの
それぞれの源により送られた受信カウントを備えている
限り、この伝送フレーム・カウント情報をＩＯＰに適時
に供給する必要がある。したがって、伝送フレームのカ
ウントはＩＯＰが誤り受信カウント指示を区別して伝送
の完全性を（たとえば、実際に受取らなかったフレーム
を再伝送することにより）保つのに必要になる。
【０５７９】伝送ＤＭＡ連鎖可能性を有するＩＤＬＣの
ような装置に関して、伝送フレーム・カウントをＩＯＰ
に適時に示すことの他の利点または可能な用途は、ＩＯ
Ｐがバッファ空間を適時に解放して連鎖伝送活動を動的
に支持することができるようにすることである。少くと
も一定のフレームがＩＤＬＣにより伝送され、遠隔点で
受信されたことを確認するのにＴＸ ＣＮＴを使用し
て、ＩＯＰは、新しい伝送データをそのバッファ記憶装
置空間の、少くともそれら一定のフレームの既に伝送さ
れたデータの入っている、部分に挿入することができ
る。このようにして、連鎖式ＩＤＬＣ伝送を支持するの
に必要なＩＯＰバッファ空間の量を、ＩＯＰがバッファ
空間を解放する前にＩＤＬＣからの（伝送）連鎖終端指
示を待たなければならない場合に必要となる量に対し
て、減らすことができる。
【０５８０】ＲＣＶ ＯＡＳがオクテット整列を示す
と、またはＲＣＶ ＣＲＣがＣＲＣエラーを示すと、そ
れぞれのフレームには見掛上エラーが入るから、そのフ
レームをＩＯＰが捨てなければならない。
【０５８１】ＲＣＶ ＯＶＦがＦＩＦＯＲあふれを示す
と、ＲＣＶ ＤＢＣの値は、０以外であれば、ＩＯＰ記
憶装置にＤＭＡされ且つＩＯＰ記憶装置内の、次の受信
フレームのＤＭＡ伝送を始めるべき記憶位置を確定する
のに有用になる、最後のバイトの記憶位置を間接的に示
す。ＤＢＣの値が０であれば、その次の記憶位置を決め
るのにそれ以上の計算は不要である。
【０５８２】１２.２.２ チャンネル化エラー割込 これら割込は、特定のチャンネルに影響し他のチャンネ
ルには影響しないハードウェアエラー、すなわちチャン
ネル空間に対するＦＩＦＯＲパリティエラーかまたはＴ
ＳＲパリティエラー、に関係している。上に注記したと
おり、これら割込に関連する状態は、関連チャンネルの
ＥＯＰＩＳ待行列を管理するパラメータを備えている。
独特なベクトルを各チャンネルのチャンネル化エラー割
込について発生することができる。この種の割込の後、
チャンネルは使用禁止になり、再使用前に再び使用可能
にならなければならない。
【０５８３】ＣＥＩＳＲ情報の形態を図３９に示す。１
５個の予備／未使用空間および１７個の活動的に使用さ
れるフィールドがある。後者は、４個の１ビット指示Ｗ
ＶＡ、ＰＴＶ、ＩＱＯ、およびＳＷＡ、２個の２ビット
指示ＰＥおよびＩＭ、１個の４ビット・パラメータＮＳ
Ｌ、および１個の５ビット・パラメータＮＯＶ、を備え
ている。活動フィールドについては下に個別に説明す
る。
【０５８４】１２.２.３ ハードウェア・エラー割込 これらは、すべてのチャンネルに影響する可能性のある
破滅的なハードウェア関連エラーに関係する。関連状態
は、ＩＮＴ内の専用レジスタ（ＩＨＥＩＳレジスタ）に
保持されているＩＤＬＣハードウェア割込状態（ＩＨＥ
ＩＳ）語から構成されている。この語は、図３８に示す
簡略記憶記号ラベルおよび形態を有する１４個の活動的
に使用される１ビット・パラメータから構成されてい
る。ＩＨＥＩＳＲレジスタの残りの１８空間は未使用／
予備である。１４個の活動的に使用される指示子は、１
０個の「状態」指示子および４個の「源」指示子から構
成される。
【０５８５】状態指示子はＩＤＬＣから公式的に割込ま
ずにＩＯＰにより活性に設定される。関連状態条件は、
ＩＤＬＣがＩＯＰと通信を行いながら、ＩＯＰ／ＳＩＯ
直接アクセスまたはＤＭＡＣ動作の結果として、エラー
を検出したとき発生する。このようなエラーが検出され
ると、ＩＤＬＣはＩＯＰへの承認を保留し、これにより
ＩＯＰにタイムアウト経過／エラーが発生する（これに
より公式的割込処理を行わずにＩＨＥＩＳＲ状態指示子
が設定される）。源指示子は破滅的エラー条件が発生す
る結果として活性に設定される。このようなエラー条件
は典型的には回復不能であり、通常はＩＤＬＣが動作不
能であることを示す。源ビットは診断故障分離の目的に
有用である。
【０５８６】１２.２.４ 伝送及び割り込み処理 ＩＮＴをして割り込みを発生させる表示を引き起こすＩ
ＤＬＣ伝送処理及び受信処理機能は、基底チャンネル及
びハイパーチャンネルについて同一であるので、それは
本発明では関係がないと考慮して説明は省略する。
【０５８７】１２.２.５ 割込ベクトルの形態、発生、
およびＩＯＰの使用法 ＩＮＴにより発生される割込ベクトルは割込の源に対応
する各１バイトに符号化された数値である。源は、ＩＤ
ＬＣチップレベルのハードウェアエラー、Ｌ１チップレ
ベルのハードウェアエラー、Ｌ１チャンネル化事象また
はエラー、ＩＤＬＣチャンネル化エラーまたはＩＤＬＣ
チャンネル・プロセス事象、の内の一つである。ＩＤＬ
Ｃチャンネル化エラーおよびプロセス事象に対して源は
更に、それぞれの（パリティ）エラーまたはプロセス事
象が検出されたときにサービスされていた３２チャンネ
ルの内の特定の一つを示すように分解される。したがっ
て、ベクトル数の範囲は事実６７個の値を超える（ＩＤ
ＬＣおよびＬ１チップレベルのハードウェアエラー２
個、Ｌ１チャンネル化事象またはエラーに関する１個、
ＩＤＬＣチャンネル化エラーに関する３２個、およびＩ
ＤＬＣチャンネル・プロセス事象に関する３２個）。
【０５８８】ＩＯＰは、ＩＯＰ記憶装置のルックアップ
テーブルの６７個のエントリのそれぞれの一つにアクセ
スするのにベクトルを使用する。テーブルのエントリ
は、上に注記したように、ＩＯＰがその割込処理プロセ
スを行うのに必要な別の情報と共にそれぞれの割込源の
正体を特別に指示する。ＩＮＴがベクトルを構成する方
法により、テーブルおよびその部分は、ＩＯＰによりそ
の記憶装置の２５６語区画の中の異なる部分に、すなわ
ち８ビットによりアドレス可能な範囲、および（ＩＮＴ
ベクトル）、およびＩＯＰにより固定されている基本値
に、再配置することができる。
【０５８９】割込源がＩＤＬＣチャンネル化事象または
エラー以外（すなわち、ＩＤＬＣハードウェア関連、Ｌ
１ハードウェアエラー関連、またはＬ１チャンネル事象
関連）であれば、ＩＮＴは、ＳＩＯ（図５および図４
３）に設置されているＩＣＲ（ＩＤＬＣ構成）レジスタ
の６ビットＩＩＶＯ（ＩＤＬＣ割込ベクトル・オフセッ
ト）値および源に関連する２ビット値を使用してベクト
ルを形成する。２ビット値は、ＩＮＴのＩＮＴ＿ＣＨＰ
状態機械の構成要素により発生され（下の１２.２.７を
参照）、その状態機械によりＳＩＯ／ＩＣＲから転送さ
れたＩＩＶＯオフセット値に連結されて完全ベクトル
（ＩＮＴ＿ＣＨＰ＿ＶＥＣＴＯＲ）を形成する。オフセ
ット値は、ＩＯＰにより計画的に選定され、ＩＤＬＣが
初期設定されるときＩＯＰ／ＳＩＯによりＩＣＲに設定
されるが、ＩＯＰにより６４オフセット位置の一つを
（ＩＯＰにより固定されている基本記憶位置に対して）
選択するのに使用される。各オフセット位置は、位置の
４語群の境界を表わす。ＩＮＴ状態機械により連結され
る２ビット値はＩＯＰによりオフセット値により指定さ
れた位置群内の４個の記憶位置から１個を選択するのに
使用される。
【０５９０】割込源がＩＤＬＣチャンネル化であると
き、ベクトルは、ＩＣＲレジスタのＣＩＶＯ（チャンネ
ル割込ベクトル・オフセット）フィールドから取った２
ビット・オフセット値およびＩＮＴのＩＮＴ＿ＣＨＮ状
態機械により内部的に決定された６ビット値を使用して
形成される。オフセット値および内部的に決定された値
は状態機械で連結されて完全ベクトル（ＩＮＴ＿ＣＨＮ
＿ＶＥＣＴＯＲ）を形成し、これはＳＩＯ／ＩＯＰに提
示される。オフセット値は、ＩＯＰにより計画的に決定
され、ＩＤＬＣ初期設定中にＩＣＲ内に設定される。Ｉ
ＯＰは、２ビット・オフセットを使用して、ＩＯＰ記憶
装置の記憶装置のそれぞれ別個の６４語群の境界に、Ｉ
ＯＰにより固定された基本位置／値に対して、４オフセ
ット位置の一つを設置する。ＩＯＰは６ビット値を使用
してオフセット値により指定された空間内の６４記憶位
置の一つにアドレスする。アドレスされる記憶位置は、
ＩＯＰがベクトルに割込んで所定の割込処理プロセスと
連結するのに必要な情報を備えている。
【０５９１】１２.２.６ ＩＮＴ区画の論理 図３７は、割込（ＩＮＴ）区画の主要論理構成要素（状
態機械など）をそのレジスタ、外部インターフェース、
および制御信号と共に示す。この区画は、状態機械２６
０（ＩＮＴ＿ＣＨＮ）および２６１（ＩＮＴ＿ＣＨ
Ｐ）、ＣＥＩＳレジスタ２６２、ＥＯＰＩＳラッチ２６
３、およびＩＨＥＩＳＲレジスタ２６４、を備えてい
る。
【０５９２】状態機械２６０および２６１は、個別に分
離された論理ユニットとして動作し、ユニット２６０
は、プロセス事象およびチャンネル化パリティエラー発
生に対してチャンネル化モードとして動作し、ユニット
２６１は、ＩＤＬＣおよびＬ１回路の両者でのハードウ
ェアエラー事象の他Ｌ１回路で発生するチャンネル事象
に対しても非同期的に動作する。
【０５９３】レジスタ２６２は、ＣＥＩＳ情報を現在サ
ービスされるチャンネルに対してラッチするのに使用さ
れる。ラッチ２６３は、ＥＯＰＩＳ情報をそのチャンネ
ルに対してラッチするのに使用される。レジスタ２６４
は、状態情報をハードウェアエラーに対して保持するの
に使用される。
【０５９４】ＩＮＴ区画の主要機能は、内部ＩＤＬＣ要
求およびＬ１回路からの外部要求を含む割込指示に応答
し、このような指示に関する割込情報を収集、格納し、
（ＴＳＲの）（チャンネル化）ＥＯＰＩＳＲ待行列を管
理し、他の区画からの指示に対してベクトルを構成し、
このようなベクトルを関連割込要求と共に、ＩＯＰに転
送するためＳＩＯ区画に提示することである。ＩＯＰ
は、テーブル・ルックアップ動作でベクトルを使用して
それぞれの割込源（Ｌ１チャンネル、Ｌ１チップ・ハー
ドウェア、ＩＤＬＣチップ・ハードウェア、３２ＩＤＬ
Ｃチャンネルの特定の一つにおけるプロセス事象、また
は３２ＩＤＬＣチャンネルの特定の一つにおけるパリテ
ィエラー発生）を識別し、テーブル情報を使用して適切
な割込処理ルーチンと連結し、そのルーチンを使用して
関連割込状態をＳＩＯを経由してＩＤＬＣから取出す。
【０５９５】ＩＮＴ＿ＣＨＮ状態機械２６０は、チャン
ネル化ＩＤＬＣプロセス事象に関して動作するが、ＩＮ
Ｔ＿ＣＨＰ状態機械２６１は、ＩＤＬＣハードウェア関
連エラー状態およびＬ１状態（チップレベルエラーおよ
び／またはチャンネル化事象）に関して動作する。
【０５９６】ＩＮＴ＿ＣＨＮは、時間交換環境で動作す
る。活性チャンネルに関連するタイムスロットで、ＲＳ
Ｍは、ＴＳＲからのチャンネル化時間交換状態をレジス
タ２６２に、ＲＳＭ＿ＴＳＲ＿ＢＵＳを経由してロード
し、ＩＮＴ＿ＣＨＮ状態機械の動作をＲＳＭ＿ＩＮＴ＿
ＳＴＡＲＴパルスで開始する。ＣＥＩＳＲにおけるビッ
ト割当を図３９に示し、下の１２.２.８で説明する。そ
の動作中、ＩＮＴ＿ＣＨＮは、チャンネル事象入力を、
それぞれの要求指示（ＴＬ１＿ＩＮＴ＿ＲＥＱ、ＴＦＭ
＿ＩＮＴ＿ＲＥＱ）に応じて、ＥＯＰＩＳＲ状態ラッチ
２６３のＴＬ１、ＴＦＭ、およびＲＦＭから受取る。こ
れらラッチは、受信プロセスまたは伝送プロセスのどれ
かが始まる前にクリアされる。ＩＮＴ動作中のそれらの
値は、ＩＮＴ＿ＣＨＮにより特別に解釈されることはな
い。
【０５９７】ＩＮＴ＿ＣＨＮは、２ビットの内部レジス
タを使用して、タイムスロットを横断して保存されるこ
とのない一時的ＥＯＰ ＷＡＩＴ ＳＴＡＴＥ ＬＡＴ
ＣＨ値を保持し、ＩＮＴ＿ＣＨＮがその状態７で取るべ
き処置を、ＥＯＰＩＳＲ状態に格納、ＥＯＰＩＳＲの無
視、またはＥＯＰＩＳＲのクリア、の内の一つとして決
定する。ＥＯＰＩＳまたはＣＥＩＳの状態を格納すべき
場合には、ＩＮＴ＿ＣＨＮは、スロットの終りにＩＮＴ
＿ＥＯＰをＲＳＭに表明し、ＣＥＩＳＲレジスタ２６２
の内容をＲＳＭに転送する。ＲＳＭは、転送されたＣＥ
ＩＳ情報のＳＷＡ（状態語利用可能）ビットを調べてス
ロット期間中にＥＯＰＩＳ状態が（ＴＬ１、ＴＦＭ、ま
たはＲＦＭで）ラッチされたか確認する。状態がラッチ
されていたならば、それぞれのラッチ区画からの状態
を、書込むべき待行列空間を設置するという転送ＣＥＩ
Ｓ情報内の次期状態位置（ＮＳＬ）ビットを使用して、
ＴＳＲのＥＯＰＩＳＲ待行列に格納するのはＲＳＭの責
任である。ＲＳＭは、ＮＳＬをチャンネル番号の所定の
機能である（ＴＳＲの）基本アドレスに連結することに
よりＥＯＰＩＳＲが書込まれる実際のＴＳＲアドレス位
置を発生する。
【０５９８】ＲＳＭはＴＳＲに対しＥＯＰＩＳＲ転出入
を行うが、ＥＯＰＩＳＲ待行列の管理はＩＮＴ＿ＣＨＮ
状態機械の責任である。ＩＮＴ＿ＣＨＮ状態機械は、Ｅ
ＯＰＩＳＲ状態待行列を、待行列が１６事象の深さを超
えてまさにあふれようとしているとき、またはパリティ
エラーがＴＳＲ、ＦＩＦＯＲ、またはＤＭＡＲに関して
検出されているとき、「遮断する」責任もある。ＴＳＲ
およびＤＭＡＲに対するパリティエラーは、それぞれＴ
ＳＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲおよびＤＭＡＲ＿ＰＡ
ＲＩＴＹ＿ＥＲＲＯＲを経由して示される。ＦＩＦＯＲ
に関連するパリティエラーはそれぞれＲＦＭ＿ＰＡＲＩ
ＴＹ＿ＥＲＲＯＲおよびＴＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲ
ＯＲを経由して示される。
【０５９９】ＴＳＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲを介し
てＲＳＭによって示されるＴＳＲパリティ・エラーに関
連して、図２６を参照されたい。ここでは、「ＴＳＲ＿
ＰＡＲＩＴＹ＿ＥＲＲＯＲ（ＯＤＤ／ＥＶＥＮ）」とい
う記号によって示されるように、実際の表示が２つのラ
イン（奇数または偶数ライン）のうちの１つ上で行われ
る。ＲＳＭがＴＳＲに対するアクセスの間にパリティ・
エラーに遭遇すると、ＲＳＭは、使用されているアドレ
スが奇数と偶数のどちらの番号の基底チャンネルである
かをを決定し、奇数または偶数の個別のＴＳＲ＿ＰＡＲ
ＩＴＹ＿ＥＲＲＯＲライン上でＩＮＴに対してエラー表
示を提供する。このことは、ＩＮＴ及びＲＳＭがエラー
状況をＴＳＲ中の不正な基底チャンネル空間にログする
ことを防止する。
【０６００】図３を参照すると、（ＣＥＩＳＲ及びＥＯ
ＰＩＳＲ状況パラメータのＩＮＴによる）同期割り込み
は、スロット遷移に関連して終了すべき最後のＩＤＬＣ
機能である。このため、例えば、もし、ＲＳＭが次の奇
数番号基底チャンネルの予備ＣＣＲパラメータをフェッ
チしている間にＩＮＴに偶数番号基底チャンネルを指し
示すタイム・スロット表示（ＲＳＭ＿ＴＳＩ）がある瞬
間に提供されるなら、その瞬間にＴＳＲパリティ・エラ
ーの表示が曖昧な効果をもたらすことになろう。そし
て、もしＩＮＴがその表示に瞬間的に反応し、エラー状
況をその内部ＣＥＩＳＲレジスタにログしたなら（これ
については後述）、その状況はＲＳＭによって偶数番号
の空間にＲＳＭによって書かれることになる。それゆ
え、代わりに、その表示は、偶奇の表示とともに与えら
れ、ＩＮＴは、タイム・スロット表示が変わるまで関連
する状況の発生を遅延すべきかどうかを決定する。
【０６０１】もちろん、ＲＳＭには、曖昧でない時点ま
でＩＮＴに対するそのＴＳＲパリティ・エラー表示を遅
延させるように制約を加えることもできるが、便宜上、
ここでは、そのような事態は、ＩＮＴに偶奇の関連性を
提供し、パリティ・エラー事象に関連するＣＥＩＳＲエ
ラー状況の発生を遅延すべきかどうかのタイム・スロッ
ト表示から決定させることによって、処理し得ると決定
された。ＴＳＲパリティ・エラーがこのように、偶奇の
表示によって処理されるとき、ＩＮＴは、ＩＮＴ＿ＰＥ
＿ＲＳＴ（ＯＤＤ／ＥＶＥＮ）に示されている、ＲＳＭ
に対する偶奇リセット表示を返すことによって個々の表
示の処理を認識しなくてはならず、これによって、ＲＳ
Ｍはその表示を再度主張することができる。
【０６０２】上述のＴＳＲパリティ・エラー処理は、ハ
イパーチャンネルがアクティブであるときさらに複雑化
される。というのは、そのとき、ＲＳＭタイム・スロッ
ト表示は、偶数番目の構成スロットが終了しつつある間
に、奇数番目の参照スロットを指し示すことができるか
らである。このため、もしＲＳＭが、構成スロットに続
く奇数番目のスロットに関連するＴＳＲパリティ・エラ
ーに遭遇し、ＩＮＴに対して奇数エラー表示を提供する
なら、結果の動作は曖昧となる（ＩＮＴは奇数パリティ
・エラー表示と奇数タイム・スロット表示とを眺めて、
直ちにエラー状況を発生し、これは、ＲＳＭによって、
構成スロットに続くスロットに関連する空間ではなく
て、奇数参照スロットに関連するＴＳＲ空間に書かれ
る）。この可能性は、ここでは、ＩＮＴに、（実際にＢ
ＴＤＭで発生しているスロットの最下位ビットを示す）
表示ＲＳＭ＿ＬＳＢＳを与えることによって、解消され
る。このことは、この状況では、構成スロットの偶数番
目の関連性を示唆することになる。ＩＮＴは次に、タイ
ム・スロットの最下位ビットとＬＳＢＳの間の不一致を
認識して、それに従いＴＳＲエラー状況の発生を遅延さ
せる。
【０６０３】図２６に示されている各パリティ・エラー
・ソース（ＴＳＲ、ＲＦＭ、ＴＦＭ、ＤＭＡＲ）に関連
して、固有のハードフェア・エラー割り込みが、エラー
が生じたチャンネルに発生される。ＥＯＰＩＳＲキュー
の切迫したオーバーフローに関連して、ＩＱＯビットが
キューの最後の（最後に入力された）ＥＯＰＩＳＲ状況
ワード中でセットされる（これにより、そのワードがＩ
ＯＰによって検索されるとき、オーバーフロー・エラー
がＩＯＰに対して表示される。
【０６０４】ＩＮＴ＿ＣＨＮ状態機械は、二つのレジス
タ、すなわち、ＳＩＯのＩＣＲ（ＩＤＬＣ構成レジス
タ）およびＲＳＭのＨＰＣＲ（ＨＤＬＣプロトコル構成
レジスタ）から入力を受取る。ＩＣＲの内容は、ＩＤＬ
Ｃ初期設定時にＩＯＰによりプログラムされ、チャンネ
ル化されていない（すべてのチャンネル・プロセスに不
変に適用される）。ＨＰＣＲは、チャンネル化されてお
り（チャンネルごとに異なっている）、時間交換中に各
チャンネルのＴＳＲ空間（図７を参照）からロードされ
る。各チャンネルのＨＰＣＲ語の内容は、ＩＯＰ／ＳＩ
Ｏによりプログラム可能に設定される。これらレジスタ
の現在関係しているフィールドについて以下に特に説明
する。
【０６０５】ＩＮＴ＿ＣＨＮ状態機械は、ＥＯＰＩＳＲ
待行列をＩＣＲレジスタに設定するＱＭビットに基き二
つのプログラム可能モードの一つで管理される。ＩＣＰ
／ＱＭビット値は、ＩＤＬＣ初期設定時にＩＯＰにより
プログラムされる。ＩＮＴはこのビットをＩＣＲ＿ＱＭ
（図３７）で受取り、ＱＭビット値に基き単一状態語ま
たは多数状態語の形成を支持する。単一状態モードで
は、単一割込ベクトルを発生し、ＥＯＰＩＳＲ待行列に
関する事象エントリごとにＩＯＰに送られる。多数状態
モードでは単一ベクトルをＥＯＰＩＳＲ待行列に関する
多数状態事象エントリに対して発生することができる。
【０６０６】多数状態モードにはＩＯＰ割込処理ルーチ
ンの割込径路長が短くなるという点で性能上の利点があ
るが、待行列へのＩＯＰアクセスの管理に関してルーチ
ンの複雑さが増すという短所がある。多数状態モードを
使用するとき、ＩＯＰは、待行列から取出した状態語の
数を、関連する値を（チャンネル化）ＨＰＣＲレジスタ
に書込み、そのレジスタ内のトグル・ビットの極性を転
回させることにより、承認する。下のＳＷＲＣ（状態語
読出カウント）およびＨＰＣＲのトグル・フィールドの
説明を参照のこと。これらフィールドは、ＨＰＣＲ＿Ｅ
ＯＰ＿ＴＯＧＧＬＥおよびＨＰＣＲ＿ＭＩＣ＿ＡＣＫで
ＩＮＴに入力される（図３７）。
【０６０７】ＣＥＩＳＲレジスタ２６２の前トグル・ビ
ット値（ＰＴＶ）は、ＩＯＰがそれぞれのチャンネルの
待行列にアクセスし、一つ以上のエントリをそこから取
出したことを示す不釣合についてＨＰＣＲ＿ＥＯＰ＿Ｔ
ＯＧＧＬＥと比較される。この機構はＩＮＴにより未取
出し／未決定待行列エントリのオーバライティングに対
して保護するのに使用される。未解決ベクトルの数（Ｎ
ＯＶ）は、ＩＮＴが多数状態モードにあるときＥＯＰＩ
ＳＲ待行列にある状態語の数を実際に意味する。ＮＯＶ
は、ＩＯＰが待行列から取出した状態語の数を承認して
からＨＰＣＲ＿ＭＩＣ＿ＡＣＫにある値を用いてＩＮＴ
によって減らされる。これによりＴＳＲの関連記憶位置
が解放されて再び使用できるようになり、したがって待
行列の循環性が維持される。
【０６０８】ＩＯＰによるＥＯＰＩＳＲ待行列アクセス
には次のような動作の連鎖がある。（１）ＣＥＩＳＲを
（ＳＩＯを経由してＴＳＲから）読出し、未決定状態語
カウントＮＯＶ（未解決ベクトルの数）および未決定エ
ントリの始めに対する待行列オフセット・アドレスＮＳ
Ｌ（次の状態記憶位置）を得る。（２）ＥＯＰＩＳＲ語
（単数または複数）を待行列から読出す（単一状態モー
ドでは１語、多数状態モードでは１語以上１６語ま
で）、（３）ＨＰＣＲを（ＴＳＲから）読出す、および
（４）更新された（反転された）トグル極性、ＳＷＲＣ
およびＬＳＡ（リンク・ステーション・アドレス）、の
値を必要ならＨＰＣＲ／ＴＳＲに書込む（先に注記した
ように、ＩＮＴはＨＰＣＲのトグルおよびＳＷＲＣ機能
を監視し、該当するとき関連ＣＥＩＳＲパラメータＰＴ
ＶおよびＮＯＶを更新する）。
【０６０９】単一状態モードでの待行列エントリの読出
しには、（各ベクトルが一つのしかも一つだけの状態語
にしか関係しないので）明白なＩＯＰ承認を必要とせ
ず、ＴＯＧＧＬＥビットおよびＳＷＲＣビットはこのモ
ードでは使用されず、変らない。単一状態モードの短所
については下にＥＯＰＩＳＲ待行列（１４）に格納する
ことができる状態語の数、およびＩＯＰ割込処理ルーチ
ンの別の径路長に関連して説明する。このモードでは、
割込要求およびベクトルは、各待行列エントリごとにＩ
ＯＰに伝えられ、ＩＮＴは、待行列／ベクトルの未決定
エントリの数が１４になったとき（待行列の容量は１６
であるが、この予防措置はＳＩＯでのベクトル待合せ、
および待行列エントリ取出しのＩＯＰの特別承認が無い
ため必要である）待行列のあふれを検出する（ＩＱＯビ
ットを最後の待行列エントリに設定する）。ＩＯＰはこ
のモードでは待行列エントリの取出しを特別には承認し
ないが、割込処理ルーチンにある間はエントリ取出しを
行わなければならない（すなわち、ＩＯＰは、待行列へ
の状態のオーバライティングを避けなければならない場
合には、このモードが終るまで、ルーチンに割込んだり
そのタスク・レベルに戻ったりすることができない）。
【０６１０】多数状態モードでは、ＩＯＰは、各ベクト
ルに関して読出した状態語の数を、対応する値をＨＰＣ
ＲのＳＷＲＣフィールドに書込むことにより、明白に承
認しなければならない。ＩＮＴは、１６個のベクトルが
待行列で未決定であるとき割込待行列あふれ（ＩＱＯ）
を検出する（と共に最後のエントリのＩＱＯビットを１
に設定する）。このモードでは、待行列アクセスのＩＯ
Ｐ実行は、多数のエントリを一連のＴＳＲアクセスで取
出すことができるので、タスク・レベルに戻ることによ
り遅らすことができる。
【０６１１】ＩＤＬＣチャンネル状態に関連するベクト
ルがＳＩＯに提示する準備が整っていると、ＩＮＴ＿Ｃ
ＨＮ状態機械はＳＩＯ＿ＣＨＮ＿ＢＳＹ、ＩＮＴ＿ＣＨ
Ｎ＿ＶＥＣＴＯＲ、およびＩＮＴ＿ＣＨＮ＿ＲＥＱの各
信号によりＳＩＯ区画と接続する。ＩＮＴ＿ＣＨＮはＳ
ＩＯ＿ＣＨＮ＿ＢＳＹ信号を監視し、ＳＩＯのチャンネ
ル・ベクトル・ラッチが使用中か利用可能かを判定す
る。利用可能であればベクトル（ＩＮＴ＿ＣＨＮ＿ＶＥ
ＣＴＯＲ）をＳＩＯ区画にラッチし、ここでＳＩＯはベ
クトルのＩＯＰプロセッサ母線への提示を管理する。
【０６１２】ＩＮＴ＿ＣＨＮによりＳＩＯに発生される
８ビットの値は、ＩＤＬＣチャンネル状態（プロセス終
端事象およびパリティエラー）に関連するが、すべての
チャンネルに対する関連テーブル・エントリが入ってい
る空間のＩＯＰ記憶装置内のオフセットを示すのにＩＣ
Ｒレジスタの２ビットのチャンネル割込ベクトル・オフ
セット（ＣＩＶＯ）を源ＩＤＬＣチャンネルと関連する
エントリの記憶位置を更に区別するのにＲＳＭ＿ＴＳＩ
からの５ビットのチャンネル・タイムスロット指示子
を、および割込に関連する特定のエントリの記憶位置を
区別するのにＩＮＴ＿ＣＨＮが発生した単一ビット（こ
のビットは、関連の割込が終端プロセス事象に関係する
場合には一つの値であり、関連の割込がチャンネル化、
パリティエラーに関係する場合には反対の値である）
を、使用する。
【０６１３】ＩＮＴが転送するベクトルを備えていると
きＳＩＯ＿ＣＨＮ＿ＢＳＹが活性であれば、ＩＮＴ＿Ｃ
ＨＮはそれぞれのチャンネルを処理する後続タイムスロ
ットの期間中に同じ指示を調べる。このようにして、Ｉ
ＮＴ＿ＣＨＮは、ＩＤＬＣのすべてのチャンネルに対す
るそのサービスにおいてチャンネル化を基礎として、Ｓ
ＩＯおよびその単チャンネル・ベクトル・ラッチへのア
クセスを う。ＳＩＯのチャンネル・ベクトル・ラッチ
へのアクセスは、多数の変数（たとえば、ＩＯＰ割込ル
ーチン径路長、ＩＤＬＣチャンネル・フレームの大き
さ、など）に基き、アルゴリズムに従わず、ランダムで
ある。チャンネルあたり１６エントリというＥＯＰＩＳ
Ｒ待行列の深さは、すべてのチャンネルについて待行列
のあふれの確率を非常に小さくしている。
【０６１４】ＩＮＴ＿ＣＨＮは、ＩＮＴ＿ＤＯＮＥ信号
を設定することにより実行の終了を指示する。このＩＮ
Ｔ＿ＤＯＮＥ信号はＣＥＩＳＲが安定で交換に利用でき
ることをＲＳＭに示す。この指示はＲＳＭからのタイム
スロット指示の終り（ＲＳＭ＿ＩＮＴ＿ＥＯＳ）に先立
って発生すべきである。この時点でＩＮＴ＿ＤＯＮＥが
活性でなければ、ＲＳＭは、論理／ハードウェアエラー
が発生していると判断し、ＩＨＥＩＳＲにＬＴＯ（論理
タイムアウト）を設定する（下のＩＨＥＩＳＲビットの
説明を参照）。ＩＮＴ＿ＣＨＰ状態機械は、ＩＨＥＩＳ
Ｒを監視し、関連する割込要求／ベクトルを発生する。
【０６１５】ＩＮＴ＿ＣＨＰ状態機械は、タイムスロッ
トの始めから終りまで連続して動作し、可能な三つの
源、Ｌ１ハードウェア、Ｌ１チャンネル、ＩＤＬＣハー
ドウェア、のいずれかに関すチップレベル割込ベクトル
を管理する。Ｌ１ハードウェアエラーおよびチャンネル
状態は、それぞれＬ１＿ＣＨＰ＿ＶＲＱおよびＬ１＿Ｃ
ＨＮ＿ＶＲＱによりＩＮＴ＿ＣＨＰに示される（図３
７）。ＩＤＬＣハードウェアエラーに関する源は、ＩＨ
ＥＩＳＥレジスタ（図３８）の源フィールド部分にビッ
トを設定することにより示される。ビットＩＴＥ（イン
ターフェース・タイミング・エラー）はＩＤＬＣとＬ１
回路との間の同期の破綻を示し、ビットＬＴＯ（論理タ
イムアウト）はＩＤＬＣ論理が臨界時間内に動作（たと
えば、上述のようにＲＳＭ＿ＥＯＳの前にＩＮＴ＿ＤＯ
ＮＥを作動させること）を完了するのに失敗したことを
示し、ビットＥＳＤ（エラー状態検出）はＩＤＬＣ区画
の状態機械が未使用／禁止状態に移っていることを示
し、ビットＤＴＯ（ＤＭＡタイムアウト）はＤＭＡとＩ
ＯＰ母線との間の母線アクセスの失敗を示す。これらビ
ットのどれかが設定されれば、ＩＨＥＩＳＲレジスタか
らＩＮＴ＿ＣＨＰへの信号線ＩＤＬＣ＿ＣＨＰ＿ＶＲＱ
が活性になる（すなわち、ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが
ＩＨＥＩＳＲのビットＩＴＥ、ＬＴＯ、ＥＳＴ、および
ＤＴＯの論理和を表わす）。
【０６１６】ＩＮＴ＿ＣＨＰは図３７に示すようにＳＩ
Ｏ＿ＣＨＰ＿ＢＳＹ、ＩＮＴ＿ＣＨＰ＿ＶＥＣＴＯＲ、
およびＩＮＴ＿ＣＨＰ＿ＲＥＱの各信号を経由してＳＩ
Ｏに接続されている。ＳＩＯ＿ＣＨＰ＿ＢＳＹは、ＩＮ
Ｔ＿ＣＨＰ＿ＶＥＣＴＯＲと関連してＩＮＴからＳＩＯ
に提示されるＩＮＴ＿ＣＨＰ＿ＲＥＱにより設定可能な
ＳＩＯのチップ・ベクトル・ラッチからＩＮＴに送り返
される。ＩＮＴ＿ＣＨＩＰ＿ＶＥＣＴＯＲのベクトル出
力は、ＳＩＯ＿ＣＨＰ＿ＢＳＹが不活性であるときＳＩ
Ｏにラッチされ、割込源を上述の三つの内の一つとして
区別する。ＳＩＯ＿ＣＨＰ＿ＢＳＹは活性のとき、ベク
トル／要求がＩＮＴから受取られたが未だＳＩＯからＩ
ＯＰに転送されていないことを示す。
【０６１７】ＩＮＴ＿ＣＨＰ＿ＶＥＣＴＯＲ値は、６ビ
ットのＩＤＬＣ割込ベクトル・オフセット値（ＩＩＶ
Ｏ）およびＩＮＴ＿ＣＨＰが発生した２ビット値を備え
ている。オフセット値は、ＳＩＯのＩＣＲレジスタから
ＩＮＴにより抜取られ、ＩＯＰ記憶装置空間の基本記憶
位置に関して、ＩＮＴにより報告される価値のあるハー
ドウェア関連割込状態に関連する一群のテーブル・ルッ
クアップ・エントリのオフセットを表わす。ＩＮＴが発
生する２ビット値は、報告されている特定の状態と関連
する特定のエントリの群の中の記憶位置を表わす。共に
８ビットはＩＯＰが特定のテーブル・エントリにアクセ
スし、このエントリを経由して関連状態情報をＩＮＴの
ＩＨＥＩＳＲレジスタからまたはＬ１回路のレジスタか
ら取出すのに適切なＩＯＰ割込処理ルーチンに連結する
のに使用される。
【０６１８】１２.２.７ ＩＮＴの状態機械
【０６１９】１２.２.７.１ ＩＮＴ＿ＣＨＮ状態機械 ＳＩＯ＿ＲＥＳＥＴであれば、状態＝０である。
【０６２０】状態０（ＲＳＭ始動パルスを待つ）−ＲＳ
Ｍ始動パルス（ＲＳＭ＿ＩＮＴ＿ＳＴＡＲＴ）が不活性
であれば、状態０に留まる。
【０６２１】−ＲＳＭ始動パルスが活性であり且つ割込
モード（ＣＥＩＳＲのＩＭ）が「００」（ＩＮＴがこの
チャンネルで始めて作動されることを示す）であれば、
ＦＩＦＯＲパリティエラー指示（ＣＥＩＳＲのＰＥ）を
リセットし、状態語利用可能指示（ＣＥＩＳＲのＳＷ
Ａ）をリセットし、ＩＭを「１１−通常モード」に設定
し、状態１に進む。
【０６２２】−ＲＳＭ＿ＩＮＴ＿ＳＴＡＲＴが活性であ
り且つＩＭが「１０−使用禁止」（ＦＩＦＯＲパリティ
エラーを示す）または「０１−使用禁止」（ＴＳＲパリ
ティエラーを示す）であれば、このチャンネルに対する
ＥＯＰＩＳＲ待行列が「遮断」されている。ＥＯＰ Ｓ
ＴＡＴＥ ＬＡＴＣＨを「ＣＬＥＡＲＥＯＰＩＳＲＳＴ
ＡＴＵＳ」に設定し、状態７に進む。
【０６２３】−もし、ＬＳＢＳとＲＳＭ＿ＴＳＩの最下
位ビットが異なるならＴＳＲパリティ・エラーを無視
（そのようなエラーに関連する前記条件確率の記載を参
照のこと）
【０６２４】−ＲＳＭ＿ＩＮＴ＿ＳＴＡＲＴが活性であ
り且つＩＭが「１１−正常」であれば、通常ＥＯＰＩＳ
Ｒ待行列処理状態の動きと共に進行する。ＳＷＡ／ＣＥ
ＩＳＲが活性（このチャンネルの前のスロット・プロセ
スから利用できる状態）であれば、次期状態語位置（Ｃ
ＥＩＳＲのＮＳＬ）を歩進させ、ＳＷＡをリセットし、
状態１に進む。
【０６２５】状態１（チャンネル化ＴＳＲ、ＲＦＭ、ま
たはＴＦＭのパリティエラーについてチェックする。パ
リティエラーが無ければ、ＥＯＰＩＳＲ待行列状態読出
しのＩＯＰ承認についてチェックする。ＩＯＰ承認が無
ければ、ＥＯＰＩＳＲ待行列あふれ状態についてチェッ
クする。）
【０６２６】−チャンネル化パリティエラーについてチ
ェックする。ＣＥＩＳＲのＰＥビットがパリティエラー
を示していれば（このチャンネルに関する前の処理にお
いてＴＳＲまたはＦＩＦＯＲに関する未報告のパリティ
エラーが発生していることを意味する）、またはＴＳＲ
＿ＰＡＲＩＴＹ＿ＥＲＲＯＲまたはＲＦＭ＿ＰＡＲＩＴ
Ｙ＿ＥＲＲＯＲまたはＴＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
Ｒが現在活性であれば、ＳＩＯ＿ＣＨＮ＿ＢＳＹを検査
してＳＩＯのチャンネル・ベクトル・ラッチの利用可能
性を判定し、他のチャンネル化ベクトルを受取る（下の
ＳＩＯの説明および図４３の項目２９７を参照）。
【０６２７】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが活性であれ
ば、ＥＯＰ ＷＡＩＴＳＴＡＴＥを「ＣＬＥＡＲ ＥＯ
ＰＩＳＲ ＳＴＡＴＵＳ」に設定し、状態７に進む。
【０６２８】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが活性でなけれ
ば、このチャンネルに対するチャンネル化ハードウェア
エラー割込ベクトルを発生し、これをＳＩＯチャンネル
・ベクトル・ラッチにラッチし、エラー原因を識別する
次の動作と共に進行する。
【０６２９】−原因がＲＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
ＲまたはＴＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲであった場
合には、ＩＭモードを「１０−使用禁止ＦＩＦＯＲパリ
ティエラー」に設定し、状態２に進む。
【０６３０】−原因がＴＳＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
Ｒであった場合には、ＩＭを「使用禁止ＴＳＲパリティ
エラー」に設定し、状態２に進む。
【０６３１】−パリティエラーが示されず、且つ状態が
「ベクトル承認を待っている」（ＣＥＩＳＲレジスタ２
６２のＷＶＡビットが活性）であれば、ＣＥＩＳＲレジ
スタの前トグル・ビット値（ＰＴＶ）をＩＯＰにより設
定可能なＨＰＣＲレジスタのトグル・ビット（ＨＰＣＲ
＿ＴＯＧＧＬＥ入力）と比較する。
【０６３２】−ＰＴＶビットおよびＨＰＣＲ＿ＴＯＧＧ
ＬＥビットが同じでなければ、ＩＯＰがＥＯＰＩＳＲ待
行列からの状態の取出しを承認している。ＨＰＣＲの読
出し語数指示ＳＷＲＣ（この状態機械へのＨＰＣＲ＿Ｍ
ＩＣ＿ＡＣＫ入力により示される）が有効である。状態
４に進む。
【０６３３】−ＰＴＶビットおよびＨＰＣＲ＿ＴＯＧＧ
ＬＥビットが同じであれば、ＩＯＰはこのチャンネルに
対するＥＯＰＩＳＲ転送を承認していず、ＥＯＰＩＳＲ
はその待行列に対して発生された最後のベクトルに関す
る待行列について未だ決定を下していない。このチャン
ネルに対してはそれ以上ベクトルは発生されない。待行
列のあふれをチェックする次の動作と共に進む。
【０６３４】−ＥＯＰＩＳＲ待行列がこのチャンネルに
対してあふれていれば（ＩＱＯがＣＥＩＳＲに設定され
ている）、ＥＯＰ ＷＡＩＴ ＳＴＡＴＥを「ＣＬＥＡ
ＲＥＯＰＩＳＲ ＳＴＡＴＵＳ」に設定し、状態７に進
む。
【０６３５】−ＥＯＰＩＳＲ待行列がこのチャンネルに
ついてあふれようとしていなければ、ＥＯＰ ＷＡＩＴ
ＳＴＡＴＥを「ＳＴＯＲＥ ＥＯＰＩＳＲＳＴＡＴＵ
Ｓ」に設定し、状態７に進む。
【０６３６】−ＴＳＲまたはＦＩＦＯＲのパリティエラ
ーが無く、ＩＯＰベクトル承認を待っていなければ（Ｗ
ＶＡが不活性）、状態６に進む。
【０６３７】状態２（ＳＩＯ＿ＣＨＮ＿ＢＳＹを待つ）
−ＳＩＯ＿ＣＨＮ＿ＢＳＹが利用可能であれば、ＩＮＴ
＿ＣＨＮ＿ＲＥＱを作動させ、同じ状態に留まる。
【０６３８】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが使用中であり
且つベクトルがチャンネル化ハードウェアエラー割込用
であった場合には、ＥＯＰ ＷＡＩＴ ＳＴＡＴＥを
「ＣＬＥＡＲ ＥＯＰＩＳＲ ＳＴＡＴＵＳ」に設定
し、状態７に進む。
【０６３９】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが使用中であり
且つベクトルがＥＯＰＩＳＲ状態用であった場合には、
ＥＯＰＩＳＲ待行列のあふれをチェックする。
【０６４０】−ＥＯＰＩＳＲ待行列があふれていれば
（ＣＥＩＳＲのＩＱＯが活性）、ＥＯＰ ＷＡＩＴ Ｓ
ＴＡＴＥを「ＣＬＥＡＲ ＥＯＰＩＳＲ ＳＴＡＴＵ
Ｓ」に設定し、状態７に進む。
【０６４１】−ＥＯＰＩＳＲ待行列があふれていなけれ
ば（ＣＥＩＳＲのＩＱＯが不活性）、ＥＯＰ ＷＡＩＴ
ＳＴＡＴＥを「ＳＴＯＲＥ ＥＯＰＩＳＲＳＴＡＴＵ
Ｓ」に設定し、状態７に進む。
【０６４２】状態３（ＥＯＰＩＳＲ待行列のあふれ状態
をチェックする）−このチャンネルについてＥＯＰＩＳ
Ｒ待行列のあふれを、ＮＯＶとＥＯＰＩＳＲ状態語の最
大数とをＩＣＲ＿ＱＭモード・ビットを基に比較するこ
とにより、チェックする。ＱＭビットが１（多数状態モ
ードを示す）であれば、ＥＯＰＩＳＲ状態語の最大数は
１６である。ＱＭビットが０（単一状態モードを示す）
であれば、ＥＯＰＩＳＲ状態語の最大数は１４である。
【０６４３】−ＱＭビットが活性で、ＮＯＶカウントが
１６であれば、待行列あふれビット（ＥＯＰＩＳＲのＩ
ＱＯ）を設定して待行列があふれていることを示す。
【０６４４】−ＱＭビットが不活性で、ＮＯＶが１４で
あれば、待行列あふれビット（ＥＯＰＩＳＲのＩＱＯ）
を設定して待行列があふれていることを示す。
【０６４５】−ＥＯＰ ＷＡＩＴ ＳＴＡＴＥを「ＳＴ
ＯＲＥ ＥＯＰＩＳＲ ＳＴＡＴＵＳ」に設定し、状態
７に進む。
【０６４６】状態４（ＩＯＰ承認に基きベクトル・カウ
ントを調節する）−ＩＯＰにより承認された状態語の数
ＨＰＣＲ＿ＭＩＣ＿ＡＣＫが現在格納されている状態語
の数（ＮＯＶ）より大きければ、ＩＯＰプログラムエラ
ーまたは未検出のＴＳＲパリティエラーが発生している
と考える。いずれの場合でもチャンネル化ハードウェア
エラーを発生し、ＰＥを「１１−ＴＳＲの読出し中にパ
リティエラーが検出された」に設定し、状態１に進む。
【０６４７】−ＩＯＰが０より大きな数を承認（ＨＰＣ
Ｒ＿ＭＩＣ＿ＡＣＫ）すれば、ＩＯＰ承認（ＨＰＣＲ＿
ＭＩＣ＿ＡＣＫ）およびベクトル・カウント（ＮＯＶ）
値の双方を減らし、状態４に留まる。各減少および比較
には１状態遷移だけかかることに注意。
【０６４８】−ＨＰＣＲ＿ＭＩＣ＿ＡＣＫが０に等しけ
れば、承認の待合せ（ＷＶＡ）をリセットし、状態７に
進む。
【０６４９】状態５（使用しない）
【０６５０】状態６（ＥＯＰＩＳＲベクトルを発生す
る）−現在のベクトル・カウント値が０より大きけれ
ば、このチャンネルに対してベクトルを発生する必要が
ある。
【０６５１】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが使用中（活
性）であれば、このタイムスロット期間中ベクトル発生
を飛び越し、再び次のタイムスロットを試みるが、下記
の通常ＥＯＰＩＳＲ状態処理を続ける。
【０６５２】−ＥＯＰＩＳＲ待行列があふれていれば
（ＣＥＩＳＲにＩＱＯが設定されている）、ＥＯＰ Ｗ
ＡＩＴ ＳＴＡＴＥを「ＣＬＥＡＲ ＥＯＰＩＳＲ Ｓ
ＴＡＴＵＳ」に設定する。待行列があふれていなけれ
ば、ＥＯＰ ＷＡＩＴ ＳＴＡＴＥを「ＳＴＯＲＥ Ｅ
ＯＰＩＳＲ ＳＴＡＴＵＳ」に設定する。状態７に進
む。
【０６５３】−ＳＩＯ＿ＣＨＮ＿ＢＳＹ信号が利用可能
であれば、このチャンネルに対するＥＯＰＩＳＲベクト
ルを発生する。待行列モード（ＩＣＲ＿ＱＭ）が多数状
態であれば、ＨＰＣＲレジスタの現在のトグル・ビット
（ＨＰＣＲ＿ＴＯＧＧＬＥ）を（後の比較のため）捕
え、ベクトル承認待合せ（ＷＶＡ）を活性に設定する。
待行列モード（ＩＣＲ＿ＱＭ）が単一状態であれば、ベ
クトル・カウント（ＮＯＶ）レジスタを減らし、状態２
に進む。
【０６５４】−現在のベクトル・カウント（ＮＯＶ）が
０に等しければ、ベクトルを発生する必要がない。状態
７に進む。
【０６５５】状態７（ＥＯＰＩＳＲ状態を待つ）−伝送
要素または受信要素からの状態利用可能指示を待つ（Ｓ
ＷＡ活性）。
【０６５６】−ＲＳＭからスロット終端指示（ＲＳＭ＿
ＩＮＴ＿ＥＯＳ）を受取れば、状態０に進む。
【０６５７】−ＴＳＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲが活
性であれば、ＰＥを「１１−ＴＳＲの読出し中にパリテ
ィエラーを検出した」に設定し、状態７に留まる。
【０６５８】−ＳＷＡビットが活性（受信器区画または
送信器区画が状態をＥＯＰＩＳＲＳＴＡＴＵＳ ＬＡＴ
ＣＨにラッチしていることを示す）であり、ＥＯＰ Ｗ
ＡＩＴ ＳＴＡＴＥが「ＳＴＯＲＥ ＥＯＰＩＳＲ Ｓ
ＴＡＴＵＳ」であれば、ＮＯＶを歩進させ、ＥＯＰ Ｗ
ＡＩＴ ＳＴＡＴＥを「ＩＧＮＯＲＥＥＯＰＩＳＲ Ｓ
ＴＡＴＵＳ」に設定し、状態３に進む。
【０６５９】−ＳＷＡが活性であり且つＥＯＰ ＷＡＩ
Ｔ ＳＴＡＴＥが「ＩＧＮＯＲＥＥＯＰＩＳＲ ＳＴＡ
ＴＵＳ」であれば、状態７に留まる。
【０６６０】−ＳＷＡが活性であり且つＥＯＰ ＷＡＩ
Ｔ ＳＴＡＴＥが「ＣＬＥＡＲ ＥＯＰＩＳＲ ＳＴＡ
ＴＵＳ」であれば、ＳＷＡビットをリセットし、状態７
に留まる。
【０６６１】−ＳＷＡが活性であり且つＥＯＰ ＷＡＩ
Ｔ ＳＴＡＴＥが現在のＥＯＰ ＷＡＩＴ ＳＴＡＴＥ
に等しく設定されていれば、状態７に留まる。
【０６６２】１２.２.８.２ ＩＮＴ＿ＣＨＰ状態機械 ＳＩＯ＿ＲＥＳＥＴであれば状態＝０である。
【０６６３】状態０：Ｌ１＿ＣＨＰ＿ＶＲＱ、Ｌ１＿Ｃ
ＨＮ＿ＶＲＱ、またはＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性
であるのを待つ。−Ｌ１＿ＣＨＰ＿ＶＲＱが活性であれ
ば、関連ベクトルをＳＩＯに与える。状態４に進む。
【０６６４】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態２に進む。
【０６６５】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態１に進む。
【０６６６】状態１：Ｌ１＿ＣＨＰ＿ＶＲＱまたはＬ１
＿ＣＨＮ＿ＶＲＱが活性になるのを、またはＩＤＬＣ＿
ＣＨＰ＿ＶＲＱが不活性になるのを待つ。−Ｌ１＿ＣＨ
Ｐ＿ＶＲＱが活性であれば、ベクトルをＳＩＯに与え、
状態５に進む。
【０６６７】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態３に進む。
【０６６８】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態０に進む。
【０６６９】状態２：Ｌ１＿ＣＨＰ＿ＶＲＱが活性、Ｌ
１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが活性であるのを待つ。−Ｌ１＿ＣＨＰ＿ＶＲ
Ｑが活性であれば、ベクトルをＳＩＯに与え、状態６に
進む。
【０６７０】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれ
ば、状態３に進む。
【０６７１】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態０に進む。
【０６７２】状態３：Ｌ１＿ＣＨＰ＿ＶＲＱが活性、Ｌ
１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが活性であれば、ベクトルをＳＩＯに与え、状態７
に進む。
【０６７３】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれ
ば、状態１に進む。
【０６７４】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態２に進む。
【０６７５】状態４：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが不活性であれば、状態０に進む。
【０６７６】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態６に進む。
【０６７７】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態５に進む。
【０６７８】状態５：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが不活性であれば、状態１に進む。
【０６７９】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態７に進む。
【０６８０】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態４に進む。
【０６８１】状態６：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨ
Ｐ＿ＶＲＱが活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが不活性であれば、状態２に進む。
【０６８２】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれ
ば、状態４に進む。
【０６８３】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態７に進む。
【０６８４】状態７：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨ
Ｐ＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿
ＶＲＱが不活性であれば、状態３に進む。
【０６８５】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれ
ば、状態５に進む。
【０６８６】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態６に進む。
【０６８７】１２.２.８ ＩＮＴレジスタ 状態パラメータＣＥＩＳおよびＥＯＰＩＳの詳細を上に
示した。ＣＥＩＳＲの用法に関して、状態機能ＩＨＥＩ
ＳＲの詳細および構成指定機能ＩＣＲおよびＨＰＣＲの
詳細を次に示す。
【０６８８】１２.２.８.１ ＣＥＩＳＲ 個々のフィールドの標題および機能を全般的に上に示し
てある。特に機能制限および注記を以下に示す。
【０６８９】ＷＶＡ（ベクトル承認を待つ）−ＩＯＰか
らのベクトル承認が未決定であることを示す。
【０６９０】−承認が未決定であるときは、ＩＮＴは新
しい割込ベクトルを発生することを禁止されている。
【０６９１】ＮＯＶ（５ビット、未解決ベクトルの数）
−待行列上の有効未解決ベクトルの数を示す。ＩＯＰが
割込を承認すると、ＩＯＰはこの値にアクセスして待行
列から読出されるのを待っている有効ＥＯＰＩＳＲエン
トリの数を決定することができる。ＩＮＴはこの値を使
用して待行列あふれ状態が何時発生するかを決定する。
【０６９２】ＰＴＶ（前トグル・ビット値）−ＨＰＣＲ
トグル・ビットの前の値を示す。このビットを、多数状
態モードで動作しながら、ＨＰＣＲトグル・ビットと比
較することにより、ＩＮＴはＩＯＰがＥＯＰＩＳＲ待行
列に何時アクセスしたかを決定する。
【０６９３】ＩＱＯ（割込待行列あふれ）−ＥＯＰＩＳ
Ｒ待行列があふれているか否かを示す。
【０６９４】ＰＥ（パリティエラー。２ビット）−ＩＤ
ＬＣ ＲＡＭに関する下記状態の一つを示す。パリティ
エラーが検出されない。ＴＳＲを読取っている間にパリ
ティエラーが検出された。ＦＩＦＯＲを読取っている間
にパリティエラーが検出された。
【０６９５】−このフィールドはチャンネル化ハードウ
ェアエラー割込がＩＮＴにより特定のチャンネルに対し
て発生されるごとにＩＯＰにより読取られるべきであ
る。
【０６９６】ＩＭ（割込モード）−このビットは、関連
チャンネルに関するＩＤＬＣの下記動作モードの一つを
示す。初期設定（ＲＳＭによる未決定作動）、ＴＳＲパ
リティエラーによる使用禁止、ＦＩＦＯＲパリティエラ
ーによる使用禁止、（正常動作に対する）使用禁止。
【０６９７】ＳＷＡ（状態語利用可能）−状態がＥＯＰ
ＩＳＲ待行列に（ＲＳＭにより）格納するのに利用でき
るときを示す。
【０６９８】ＮＳＬ（次の状態語の位置。４ビット）−
ＴＳＲの、次のＥＯＰＩＳ状態を格納すべき、現在のチ
ャンネルのＥＯＰＩＳＲ待行列区画内のオフセット記憶
位置を指す。状態を格納に利用できる（ＳＷＡが活性で
ある）ときは、ＲＳＭはこのフィールドをＴＳＲアドレ
スの低位４ビットとして使用して待行列にアクセスする
（他のビットはチャンネル数によって決まる）。
【０６９９】注記−ＩＮＴからの新しいＣＥＩＳ値は、
関連ベクトルが発生されてから最大３.８マイクロ秒後
にＲＳＭによりＴＳＲに書込まれる。したがってベクト
ル発生後３.８マイクロ秒の遅れより前にＣＥＩＳＲ／
ＴＳＲにアクセスしようとすると、古いＣＥＩＳ情報が
読出される。したがって、ＩＯＰ／ＩＳＯによるこのパ
ラメータへのアクセスは、ＩＯＰがベクトルを受取って
から少くとも３.８マイクロ秒だけ遅らすべきである
（通常、ＩＯＰがタスク・モードを出て割込処理ルーチ
ンに結びつくのに必要な時間は、３.８マイクロ秒を超
すので、この要求事項を満たすのにＩＯＰによる特別の
遅れ処置は必要がないはずである）。
【０７００】１２.２.８.２ ＩＨＥＩＳＲ 図３８を参照すると、このレジスタは、活発に使用され
る１０個の「状態指示」ビット（ＷＰＥ、ＡＰＥ、ＬＩ
Ｄ、ＰＷＥ、ＰＩＡ、ＤＰＥ、ＮＤＳ、ＷＳＥ、ＰＥ
Ｅ、ＤＢＥ）および活発に使用される４個の「源指示」
ビット（ＩＴＥ、ＬＴＯ、ＥＳＤ、ＤＴＯ）を備えてお
り、これらの用途は次のとおりである。
【０７０１】ＷＰＥ（保護書込みエラー）−ＩＯＰがそ
の割当アドレス空間の保護部分（書込み行為が禁止され
ている）に未認可の書込みを行おうとすることを示す。
【０７０２】ＡＰＥ（アドレス・パリティエラー）−Ｉ
ＤＬＣ／ＳＩＯがＩＰＯによるＳＩＯを経由するプログ
ラム動作中に（その動作が書込であれば、その動作は抑
制される）使用されるアドレスにパリティエラーを検出
した。
【０７０３】ＬＩＤ（損失割込検出）−ＩＤＬＣ（ＳＩ
Ｏ）が割込承認サイクル（ＩＡＣＫ）を検出したが、Ｉ
ＯＰに与える未決定ベクトルは無い。
【０７０４】ＰＷＥ（プログラムによる入出力書込のエ
ラー）−ＩＯＰ／ＳＩＯがＩＤＬＣのレジスタの３２ビ
ットの記憶位置に対して背中合せの書込みを非順次に行
う無効な試みを指す。
【０７０５】ＰＩＡ（プログラムによる入出力無効アド
レス）−ＩＯＰ／ＳＩＯがＩＤＬＣに割当てられたシス
テム・アドレス空間の保留部分にアクセスする無効な試
みを指す。
【０７０６】ＤＰＥ（データ・パリティエラー）−ＩＯ
Ｐ／ＳＩＯがＩＤＬＣ ＲＡＭにプログラムによる入出
力書込動作中にデータ・パリティエラーを検出したこと
を示す。このエラーが検出されたときアドレスされた記
憶位置は更新されない。
【０７０７】ＮＤＳ（データ・ストローブ無し）−ＩＤ
ＬＣアドレスに対して読み書きを行う間に予想される二
つのデータ・ストローブ（上部または下部ストローブ）
のいずれも動作中活性でなかった。
【０７０８】ＷＳＥ（書込データ・ストローブ・エラ
ー）−幅３２ビットと規定されている内部ＩＤＬＣレジ
スタへの書込み動作時に上部および下部のデータ・スト
ローブが共に不活性であった。
【０７０９】ＰＰＥ（プログラムによる入出力パリティ
エラー）−ＩＤＬＣアドレスの（ＩＯＰ／ＳＩＯによ
る）プログラムによる読出し中にデータ・パリティエラ
ーが検出された。
【０７１０】ＤＢＥ（ＤＭＡ母線エラー）−ＩＯＰ母線
に対するＤＭＡＣ／ＭＩＯ動作中ＢＵＳ＿ＥＲＲＯＲが
活性である。ＩＯＰは、その状態レジスタを一層詳細に
読取らなければならないが、これは通常、動作中にアド
レス・パリティエラーまたは二重ビットＥＣＣエラーが
（ＩＯＰにより）検出されたことを示す。
【０７１１】ＩＴＥ（インターフェース・タイミング・
エラー）−ＩＤＬＣが応答する準備をしていなかったと
き（すなわち、最もありそうなのはハードウェアの故障
によるためであるが、ＩＤＬＣとＬ１との間の同期が取
れていないとき）Ｌ１回路により提示されるデータ転送
要求を示す。
【０７１２】ＬＴＯ（論理タイムアウト）−所定の割当
時間内に所要動作を完了するＩＤＬＣ論理の故障を示す
（通常は、内部ハードウェアの故障を示す）。
【０７１３】ＥＳＤ（エラー状態検出）−ＩＤＬＣ区画
状態機械ユニットに無効状態が検出された。
【０７１４】ＤＴＯ（ＤＭＡタイムアウト）−ＩＯＰが
５０マイクロ秒以内にＩＤＬＣ ＤＭＡ／ＭＩＯ要求に
応答しなかった。この時間は通常ＭＩＯがＩＯＰ母線の
制御を得るには充分であり、そのようにすることができ
なかった場合には一般にハードウェアエラーを示す。
【０７１５】１２.２.８.３ ＩＣＲ このレジスタのフィールドは、下のＳＩＯの説明に詳記
してある（１２.３.２を参照）。
【０７１６】１２.２.８.４ ＨＰＣＲ このレジスタに設けられているフィールドおよびその用
法の詳細はＲＳＭの説明中に示してある（７.３を参
照）。
【０７１７】１２.９.９ ハイパーチャンネルにおける
割り込み処理 前述のように、ハイパーチャンネルは、基底チャンネル
を組み合わせ、（ＢＴＤＭスロット再生の各々のフレー
ムに関連する）対応する構成チャンネルを参照（最初に
あらわれる）構成スロットと関連付ける。
【０７１８】ハイパーチャンネルの構成スロットの間に
受信された割り込み表示は、別のチャンネルのために処
理されるが、チャンネル・エラー及び事象状況は、参照
スロットに関連して通知される。このことは、本質的
に、ＩＮＴの論理演算とは透過的に発生する（奇数また
は偶数番号のスロット位置をもつハイパーチャンネルに
関連してそれとは逆の奇遇番号の構成スロットが処理中
である間のＴＳＲパリティ・エラーの発生を無視す
る）。というのは、関連する状況の記憶は、ＲＳＭ及び
そのタイム・スロット表示（ＲＳＭ＿ＴＳＩ）によって
制御されるからである。非参照構成スロットのサービス
の間のタイム・スロット表示は、参照スロットを指し示
し、関連する割り込み状況を、参照スロットに割り当て
られたＴＳＲ空間に関連して記憶させる。
【０７１９】ＴＳＲパリティ・エラー発生に関する前述
の例外は、ＲＳＭをして、ＩＮＴに、ＩＮＴをして状況
を発生するための適切な時間を決定し以てその状況を適
宜参照スロット空間または別の空間に適切に指向される
ようになさしめる表示を提供することによって処理され
る。
【０７２０】１２.３ ＳＩＯ区画
【０７２１】１２.３.１ ＳＩＯの動作 ＳＩＯは、ＩＮＴとＩＯＰとの間を接続して、割込要求
および関連ベクトルをＩＯＰに運び、ＩＤＬＣを通じて
個々のレジスタおよびＲＡＭアドレス空間の記憶位置へ
のＩＯＰアクセスを行い、割込状態および／または診断
情報のＩＯＰ取出しを支持すると共にＩＯＰがＩＤＬＣ
の要素およびチャンネルの初期状態をプログラム可能に
確立することができるようにする。ＩＯＰ母線と通信す
るときは、ＳＩＯはＩＯＰの「スレーブ（奴隷）」であ
る。すなわちＩＯＰ母線を通して情報を転送するその動
作はすべて実行に関してＩＯＰの主導による。またＩＯ
Ｐおよび他のＩＤＬＣ要素に関するその動作は、ＩＤＬ
Ｃチャンネルによる処理動作と非同期時間関係で行われ
る。
【０７２２】１２.３.２ ＳＩＯの論理組織 図４３は、ＳＩＯ区画の論理組織および外部インターフ
ェースを示す。この区画は、ＩＤＬＣ内でＩＮＴ区画
と、他のすべての区画のすべてのＩＤＬＣ ＲＡＭおよ
び主要レジスタと、接続される。外部的には、この区画
はＩＯＰ母線およびＬ１回路に接続される。
【０７２３】区画の論理機能は、独立に動作する二つの
状態機械ユニット２８０（ＩＣＭまたはＩＯＰ制御管理
器状態機械）および２８１（ＰＩＯまたはプログラム入
出力写像器状態機械）により主として行われる。その名
称により示されているように、ＩＣＭ状態機械はＩＯＰ
母線２８２との接続の責任があり、ＰＩＯ状態機械はデ
ータをプログラム可能入出力インターフェース２８３〜
２８４を通してＳＩＯとＩＤＬＣ ＲＡＭおよび他の区
画との間で動かす責任がある。ＩＣＭ状態機械は、単独
でＩＮＴ区画からＩＯＰ母線への割込要求およびベクト
ルの転送に関してＩＮＴ区画と接続する責任を有し、ま
たＩＤＬＣ状態情報を、ＰＩＯ状態機械の制御のもとに
このようなデータが書込まれるラッチ２８５から転送す
るのを制御するように動作する。
【０７２４】ＩＣＭ状態機械はＩＯＰ母線と２８６〜２
８８で直接接続し、制御信号を、ＳＩＯとＩＯＰとの間
のデータ転送を制御するＩＯＰと交換する。これら制御
信号は記法「Ｘ＿Ｙ」で示してある。ここでＸは駆動源
であり、Ｙは信号機能である。終止符（「．」）を信号
名の左か右かに置いてその名称をそれぞれ左側または右
側の線と関係づける。たとえば、「．ＩＯＰ＿ＩＮＴＡ
ＣＫ」は（ＩＯＰにより駆動される）その左の線２８６
と関連し、割込要求／ベクトル組合せを受取ったことの
ＩＯＰの承認を表わす。また「ＳＩＯ＿ＩＮＴ．」はそ
の右の線２８８と関連し、ＩＣＭ／ＳＩＯにより駆動さ
れる割込要求指示を表わす。
【０７２５】ＩＯＰから外へ出るデータは、ＩＣＭ状態
機械の有効制御のもとにＳＩＯ母線駆動回路２８９から
ＩＯＰ母線に転送される。ＩＯＰ母線から内側へ入るデ
ータは、２９１におけるＩＯＰ駆動アドレス信号と共に
２９０で受取られる。内側に入るデータおよびアドレス
はそれぞれ、ＩＣＭにエラーを示すためのＩＣＭへの図
示してない出力接続を有するパリティチェック回路２９
２および２９３によりチェックされる。
【０７２６】外に出るデータは、共にＩＣＭ状態機械２
８０により制御されるセレクタ回路２９４および２９５
を経由して母線駆動器２８９に提示される。セレクタ回
路２９４は、割込ベクトル・ラッチ源２９６および２９
７から入力を受取る。ラッチ２９６は、上述したＩＮＴ
＿ＣＨＰ状態機械の制御のもとにＩＮＴから送られるハ
ードウェアエラー・ベクトルを受取る。ラッチ２９７
は、先に説明したＩＮＴ＿ＣＨＮ状態機械の制御のもと
にチャンネル化事象／状態ベクトルを受取る。
【０７２７】セレクタ回路２９５は、読出データ・ラッ
チ２９８からデータを受取る。ラッチ２９８は、セレク
タ回路３００の出力からロードされる。回路３００の動
作およびラッチ２９８のローディングはＰＩＯ状態機械
２８０により制御される。回路３００は、データをＲＳ
Ｍ、ＴＳＲ、ＦＩＦＯＲ、ＤＭＡＲ、および数個のレジ
スタから選択的に転送する。ＲＳＭからのデータ径路
は、ＲＳＭに設置されているＨＰＣＲ（ＨＤＬＣプロト
コル構成レジスタ）の内容の転送を考慮している。セレ
クタ３００に供給するレジスタには、ＩＮＴに設けられ
ているＩＨＥＩＳＲレジスタ、および２個のＳＩＯレジ
スタ、ＩＣＲ（ＩＤＬＣ構成レジスタ）３０１およびＨ
ＣＲ（ハイパーチャンネル構成レジスタ）３０２、があ
る。ＩＣＲフィールドの割当の詳細を以下に示し、ＨＣ
Ｒフィールドの詳細をハイパーチャンネルの説明（１５
章）のところで示す。
【０７２８】図４４を参照すると、フィールドは次のと
おりである。
【０７２９】ＲＥＳ（予備１２ビット）
【０７３０】ＭＴＯ（マスタ・タイムアウト。４ビッ
ト）−マスタ動作を行うときＩＤＬＣがスレーブの承認
を待つ時間の長さを決めるプログラム可能なタイマー
値。
【０７３１】ＳＥＭ（スレーブ・エラー・モード）−Ｉ
ＤＬＣがスレーブのアクセスを承認しないということで
あってこれはＳＥＭビットが不活性の場合エラーであ
る。ＳＥＭビットが活性の場合にはスレーブ・アクセス
が誤りであるとき承認を発し、母線エラー指示を表明す
る。
【０７３２】ＲＳＴ（リセット）−このビットはソフト
ウェアにＳＩＯを経由してシステムリセットを行う手段
を提供する。
【０７３３】ＱＭ（待行列モード）−このビットはベク
トルが提示されるとき単一状態語を取るべきか複数状態
語を取るべきかを決める（詳細についてはＩＮＴ論理要
素を参照）。
【０７３４】ＷＰ（書込保護）−このビットはＩＤＬＣ
の外部にある電気的消去可能読出専用記憶装置（ＥＥＲ
ＯＳ要素の内容を保護するのに使用される。
【０７３５】ＩＩＶＯ（ＩＤＬＣ割込ベクトル・オフセ
ット、６ビット）−このフィールドはＩＤＬＣチップレ
ベルの割込のすべてに対して８ビットの手引きベクトル
の中の上位６ビットを発生するのに使用される。
【０７３６】ＣＩＶＯ（チャンネル割込ベクトル・オフ
セット、２ビット）−このフィールドはチャンネルレベ
ルのすべての割込に対して８ビットの手引きベクトルの
中の上位２ビットを発生するのに使用される。
【０７３７】ＴＰＳ（ＴＳＲページ選択）−このビット
はＴＳＲの上部または下部のページを選択するのに使用
される（ＴＳＲのページは１Ｋ×３６であることに注
意）。
【０７３８】ＭＯＤＥ（３ビット）−このフィールドは
ＩＤＬＣを各種モード、通常動作、リセット、強制エラ
ー正常、強制エラー・リセット、および休息、で動作さ
せるのに使用される。各種モードは診断目的の特徴を与
える。通常動作モードが設定されると、ＩＤＬＣは動作
を開始する。リセットモードが設定されると、ＩＤＬＣ
はアイドルモードになる。強制エラー正常モードが設定
されると、ＩＤＬＣは通常モードで動作し、ＳＩＯ書込
み動作のすべてにパリティエラーを押しつける。強制エ
ラー・リセットモードが設定されると、ＩＤＬＣはリセ
ットモードで動作し、ＳＩＯ書込み動作のすべてにエラ
ーを押しつける。休息モードが設定されると、ＩＤＬＣ
は通常動作モードで動作するが、ＩＤＬＣにより割込が
表明されることはない。
【０７３９】ＩＯＰ母線は、ＳＩＯへの１８ビットのイ
ンターフェース（１６データビットおよび２パリティビ
ット）となり、ＳＩＯはＩＤＬＣの幅３２ビットの内部
データ母線に接続する。境界内のデータおよび外に出て
行くデータは、２８６にあるどのバイトが有効であるか
を示す上部および下部のストローブ機能（．ＩＯＰ＿Ｕ
ＤＳおよび．ＩＯＰ＿ＬＤＳ）が随伴する１８ビット並
列単位（関連する二つのパリティビットを有する二つの
８ビット・バイト）でＩＯＰ母線を通して転送される。
外に出て行くデータは、３６ビット並列単位（４バイト
とパリティ）でラッチ２９８にロードすることができ、
２サイクル転送動作でＩＯＰ母線を通して転送すること
ができる。この２サイクル転送動作では、データの１８
ビット部分がＩＣＭデータ・セレクタ２９５を通して母
線に多重化される。
【０７４０】ＩＯＰ母線からＳＩＯへの境界内データ
は、ＩＤＬＣ内の最終宛先を指定する２４ビット・アド
レス単位が随伴する１８ビット並列データ単位（８ビッ
ト・バイト二つおよび関連パリティビット）で転送可能
である。ＩＯＰは、データをＩＤＬＣの幅３２ビットの
レジスタに１対の１８ビット境界内データ単位を母線を
通して２サイクル転送動作で順次転送することにより伝
えることができる。このような一組の最初の１８ビット
単位はデータ・ラッチ３０４にラッチされ、幅３６ビッ
トの拡張母線３０５（ラッチ３０４からの１８ビット単
位一つおよび他の、ＩＯＰ母線から直接）でこの一組を
並列提示することができる。母線３０５（ＳＩＯ＿ＤＡ
ＴＡ＿ＢＵＳ）は他のＩＤＬＣ区画およびＲＡＭまで延
びている。
【０７４１】境界内アドレス単位は、ＩＣＭデコーダ３
０６を通してＩＣＭ状態機械２８０に、およびＰＩＯデ
コーダ３０７を通してＰＩＯ状態機械２８１に、加えら
れる。２ビットラッチ３０８（「最初のサイクルの情
報」ラッチ）は、ＩＣＭにより２サイクル背中合せ転送
動作の最初のサイクルの制御パラメータを、すなわち、
最初のサイクルの転送がＩＯＰからの読出しであるかＩ
ＯＰへの書込みであるかを、および最初のサイクルの最
下位アドレスビットが奇数であるか偶数であるか（この
後者の情報は背中合せの転送が語の境界で発生したこと
を確認するのに使用される）を、覚えるのに使用され
る。
【０７４２】他のＩＤＬＣ要素への境界内データ転送に
おいて、ＩＣＭデコーダ３０６で復号されたアドレス
は、ＩＣＭ状態機械におよびそこからＩＣＭアドレス・
ラッチ３０９に加えられ、ＰＩＯ状態機械に送られる。
この情報を使用して、ＰＩＯ状態機械は何時そのデコー
ダ３０７の出力を作動させて、他のＩＤＬＣ区画および
ＲＡＭに内部的に分配されるアドレスＳＩＯ＿ＡＤＤＲ
ＥＳＳ＿ＢＵＳを提供すべきかを判断する。ＲＳＭから
のデータ径路（インターフェース２８３、および２８４
にあるＲＳＭ＿ＤＡＴＡ）は、ＩＯＰが時間交換に使用
されるＲＳＭの内部ラッチに関して診断用読書き機能を
行うことができるようにする。
【０７４３】ＩＣＭおよびＰＩＯ状態機械は、要求／承
認インターフェースを通して相互に通信する。ＩＣＭは
読書き要求（ＩＣＭ＿ＰＩＯ＿ＲＤ、ＩＣＭ＿ＰＩＯ＿
ＷＲ）を提示し、これをＰＩＯが（ＰＩＯ＿ＲＤ＿ＡＣ
Ｋ、ＰＩＯ＿ＷＲ＿ＡＣＫで）承認する。
【０７４４】ＩＣＭ状態機械は以下に説明する３２の状
態を備えており、これによりスレーブ転送の非同期ＩＯ
Ｐ母線プロトコルおよび母線の１６ビット構造とＩＤＬ
Ｃの３２ビット内部構造とを接続する内部プロトコルを
管理する。ＩＯＰからの制御信号（．ＩＯＰ＿ＲＤ／Ｗ
Ｒ、．ＩＯＰ＿ＬＤＳ、．ＩＯＰ＿ＵＤＳ、．ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢ、．ＩＯＰ＿ＣＨＰ＿ＳＥＬ、．Ｉ
ＯＰ＿ＲＥＳＥＴ、および．ＩＯＰ＿ＩＮＴＡＣＫ）は
すべて、５０ｎｓのクロックで動作するＩＣＭ状態機械
への同期入力に先立ってラッチされる。ＩＯＰのアドレ
スおよびデータ母線（ＩＯＰ＿ＡＤＤＲＥＳＳ、および
ＩＯＰ＿ＤＡＴＡ＿ＢＵＳ）に関するパリティチェック
はバイト基準で行われる。
【０７４５】ＩＯＰ母線サイクルの開始は、チップ選択
（．ＩＯＰ＿ＣＨＰ＿ＳＥＬ）およびアドレス・ストロ
ーブ（．ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）の双方が同時に
活性であるときに指示される。．ＩＯＰ＿ＲＤ／ＷＲ信
号の極性はサイクルがＩＤＬＣへの書込みであるかＩＯ
Ｐからの読出しであるかを示す（論理１は読出しを示
し、論理０は書込みを示す）。下位データ・ストローブ
（ＩＯＰ＿ＬＤＳ）および上位データ・ストローブ（Ｉ
ＯＰ＿ＵＤＳ）は、データ母線（ＩＯＰ＿ＤＡＴＡ＿Ｂ
ＵＳ）の上位または下位の８ビットが書込みサイクルで
有効であるかまたはいずれかまたは双方のバイトが読出
しサイクルで有効であるか否かを示す。ＩＤＬＣの３２
ビット・データレジスタへの書込みサイクルにはこれを
行うのに１６ビットＩＯＰ母線サイクルの２サイクルが
必要であり、ＩＣＭは最初のサイクルでデータおよびパ
リティの双方を一時的にラッチ３０４に捕える。第２の
サイクルでＩＣＭは３６ビット（３２ビットと４ビット
のパリティ）全部をＰＩＯ状態機械に供給する。
【０７４６】３２ビット・データレジスタからの読出し
サイクルも１６ビットＩＯＰ母線サイクルの２サイクル
を必要とし、ＩＣＭは、ＰＩＯの読出しデータ・ラッチ
２９８からの３２ビット（３２データビットと４パリテ
ィビット）を多重化するセレクタ２９５を使用して最初
の１８ビット（１６データビットと２ビット・パリテ
ィ）を選択する。ＩＣＭアドレス・ラッチ３０９は、最
初のサイクルの終りに現在のＩＯＰアドレスをラッチ
し、第２のサイクルで、二つのサイクルのアドレスの第
２の最下位ビットＡ１（ＩＯＰアドレスはＡ０からＡ２
４まで番号を付けてある）を比較することによりアドレ
スの変化だけで背中合せのアドレスを確認する比較を行
うのに使用される。ＩＣＭの第１サイクル情報ラッチ３
０８は、最初のサイクルが読出しか書込みかを、および
Ａ１ビットの値を、覚えている。この情報は、３２ビッ
ト読み書きの後半の１６ビット・サイクルで使用され
る。２サイクルが順調に済んでからまたはＩＣＭが検出
したエラーサイクルの後に、第１サイクル情報を「無沿
革」値にクリアする。ＩＣＭは読出サイクルでデータの
パリティチェックを行い、内部データ・パイティエラー
をＩＯＰ母線パリティエラーから更に分離する。
【０７４７】ＩＣＭは、そのデータ承認線（ＳＩＯ＿Ｄ
ＴＡＣＫ）を活性にして読出しサイクルまたは書込みサ
イクルの完了を指示する。読出しまたは書込み母線サイ
クル中にスレーブ・エラーを検出すると、ＩＣＭはＳＩ
Ｏ＿ＤＴＡＣＫの作動を差控え、ＩＨＥＩＳＲレジスタ
に適切なスレーブ・エラー状態指示ビットを設定する
（先のＩＮＴの説明でのこのレジスタの説明を参照）。
ＩＯＰは、すべての読み書き動作でのＩＣＭからのＳＩ
Ｏ＿ＤＴＡＣＫ承認をタイムアウトし、エラーが示され
ると適切な診断または他の処置を取る。
【０７４８】ＩＣＭがＩＯＰプロセッサに利用可能な割
込ベクトルが存在することを示す機構は、「ＳＩＯ＿Ｉ
ＮＴ」信号を非同期的に活性にすることである。これに
より結局はＩＯＰのタスクプログラムの実行が中止さ
れ、ＩＯＰ母線に割込承認サイクルが発生する。この時
点でＩＯＰは、「．ＩＯＰ＿ＩＮＴＡＣＫ」を活性に
し、チップベクトル（ＣＨＩＰ＿ＶＥＣＴＯＲ＿ＬＡＴ
ＣＨ）またはチャンネルベクトル（ＣＨＡ＿ＶＥＣＴＯ
Ｒ＿ＬＡＴＣＨ）をＩＣＭによりＩＯＰ＿ＤＡＴＡ＿Ｂ
ＵＳの下位８ビットにする。
【０７４９】ベクトルラッチ２９６および２９７は、ベ
クトル保持レジスタ（ＶＨＲ）と言われ、ＩＯＰにより
プログラム入出力サイクルで（たとえば診断目的で）ア
クセスすることができる。
【０７５０】ＩＣＭは、読出しまたは書込みのデータ転
送でＬ１回路、ＰＩＯ（他のＩＤＬＣ部分）、またはＶ
ＨＲの選択を決定する１層のアドレス復号（ＩＣＭ Ａ
ＤＤＲＥＳＳ ＤＥＣＯＤＥ）を行う（ＶＨＲレジスタ
は通常ＳＩＯ動作では読出し専用であることに注意）。
Ｌ１復号によりＬ１チップ選択（Ｌ１＿ＣＨＰ＿ＳＥ
Ｌ）信号が活性になり、データをＩＯＰ母線とＬ１回路
との間に送る。ＶＨＲ復号によりＶＨＲレジスタの読出
しが可能になる。ＰＩＯ空間への復号は、Ｌ１回路およ
びＶＨＲレジスタのアドレスとは異なるＩＤＬＣの記憶
装置写像入出力空間へのアクセスであると規定される。
このような復号によりＩＣＭは、ＩＯＰ母線サイクルの
方向に応じて、．ＩＣＭ＿ＰＩＯ＿ＲＤまたは．ＩＣＭ
＿ＰＩＯ＿ＷＲを作動させることにより、ＰＩＯからの
サービスを要求する。ＰＩＯ状態機械は、ＰＩＯ＿ＩＣ
Ｍ＿ＡＣＫ信号を使用してＩＣＭの要求を承認する。
【０７５１】ＰＩＯはＩＣＭで行われたものの他に更に
１層のアドレス復号３０７（ＰＩＯＡＤＤＲＥＳＳ Ｄ
ＥＣＯＤＥ）を行う。ＰＩＯは、内部３６ビットＩＤＬ
Ｃ母線（３２ビットはデータ、４ビットは奇数パリテ
ィ。ただし、ＤＭＡＲでは３２ビットのデータ、１ビッ
トの奇数パリティ）の間のデータの多重化およびラッチ
を管理する。ＰＩＯは、それぞれのＲＡＭを指示する要
求および承認の信号、たとえば、ＳＩＯ＿ＴＳＲ＿ＲＤ
（またはＷＲ）およびＴＳＲ＿ＳＩＯ＿ＡＣＫ、を使用
してＴＳＲ、ＦＩＦＯＲ、およびＤＭＡＲ ＲＡＭにア
クセスする。
【０７５２】セレクタ３００を経由して、ＰＩＯは、Ｐ
ＩＯ読出しサイクル中にＴＳＲ、ＥＳＭ、ＦＩＦＯＲ、
ＤＭＡＣＲ、ＩＨＥＩＳＲレジスタ、ＩＣＲレジスタ、
およびＨＣＲレジスタからの３６ビット・データ母線を
読出しデータラッチ２９８に多重化する。セレクタ３０
０へのＲＳＭ＿ＤＡＴＡ入力は、診断目的のためのＲＳ
Ｍ内の時間交換レジスタへの読出し径路である。セレク
タへのＩＨＥＩＳＲ＿ＤＡＴＡ、ＩＣＲ＿ＤＡＴＡ、お
よびＨＣＲ＿ＤＡＴＡの各入力はそれぞれ（ＩＮＴの）
ＩＨＥＩＳレジスタ、ＩＣＲレジスタ、およびＨＣＲレ
ジスタからの読出し径路である。
【０７５３】書込み動作時、ＰＩＯは３６ビット・デー
タを母線２８３（ＳＩＯ＿ＤＡＴＡ＿ＢＵＳ）を経由し
て同じＩＤＬＣ要素に分配する。ＩＣＲレジスタおよび
ＨＣＲレジスタはＩＤＬＣ内部で構成およびハイパーチ
ャンネル情報をＲＳＭ区画に分配するのに使用される
（先に示したＲＳＭの説明およびＨＣＲおよびＩＣＲの
ビットの説明を参照）。ＳＩＯ＿ＩＨＥＩＳＲ＿ＳＥＬ
はＰＩＯからＩＮＴまで延びており、ＩＨＥＩＳＲデー
タをＩＯＰに転送するときＩＨＥＩＳＲレジスタの選択
に使用される。
【０７５４】１２.３.３ 状態機械の状態
【０７５５】１２.３.３.１ ＩＣＭの状態機械 ＳＩＯ＿ＲＥＳＥＴであれば、状態＝０である。
【０７５６】状態０：ＩＯＰプロセッサ母線サイクルの
開始を待つ。−ＩＯＰ母線上のＩＯＰチップ選択（ＩＯ
Ｐ＿ＣＨＰ＿ＳＥＬ）およびＩＯＰアドレス・ストロー
ブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）が共に活性であれ
ば、５０ｎｓ待ってアドレス・パリティを安定にさせ、
状態３１に進む。
【０７５７】−割込承認（ＩＯＰ＿ＩＮＴＡＣＫ）およ
びアドレス・ストローブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲ
Ｂ）が活性であれば、ＶＥＣＴＯＲ＿ＳＥＬＥＣＴＯＲ
径路を設定してベクトルをＣＨＩＰ＿ＶＥＣＴＯＲ＿Ｌ
ＡＴＣＨまたはＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨ
（ＣＨＩＰ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨの優先度はＣＨ
ＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨより高い）から転送す
る。ＩＯＰ＿ＩＮＴ信号を作動させる元々の原因は、Ｉ
ＯＰにＩＯＰ＿ＩＮＴＡＣＫで応答させるものである
が、ＣＨＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨにベクトルをロ
ードすることができたとしても、ＩＣＭによるチャンネ
ル・ベクトルまたはチップ・ベクトルかの選択はＩＯＰ
＿ＩＮＴＡＣＫサイクルの期間中に行われる。
【０７５８】−ベクトルが未決定（すなわち、ＣＨＰ＿
ＶＥＣＴＯＲ＿ＬＡＴＣＨおよびＣＨＮ＿ＶＥＣＴＯＲ
＿ＬＡＴＣＨが空）でなければ、損失割込ビット（ＬＩ
Ｄ）をＩＨＥＩＳＲに設定し、状態１に進む。
【０７５９】状態１：ベクトル・パリティ発生遅延−１
クロックサイクル（５０ｎｓ）遅らせてＶＥＣＴＯＲ＿
ＳＥＬＥＣＴＯＲ２９４の出力に有効パリティを発生さ
せる。状態２に進む。
【０７６０】状態２：ベクトル・パリティのチェック−
２９４ａでベクトル・セレクタのパリティをチェックす
る。
【０７６１】−パリティが良好であれば、ＩＯＰ母線に
データ承認（ＰＩＯ＿ＤＴＡＣＫ）を表明し、状態３に
進む。
【０７６２】−パリティが不良であれば、データ承認Ｐ
ＩＯ＿ＤＴＡＣＫを差控え、ＩＯＰにＤＴＡＣＫタイム
アウト状態を発生する。ＩＨＥＩＳＲにプログラム入出
力読出パリティエラー・ビット（ＰＰＥ）状態指示を設
定し、状態４に進む。
【０７６３】状態３：ＩＮＴに対するＳＩＯ＿ＣＨＮ＿
ＢＳＹまたはＳＩＯ＿ＣＨＰ＿ＢＳＹ指示をリセットす
る（これら信号はＩＮＴによりＣＨＩＰ＿ＶＥＣＴＯＲ
＿ＬＡＴＣＨおよびＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣ
Ｈの満杯状態または空状態の指示として監視される）。
−ＶＥＣＴＯＲ＿ＳＥＬＥＣＴＯＲの現在の多重位置に
基きＳＩＯ＿ＣＨＰ＿ＢＳＹまたはＳＩＯ＿ＣＨＮ＿Ｂ
ＳＹをリセットする（すなわち、ＣＨＩＰ＿ＶＥＣＴＯ
Ｒ＿ＬＡＴＣＨが選択されればＳＩＯ＿ＣＨＰ＿ＢＳＹ
をリセットし、ＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨが
選択されればＳＩＯ＿ＣＨＮ＿ＢＳＹをリセットす
る）。
【０７６４】−ＩＯＰ＿ＩＮＴＡＣＫが不活性であれば
状態１５に進む。
【０７６５】−ＩＯＰ＿ＩＮＴＡＣＫが活性であれば状
態７に進む。
【０７６６】状態４：ＰＩＯ読出承認（ＰＩＯ＿ＲＤ＿
ＡＣＫ）の活性またはアドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢの不活性を待つ。−ＰＩＯが読出を
承認すれば（ＰＩＯ＿ＲＤ＿ＡＣＫ）、現在のＩＯＰ母
線アドレス・ビットをＩＣＭアドレス・ラッチ３０９に
保存し、３０８の第１サイクル情報を保存する（これで
ＰＩＯ状態機械からデータを要求する必要がないので、
次の連続読出しサイクルでラッチ２９８からデータの高
速アクセスが可能になる）。状態５に進む。
【０７６７】−ＩＯＰアドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢ）が不活性であれば、現在のサイク
ルが尚早に終りつつあるので、第１サイクル情報を「無
沿革」にクリアする。
【０７６８】−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）
が活性であれば状態１５に進む。
【０７６９】−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）
が不活性であれば状態０に進む。
【０７７０】状態５：読出しデータパリティ発生遅延状
態−１クロックサイクルが経過するのを待つことにより
（すなわち、５０ｎｓ遅らせて）読出しデータパリティ
がＩＣＭデータ・セレクタ母線に発生するのを待つ。状
態６に進む。
【０７７１】− 状態６：ＰＩＯ読出しデータパリティ
をチェックする。
【０７７２】−上部および下部データ母線にあるパリテ
ィをプロセッサ母線制御信号ＩＯＰ＿ＵＤＳおよびＩＯ
Ｐ＿ＬＤＳに基いてチェックする。
【０７７３】−パリティが良ければ、ＰＩＯ＿ＤＴＡＣ
Ｋを出し、状態１４に進む。
【０７７４】−パイティが悪ければ、第１サイクル情報
を「無沿革」にクリアし、プログラム入出力読出しパリ
ティエラー（ＰＰＥ）状態指示をＩＨＥＩＳＲレジスタ
内に設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態１４
に進む。
【０７７５】状態７：割込承認が不活性になるのを待つ
−割込承認（ＩＯＰ＿ＩＮＴＡＣＫ）信号が不活性にな
れば、状態０に進む。
【０７７６】−割込承認（ＩＯＰ＿ＩＮＴＡＣＫ）が活
性のままであれば、状態７に進む。
【０７７７】状態８：使用しない。
【０７７８】状態９：ＰＩＯ書込。データ・ストローブ
（ＩＯＰ＿ＵＤＳおよび／またはＩＯＰ＿ＬＤＳ）が活
性になるのを、またはアドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢ）が不活性になるのを、待つ−ラッ
チされているデータ・ストローブ（ＩＯＰ＿ＵＤＳまた
はＩＯＰ＿ＬＤＳ）が活性になっていれば、ラッチされ
ていないデータ・ストローブ信号を使用して有効な１６
ビット母線サイクルが要求されていることを確認する。
ＩＯＰデータ母線からのデータ・パリティをチェックす
る。第１サイクルの情報が前のサイクルが書込みであっ
たことを示しているときは有効な背中合せ１６ビット・
サイクルを確認する。
【０７７９】−データ・ストローブ（ＵＤＳ、ＬＤＳ）
またはアドレス・ストローブＩＯＰ＿ＡＤＤＲ＿ＳＴＲ
Ｂが活性であれば、状態９に留まる。
【０７８０】−パリティが良く、３２ビット・サイクル
の前半であれば、データをラッチし、第１サイクル情報
（「Ａ１＝０を用いて書込む」）を保存し、アドレスを
ＩＣＭＡＤＤＲＥＳＳ ＬＡＴＣＨにラッチし、ＰＩＯ
＿ＤＴＡＣＫをＩＯＰに対して活性にし、状態１４に進
む。
【０７８１】−パリティが良く、３２ビット・サイクル
の後半であれば、ＰＩＯに書込要求（ＩＣＭ＿ＰＩＯ＿
ＷＲ）を発し、状態１０に進む。
【０７８２】−パリティが悪ければ、データ・パリティ
エラー・ビット（ＤＰＥ）をＩＨＥＩＳＲに設定し、Ｐ
ＩＯ＿ＤＴＡＣＫを発生せず、状態１４に進む。
【０７８３】ラッチされていないＩＯＰ＿ＤＵＳかまた
はＩＯＰ＿ＬＤＳが不活性であれば、ＩＯＰが両データ
・ストローブを活性にすることができなかったかまたは
プログラミング制限が侵されているかである。いずれの
場合でもこれは１６ビット・サイクルではなく、したが
って無データ・ストローブ（ＮＤＳ）状態指示をＩＨＥ
ＩＳＲに設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態
１４に進む。
【０７８４】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性であれば、ＩＯＰがＰＩＯ＿Ｄ
ＴＡＣＫのタイムアウトを知り、現在のサイクルが尚早
に終了していると考える。状態０に進む。
【０７８５】状態１０：ＰＩＯ書込承認またはアドレス
・ストローブが不活性になるのを待つ−ＰＩＯ書込承認
（ＰＩＯ＿ＷＲ＿ＡＣＫ）が不活性であるかまたはアド
レス・ストローブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）が活
性であれば、状態１０に留まる。
【０７８６】−ＰＩＯ書込承認（ＰＩＯ＿ＷＲ＿ＡＣ
Ｋ）が活性であれば、第１サイクル情報（「Ａ１＝１で
書込む」）を保存し、ＰＩＯ＿ＤＴＡＣＫを発生し、状
態１４に進む。
【０７８７】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性であれば、ＰＩＯ＿ＤＴＡＣＫ
のタイムアウトと考え、第１サイクル情報を「無沿革」
にクリアし、状態０に進む。
【０７８８】状態１１：使用しない
【０７８９】状態１２：使用しない
【０７９０】状態１３：層１書込み。データ・ストロー
ブの活性またはアドレス・ストローブの不活性を待つ−
データ・ストローブ（ＩＯＰ＿ＵＤＳまたはＩＯＰ＿Ｌ
ＤＳ）が不活性のままであるかまたはアドレス・ストロ
ーブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）が活性のままであ
れば、状態１３に留まる。
【０７９１】−ラッチされたデータ・ストローブ（ＩＯ
Ｐ＿ＵＤＳまたはＩＯＰ＿ＬＤＳ）が活性になっていれ
ば、Ｌ１チップ選択（Ｌ１＿ＣＨＰ＿ＳＥＬ）を出し、
状態１４に進む。Ｌ１チップ自身は、ＩＤＬＣではなく
プロセッサＰＩＯ＿ＤＴＡＣＫを戻す責任があるが、Ｓ
ＩＯ区画は、プロセッサ母線ＩＯＰ＿ＡＤＤＲ＿ＳＴＲ
Ｂを監視し続けて現在の母線サイクルが何時終了するか
（すなわち、プロセッサ・アドレス・ストローブが何時
不活性になるか）を判定しなければならないことに注目
すること。
【０７９２】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性になれば、ＰＩＯ＿ＤＴＡＣＫ
タイムアウトと考える。状態０に進む。
【０７９３】状態１４：アドレス・ストローブ（ＩＯＰ
＿ＡＤＤＲ＿ＳＴＲＢ）の不活性を待つ−アドレス・ス
トローブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）が活性であれ
ば、状態１４に留まる。
【０７９４】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性でチップ選択（ＩＯＰ＿ＣＨＰ
＿ＳＥＬ）が不活性であれば、状態０に進む。
【０７９５】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性でチップ選択（ＩＯＰ＿ＣＨＰ
＿ＳＥＬ）が活性であれば、状態１５に進む。
【０７９６】状態１５：チップ選択が不活性になるのを
待つ−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）が活性で
あれば、状態１５に留まる。
【０７９７】−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）
が不活性であれば、状態０に進む。
【０７９８】状態１６：ＥＥＲＯＳ読出状態０−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持してＥＥＲＯＳ読出アクセス時間を満足させ
る（ＥＥＲＯＳはこの説明には関係しないオプションの
診断用読出し専用記憶装置である）。状態１７に進む。
【０７９９】状態１７：ＥＥＲＯＳ読出状態１−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足
させる。状態１８に進む。
【０８００】状態１８：ＥＥＲＯＳ読出状態２−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足
させる。状態１９に進む。
【０８０１】状態１９：ＥＥＲＯＳ読出状態３−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足
させる。状態２０に進む。
【０８０２】状態２０：ＥＥＲＯＳ読出状態４−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足
させる。状態２１に進む。
【０８０３】状態２１：ＥＥＲＯＳ読出状態５−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足
させる。ＥＥＲＯＳからのデータは、ＩＯＰデータ母線
上では有効であるべきであるが、他のクロック・サイク
ルを有効パリティに対して発生させる。状態２２に進
む。
【０８０４】状態２２：ＥＥＲＯＳ読出状態６−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ読出データをＥＥＲＯＳ
からＩＯＰデータ母線に伝えることができるようにし、
ＩＯＰ＿ＤＴＡＣＫ信号を発生し、状態１４に進む。
【０８０５】状態２３：ベクトル保持レジスタ（ＶＨ
Ｒ）を読出す−活性ベクトル使用中信号（ＳＩＯ＿ＣＨ
Ｐ＿ＢＳＹまたはＳＩＯ＿ＣＨＮ＿ＢＳＹ）に基きチッ
プベクトル（ＣＨＩＰ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨ）ま
たは（ＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨ）チャンネ
ルベクトルを選択し、チップレベル・ベクトルの発生に
高い優先権を与える。
【０８０６】−ベクトルがラッチされていなければ（す
なわち、ＳＩＯ＿ＣＨＰ＿ＢＳＹもＳＩＯ＿ＣＨＮ＿Ｂ
ＳＹも活性でなければ）、ハードコード空ベクトル値を
データ母線に提示する。所定のベクトル使用中指示をリ
セットし、状態１に進む。
【０８０７】状態２４：ＥＥＲＯＳ書込状態０−ＩＣＲ
レジスタのＥＥＲＯＳ書込保護ビット（ＷＲ）が活性で
なければ、ＥＥＲＯＳ書込保護エラーが検出され、ＷＰ
ＥビットをＩＨＥＩＳＲに設定し、ＰＩＯ＿ＤＴＡＣＫ
を発生せず、状態１４に進む。
【０８０８】−ＩＣＲレジスタのＥＥＲＯＳ書込保護ビ
ットが活性であれば、これは有効ＥＥＲＯＳ書込サイク
ルであり、ＥＥＲＯＳチップ選択（ＳＩＯ＿ＥＥＲＯＳ
＿ＣＥ）およびＥＥＲＯＳ書込信号（ＳＩＯ＿ＥＥＲＯ
Ｓ＿ＷＥ）を発生し、ＰＩＯ＿ＤＴＡＣＫを発生し、状
態２５に進む。
【０８０９】状態２５：ＥＥＲＯＳ書込状態１−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＷＥを
活性に保持し続け、ＥＥＲＯＳ書込みのセットアップお
よび保持の時間を満足させ、状態２６に進む。
【０８１０】状態２６：ＥＥＲＯＳ書込状態２−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＷＥを
活性に保持し続け、ＥＥＲＯＳ書込みのセットアップお
よび保持の時間を満足させ、状態２７に進む。
【０８１１】状態２７：ＥＥＲＯＳ書込状態３−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ書込みのセットアップお
よび保持の時間を満足させ、状態２８に進む。
【０８１２】状態２８：ＥＥＲＯＳ書込状態４−ＳＩＯ
＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを
活性に保持し続け、ＥＥＲＯＳ書込みのセットアップお
よび保持の時間を満足させ、状態２９に進む。
【０８１３】状態２９：ＥＥＲＯＳ書込状態５−ＥＥＲ
ＯＳへのＳＩＯ＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥ
ＲＯＳ＿ＷＥ信号を作動解除し、状態３０に進む。
【０８１４】状態３０：ＥＥＲＯＳ書込状態６−ＩＯＰ
＿ＤＴＡＣＫ信号をＩＯＰに発生し、状態１４に進む。
【０８１５】状態３１：アドレス・パリティ・チェッ
ク。スレーブの読出しまたは書込みを決定し、ＰＩＯ記
憶装置写像アクセス、Ｌ１記憶装置写像アクセス、また
はベクトル保持レジスタ（ＶＨＲ）アクセスを決定す
る。−ＩＯＰアドレス・パリティが不良であれば、アド
レス・パリティエラー（ＡＰＥ）ビットをＩＨＥＩＳＲ
に設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態１４に
進む。
【０８１６】−プロセッサ母線読出／書込信号（ＩＯＰ
＿ＲＤ／ＷＲ）が読出サイクルを示し且つベクトル保持
レジスタ記憶装置写像が復号されていれば、状態２３に
進む。
【０８１７】−ＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクル
を示し且つＰＩＯ記憶装置写像が復号されてＴＳＲ、Ｄ
ＭＡＲ、またはＦＩＦＯＲ、ＩＣＲレジスタ、ＩＨＥＩ
ＳＲレジスタ、またはＨＣＲへのアクセスを示していれ
ば、データ母線ドライバを使用可能にし、上部または下
部ＰＩＯデータ母線マルチプレクサを選択する。
【０８１８】−ＩＣＭ ＡＤＤＲＥＳＳ ＬＡＴＣＨの
最後の読出サイクル・アクセス・アドレスが現在のＩＯ
Ｐアドレスに合致すると共にＡ１＝１であれば、ＰＩＯ
データラッチのデータは有効であり、且つＩＯＰ母線に
伝えることができる。状態５に進む。
【０８１９】−現在のＩＯＰアドレスにＡ１＝０があれ
ば、ＰＩＯ区画にアクセスしなければならない。ＩＣＭ
＿ＰＩＯ＿ＲＤ信号をＰＩＯ状態機械に出力する。状態
４に進む。
【０８２０】−Ａ１＝１で且つ最後のアクセスが書込で
あったならば、これはプログラム入出力３２ビット書込
連鎖エラーであり、ＷＳＥ状態ビットエラーをＩＨＥＩ
ＳＲレジスタに設定し、第１サイクル情報を「無沿革」
に設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態１４に
進む。
【０８２１】−ＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクル
を指示し、且つＬ１アドレスが復号されていれば、Ｌ１
＿ＣＨＰ＿ＳＥＬ選択を活性に設定し、状態１４に進
む。
【０８２２】−ＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクル
を指示し且つＥＥＲＯＳ記憶装置写像が復号されていれ
ば、状態１６に進む。
【０８２３】 −ＩＯＰ＿ＲＤ／ＷＲ信号が書込サイク
ルおよびＰＩＯ記憶装置写像アドレスが復号されている
ことを示していれば、ＴＳＲ、ＤＭＡＣ、ＦＩＦＯ、Ｉ
ＣＲ、ＩＨＥＩＳＲ、またはＨＣＲへのアクセスが試み
られている。
【０８２４】−Ａ１＝０であり且つ最後のアクセスがア
ドレスビット１（Ａ１）＝０によるＰＩＯ書込みであっ
た場合には、現在のサイクルはプログラム入出力書込シ
ーケンス・エラーであり、ＷＳＥビットをＩＨＥＩＳＲ
に設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態１４に
進む。
【０８２５】−Ａ１＝０であり且つ最後のアクセスがＡ
１＝０による書込サイクルではなかった場合には、これ
は最初の１６ビットに対する有効ＰＩＯ書込サイクルで
あり、状態９に進む。
【０８２６】−Ａ１＝１であり且つ最後のアクセスがＡ
１＝０による書込であり、前のアドレスと現在のアドレ
スとが合致していれば、これは第２の１６ビットに対す
る有効ＰＩＯ読出サイクルであり、状態９に進む。
【０８２７】−Ａ１＝１であるが前のサイクルがＡ１＝
０による書込みでなかったかまたは現在と前とのアドレ
スが合致していない場合には、これはプログラム入出力
書込エラーであり、ＰＷＥビットをＩＨＥＩＳＲに設定
し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態１４に進む。
【０８２８】−ＩＯＰ＿ＲＤ／ＷＲが書込を示してお
り、Ｌ１チップ・アドレスが復号されておれば、Ｌ１＿
ＣＨＰ＿ＳＥＬ作動させ、状態１３に進む。
【０８２９】−ＩＯＰ＿ＲＤ／ＷＲが書込サイクルを示
しており、ＥＥＲＯＳ記憶装置写像が復号されていれ
ば、状態２４に進む。
【０８３０】−ＰＩＯ、ＥＥＲＯＳ、Ｌ１チップ、また
はＶＨＲレジスタ、のアドレスが復号されていない場合
には、ＩＤＬＣ記憶装置写像のプログラム入出力有効ア
ドレスにアクセスしており、ＰＩＡビットをＩＨＥＩＳ
Ｒレジスタに設定し、ＩＯＰ＿ＤＴＡＣＫを発生せず、
状態１４に進む。
【０８３１】１２.３.３.２ ＰＩＯ状態機械 すべての選択を作動解除させるＳＩＯ＿ＲＥＳＥＴが承
認され、使用可能になっていれば、状態１に進む。
【０８３２】状態１：ＩＣＭ＿ＰＩＯ＿ＲＤまたはＩＣ
Ｍ＿ＰＩＯ＿ＷＲを待つ−ＩＣＭからの読出ＩＣＭ＿Ｐ
ＩＯ＿ＲＤ要求または書込ＩＣＭ＿ＰＩＯ＿ＷＲ要求を
待つ。
【０８３３】−要求が活性でなければ、状態１に留ま
る。
【０８３４】−ＩＣＭ＿ＰＩＯ＿ＲＤかＩＣＭ＿ＰＩＯ
＿ＷＲのいずれかが活性になれば、ＰＩＯ ＡＤＤＲＥ
ＳＳ ＤＥＣＯＤＥ論理を使用してＩＯＰアドレスの復
号を始め、状態２に移る。
【０８３５】状態２：アドレスに基き区画を選択する−
区画（ＴＳＲ、ＤＭＡＲ、ＦＩＦＯ、またはＲＳＭ）ま
たはレジスタ（ＩＨＥＩＳＲ、ＩＣＲ、またはＨＣＲ）
のアドレスがいずれもＰＩＯ ＡＤＤＲＥＳＳ ＤＥＣ
ＯＤＥＲにより復号されていなければ、無効アドレスが
復号され、状態５に進む。
【０８３６】−区画に対する有効アドレスが復号されて
おれば、復号されたアドレスおよびＩＯＰ＿ＲＤ／ＷＲ
信号の状態に基き、適切な区画への選択線（ＳＩＯ＿Ｄ
ＭＡＣＲ＿ＲＤ、ＳＩＯ＿ＤＭＡＣＲ＿ＷＲ、ＳＩＯ＿
ＦＩＦＯ＿ＲＤ、ＳＩＯ＿ＦＩＦＯ＿ＷＲ、ＳＩＯ＿Ｔ
ＳＲ＿ＲＤ、ＳＩＯ＿ＴＳＲ＿ＷＲ、ＳＩＯ＿ＲＳＭ＿
ＲＤ、またはＳＩＯ＿ＲＳＭ＿ＷＲ）を使用可能にす
る。状態３に進む。
【０８３７】−レジスタに対する有効アドレスが復号さ
れており且つＩＯＰ＿ＲＤ／ＷＲ信号が書込サイクルを
示していれば、適切なレジスタへの選択線を使用可能に
してＳＩＯ＿ＤＡＴＡ＿ＢＵＳからのデータをレジスタ
にストローブし、ＰＩＯ＿ＷＲ＿ＡＣＫを発生し、状態
４に進む。
【０８３８】−レジスタに対する有効アドレスが復号さ
れており且つＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクルを
示していれば、適切なレジスタへのＰＩＯ ＳＥＬＥＣ
ＴＯＲ および ＲＥＡＤ ＤＡＴＡ ＬＡＴＣＨ を
使用可能にし、ＰＩＯ＿ＲＤ＿ＡＣＫを発生し、状態４
に進む。
【０８３９】 状態３：読出しに対する区画承認を待つ
−適切な区画承認（ＤＭＡＣＲ＿ＳＩＯ＿ＡＣＫ、ＦＩ
ＦＯ＿ＳＩＯ＿ＡＣＫ、ＴＳＲ＿ＳＩＯ＿ＡＣＫ、また
はＲＳＭ＿ＳＩＯ＿ＡＣＫ）を、またはＩＣＭ＿ＰＩＯ
＿ＲＤ信号が不活性になるのを、待つ。
【０８４０】−承認が無いかまたはＩＣＭ＿ＰＩＯ＿Ｒ
Ｄが活性のままであれば、状態３に留まる。
【０８４１】−ＩＣＭ＿ＰＩＯ＿ＲＤ信号が不活性にな
れば、これはＩＯＰ母線サイクルの終了が早過ぎること
を示しており、プログラム入出力読出パリティエラー・
ビット（ＰＰＥ）をＩＨＥＩＳＲに設定し、状態１に進
む。
【０８４２】−適切な区画承認が発生すれば、ＰＩＯ＿
ＲＤ＿ＡＣＫ信号を発生し、状態４に進む。
【０８４３】状態４：ＩＣＭ要求の表明解除を待つ−Ｉ
ＣＭ＿ＰＩＯ＿ＲＤ要求またはＩＣＭ＿ＰＩＯ＿ＷＲ要
求が表明解除されるのを待つ。
【０８４４】−ＩＣＭ＿ＰＩＯ＿ＲＤまたはＩＣＭ＿Ｐ
ＩＯ＿ＷＲが活性であれば、この状態に留まる。ＩＣＭ
＿ＰＩＯ＿ＲＤおよびＩＣＭ＿ＰＩＯ＿ＷＲが不活性で
あれば、状態１に進む。
【０８４５】状態５：無効アドレス状態−ＰＩＯアドレ
ス空間の無効アドレスが復号されていれば、プログラム
入出力無効アドレス・ビット（ＰＩＡ）をＩＨＥＩＳＲ
レジスタに設定し、ＩＣＭ要求に応答しない。これはＩ
ＯＰにデータ承認ＩＯＰ＿ＤＴＡＣＫを究極的にタイム
アウトさせる。ＩＣＭ＿ＰＩＯ＿ＲＤまたはＩＣＭ＿Ｐ
ＩＯ＿ＷＲが不活性になるのを待つ。状態１に進む。
【０８４６】残りの状態はすべて無効／未使用である。
これらのどれかに入れば、エラー状態検出ビット（ＥＳ
Ｄ）をＩＨＥＩＳＲに表明する。状態１に進む。
【０８４７】１３. ＤＭＡＲＱ、ＤＭＡ ＲＡＭおよび
ＤＭＡＣ要素
【０８４８】１３.１. ＤＭＡＲＱ ＤＭＡＲＱ（ＤＭＡ要求待行列）は、ＦＩＦＯ管理器
（ＲＦＭ、ＴＦＭ）からＤＭＡＣ（ＤＭＡ制御器）区画
への動作要求を伝え、ＤＭＡＣから要求元区画へ承認
（リセット）指示を返送する「要求」レジスタと選択論
理の組合せである。ＤＭＡＲＱは、ＩＤＬＣ（ＲＦＭ、
ＴＦＭ）の同期処理要素と非同期処理要素（ＤＭＡＣ）
との間の動作インターフェースとなる。ＲＦＭおよびＴ
ＦＭからの要求はＤＭＡＲＱレジスタ・ラッチに同期的
に、すなわち、ＲＦＭ、ＴＦＭによってそれぞれのタイ
ムスロットが提示されている間に、受取られる。
【０８４９】ＤＭＡＲＱの論理組織を図４７に示す。要
求レジスタは、３３０、３３１、および３３２で示す三
つの異なるレジスタ待行列に組織されている。入力セレ
クタ回路３３３は、要求設定およびリセットの入力を個
別待行列３３０〜３３２に、および待行列内の所定のビ
ット位置に伝える。設定入力はＴＦＭおよびＲＦＭから
発し、リセット入力はＤＭＡＣから発する。
【０８５０】出力セレクタ３３４は、待行列内の要求ビ
ット状態の指示をＲＦＭおよびＴＦＭに時間多重で、す
なわち、チャンネル／スロット処理と同期して、提示す
る。ＲＦＭへの指示、ＤＭＡＲＱ＿ＲＦＭ＿ＲＥＱ、は
いずれかのタイムスロットで活性のとき、そのスロット
に関連するチャンネルの受信側に関するＤＭＡデータ転
送処理の要求が未定になっていることを示す。ＴＦＭへ
の指示、ＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱは同様に、それぞ
れのスロットに関連するチャンネルの発信側に関するデ
ータ転送の要求が未定であることを示す。
【０８５１】待行列３３０〜３３２のすべての位置の出
力はまたそれぞれ３３０ａ〜３３２ａと記した出力から
ＤＭＡＣに並列に提示される。未定要求を有する位置は
活性出力を有し、他の位置は不活性出力を有している。
選択制御器３３５は、要求設定およびリセットの信号の
道筋を（それぞれＦＩＦＯ管理器およびＤＭＡＣから）
入力セレクタ３３３を通して導き、待行列した要求状態
機能の指示の道筋を多重セレクタ３３５を通してＤＭＡ
ＲＱ＿ＲＦＭ＿ＲＥＱおよびＤＭＡＲＱ＿ＴＦＭ＿ＲＥ
Ｑとしてタイムスロット出力に導く。
【０８５２】ハイパーチャンネルおよびＢ形チャンネル
へのＢＴＤＭスロットタイム位置の許容写像について以
下に全般的に説明するにつれて明らかになる理由によ
り、ＤＭＡＣは、３３０ａ〜３３２ａでのその要求の処
理に優先度を与えるが、これによれば、３３０ａでのＨ
１ハイパーチャンネル要求に対する優先度が３３１ａお
よび３３２ａにおけるＨ０ハイパーチャンネルおよびＢ
／Ｄチャンネルの要求に対するものより高く、３３１ａ
でのＨ０要求に対する優先度が３３２ａにおけるＢ／Ｄ
要求に対するものより高い。受信要求と伝送要求との間
では、優先権は、各ハイパーチャンネルおよび各チャン
ネルによる受信要求の方に同じチャンネルによる伝送要
求を超えて（任意に）与えられる。
【０８５３】各待行列は、待行列に関係し得るそれぞれ
のチャンネルの最大数に相当する多数の要求掲示（ビッ
ト）位置を備えている。ＢＴＤＭタイムフレームあたり
利用可能な３２のスロットタイムの内一つのＨ１形ハイ
パーチャンネルしか支持され得ない（後の１５章のハイ
パーチャンネルの説明を参照）から、関連する待行列３
３０は２ビット位置（一つは受信データ要求用、他は伝
送データ要求用）を備えている。（Ｈ１ハイパーチャン
ネルが活性でないとき）５つのＨ０形ハイパーチャンネ
ルを支えることができるから、待行列３３１は、１０ビ
ット位置（５つは５つのＨ０ハイパーチャンネル、Ｈ０
１からＨ０５、の各々からの受信データ要求用、５つは
同じハイパーチャンネルからの伝送データ要求用）を備
えている。最後に、ＢＴＤＭの基本スロットタイム位置
は個々のＢ／Ｄ形チャンネルに割当てることができるか
ら、待行列３３２は、６４ビット位置（３２はこのよう
なチャンネルに対する受信データ要求用、３２は同じチ
ャンネルでの伝送データ要求用）を備えている。
【０８５４】３３０ａ、３３１ａ、および３３２ａにお
ける並列待行列出力は、それぞれの待行列ビット位置の
各々からの線を備えている。したがって、３３０ａは２
線（一つは受信用、他は伝送用）を備えており、３３１
ａは１０線（５つは受信、５つは伝送）を備えており、
３３２ａは６４線（３２は受信、３２は伝送）を備えて
いる。各線は活性のとき要求がそれぞれの待行列位置で
活動的に未決定になっていることを示す。
【０８５５】ハイパーチャンネルは、各ＢＴＭフレーム
の複数のタイムスロット期間中にＩＤＬＣのサービスを
受けるが、Ｂ形チャンネルは、フレームあたり一つのス
ロットでのみサービスを受けるから、ＤＭＡデータ転送
に関するハイパーチャンネルの要求は、割当てられた帯
域幅を効率的に使用するとすれば、Ｂチャンネル要求よ
り速いＤＭＡＣサービスを必要とすることは明らかであ
る。更に、Ｈ１ハイパーチャンネルに割当てられている
帯域幅はＨ０形ハイパーチャンネルのものより大きいか
らＨ１の要求はＨ０またはＢ／Ｄチャンネルの要求より
速いＤＭＡサービスを受けなければならない。したがっ
てＤＭＡＣ優先権を与えることについて上に概説した基
本（Ｈ０またはＢ／Ｄチャンネルの要求よりＨ１の要求
に、およびＢチャンネル要求よりＨ０要求に）を今や理
解すべきである。
【０８５６】選択制御器３３５は、ＲＦＭおよびＴＦＭ
から要求入力を受けてＤＭＡＲＱレジスタによる受信お
よび伝送サービスの要求、それぞれＲＦＭ＿ＤＭＡＲＱ
＿ＳＥＴおよびＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴ、を設定
し、ＤＭＡＣからの入力を分離してこのような要求をそ
れらがサービスされるときリセットする（それぞれＤＭ
ＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴおよびＤＭＡＣ
＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ）。
【０８５７】ＲＦＭ及びＴＦＭからのセッティング入力
は、ＤＭＡＲＱキューのうちの１つと、キュー中の特殊
位置を効果的に指定するＲＳＭからの制御入力をさらに
操作することによって達成される。ＤＭＡＣからのリセ
ット入力は、キュー及びその位置を指定する同様の付随
機能を有する。
【０８５８】ＲＦＭ及びＴＦＭからの要求セッテング入
力を伴い、キュー３３０−３３２のうちの１つを効果的
に指定する追加の信号は、ＲＳＭ＿ＤＭＡＲＱ＿Ｈ１及
びＲＳＭ＿ＤＭＡＲＱ＿Ｈ０を介して表示される。もし
Ｈ１表示がアクティブなら、キュー３３０が指定され
る。もしＨ０表示がアクティブなら、キュー３３１がア
クティブである。Ｈ１とＨ０のどちらの表示もアクティ
ブでないなら、キュー３３２が指定される。
【０８５９】指定されたキュー内の位置を指し示す追加
の信号は、セレクタ制御３３５に供給されたタイム・ス
ロット表示ＲＳＭ＿ＴＳＩ中にある。ＲＳＭ＿ＴＳＩは
実際は、受信データ要求と伝送データ要求を指示するた
めに、一対の要求位置を指し示す。セットされるべきそ
の対の位置は、要求セッティング・ソース、ＲＦＭ＿Ｄ
ＭＡＲＱ＿ＳＥＴまたはＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴに
よって指示される。
【０８６０】ＤＭＡＣからのリセット要求に対して、制
御器３３５は、待行列（キュー）３３０〜３３２の一つ
の選択を指定する符号化入力ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬ
をおよびその待行列内の１対のレジスタ位置の選定を指
定するポインタ入力、それぞれＤＭＡＣ＿Ｈ＿ＰＴＲま
たはＤＭＡＣ＿Ｂ＿ＰＴＲ、をＤＭＡＣから受取る。リ
セット要求源、ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳ
ＥＴまたはＤＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥ
Ｔ、は所定の組のどのメンバー（受信メンバーか伝送メ
ンバー）がリセットされているか判定する。
【０８６１】その各々が複数のＢＴＤＭスロット位置を
取囲んでいるハイパーチャンネルに対して（下のハイパ
ーチャンネルの説明を参照）、タイムスロット指示ＲＳ
Ｍ＿ＴＳＩはＲＳＭにより現在のタイムスロット・カウ
ントに関連する値からそのハイパーチャンネルに組込ま
れているタイムスロットの基準の（最初に現われる）一
つの時間位置に関連する値に変換する。このようにし
て、それぞれのハイパーチャンネルに関して（ＤＭＡＲ
Ｑでは、ＴＳＲに関する時間交換時に、およびＦＩＦＯ
Ｒに関する転送時に）取られるすべての処置は、それぞ
れの基準タイムスロットに関する位置に向けられる。Ｒ
ＳＭによるハイパーチャンネルのＴＳＩ変換は、ハイパ
ーチャンネルの写像が確立されるとき（下のハイパーチ
ャンネルの説明を参照）ＩＯＰ／ＳＩＯによりＨＣＲレ
ジスタに設置される情報の機能として決定される。
【０８６２】このように行う準備が整うと、ＤＭＡＣサ
ービス要求が待行列３３０〜３３２に、一度に一つづ
つ、優先度が高い方から低い方へ、Ｈ１の受信、Ｈ１の
伝送、Ｈ０の受信、Ｈ０の伝送、Ｂ／通常チャンネルの
受信、Ｂ／通常チャンネルの伝送、の順に、掲示され
る。ＤＭＡＣ状態論理は、サービスされるように選択さ
れた各要求の起源を覚えており、ＤＭＡＲＱにある要求
をリセットする準備が整っているとき、その情報を使用
して適切なリセット選択信号、セレクタＤＭＡＣ＿Ｈ−
Ｂ＿ＳＥＬ、二つのポインタＤＭＡＣ＿Ｈ＿ＰＴＲまた
はＤＭＡＣ＿Ｂ＿ＰＴＲの内の活性の一つ、および二つ
の受信／伝送リセット指示子ＤＭＡＣ＿ＤＭＡＲＱ＿Ｒ
ＣＶ／ＸＭＩＴ＿ＲＥＳＥＴの内の活性の一つ、の状態
を判定する。このようにして、ＤＭＡＣは選択制御器３
３５への入力、すなわち（１）三つの待行列３３０〜３
３２の一つを選択するＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬ、
（２）所定の待行列内の一対の位置を区別する。ＤＭＡ
Ｃ＿Ｂ＿ＰＴＲまたはＤＭＡＣ＿Ｈ＿ＰＴＲの一つ、お
よび（３）その組のどの位置をリセットするかを示す、
ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴまたはＤＭ
ＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴの一つ、を作
動させることによりそれぞれの要求をリセットする。
【０８６３】ハイパーチャンネルに割当てられた各スロ
ットの処理時間中に、ＲＳＭは、ＲＳＭ＿ＴＳＩを示す
タイムスロットをそれぞれのハイパーチャンネルに関連
する値に変換し、ＲＳＭ＿ＤＭＡＲＱ＿Ｈ１またはＲＳ
Ｍ＿ＤＭＡＲＱ＿Ｈ０のそれぞれの一つを作動させる。
時間多重により、およびＲＳＭ＿ＴＳＩ、ＲＳＭ＿ＤＭ
ＡＲＱ＿Ｈ１、およびＲＳＭ＿ＤＭＡＲＱ＿Ｈ０の瞬時
値に基き、選択制御器３３５は、出力セレクタ３３４に
その出力３３４Ｒおよび３３４Ｔに、関連する待行列の
関連するビット位置の状態に対応する信号を設置させ
る。このような出力は現在同期的にサーブされているチ
ャンネル（ＴＳＩに対応するもの）で処理している受信
ＤＭＡ要求および伝送ＤＭＡ要求の状態に対応する。
【０８６４】出力３３４Ｒおよび３３４Ｔは、それぞれ
ＲＦＭおよびＴＦＭに伝えられる。したがって、３３４
Ｒが設定状態を示してはいるがＲＦＭが関連要求設定出
力を備えているときは、ＲＦＭは、それぞれのチャンネ
ルに関して未決定になっている要求をかかえていること
を覚えている内部状態を維持しながらその出力を作動解
除することになる。３３４Ｒがリセット状態を示してい
ると、内部ＲＦＭ指示は未決定要求の指示（これにより
ＲＦＭにその要求がＤＭＡＣによりサーブされてしまっ
ていることを示す）であるが、ＲＦＭは、その内部指示
をリセットし、ＦＩＦＯＲに対する受信データの処理を
再開する。同様な処置はＴＦＭにより３３４Ｔでの指示
に対して取られる。
【０８６５】システム・リセット時、待行列３３０〜３
３２のすべてのレジスタがリセットされる。続く受信デ
ータ処理の期間中に、ＲＦＭが受信データの第４のバイ
トをＦＩＦＯＲの、現在サーブされているチャンネルに
割当てられているバッファ空間（そのチャンネルのＲＤ
ＣＲ２空間）にロードするにつれて、ＲＦＭはＤＭＡＲ
Ｑへの要求設定指示ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動
させる。これによりＤＭＡＲＱはそれぞれのビット位置
をその待行列の一つに設定し、これにより設定指示を３
３０ａ、３３１ａ、または３３２ａの対応する線に提示
する。この指示はＤＭＡＣへの対応する要求（受信デー
タ転送サービス要求）の未決定であることを知らせる。
ＤＭＡＣが（それぞれのＦＩＦＯＲバッファからＩＯＰ
記憶装置へのデータ転送を完了することにより）その要
求処理を完了すると、述べたとおり、関連待行列位置を
リセットする働きをする入力をＤＭＡＲＱに与え、関連
タイムスロット期間中にＲＦＭに３３４ＲでＤＭＡ転送
が完了していることを効果的に示す。
【０８６６】同様に、ＴＦＭが現在サーブされているチ
ャンネルに割当てられているＦＩＦＯＲのバッファ空間
（関連するＴＤＣＲ２空間）を空にすると、設定要求Ｔ
ＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動させ、そのチャンネル
に対するＤＭＡＣに要求を転送させる。また、ＤＭＡの
サービスが完了すると、それぞれのＦＩＦＯＲバッファ
にＩＯＰ記憶装置からデータをロードし、その事態を３
３４ＴでＴＦＭに示す。
【０８６７】１３.２ ＤＭＡ ＲＡＭおよびアクセス
制御器 アクセス制御器を有するＤＭＡ ＲＡＭ（ＤＭＡＲ）ユ
ニットを図４８に示す。このユニットはＤＭＡＣおよび
ＳＩＯにより提示されたデータを格納し、データをこれ
ら区画に取出すのに使用される。そのチャンネル化され
た内容（チャンネル空間割当あたりの）を全般的に図８
に示してある。図８に示してあるとおり、各チャンネル
には、下に説明する図５０〜図５３に示す形態を有す
る。項目ＲＤＣＲ３、ＲＤＣＲ４、ＴＤＣＲ３、および
ＴＤＣＲ４（ＲＤＣＲおよびＴＤＣＲはそれぞれ受信お
よび伝送構成レジスタを指す）を格納するための４語空
間が割当てられている。
【０８６８】図３７を参照すると、このユニットは、セ
レクタ回路３５１からデータ入力およびアドレス入力を
受取り、３５２でデータ出力を母線３５３に供給する１
２８×３３ＲＡＭアレイ３５０を備えている。入力セレ
クタ３５１は、（アドレスおよびデータ）入力をＳＩＯ
（ＳＩＯ＿ＡＤＤＲＥＳＳ＿ＢＵＳおよびＳＩＯ＿ＤＡ
ＴＡ＿ＢＵＳ）およびＤＭＡＣ（ＤＭＡＣ＿ＣＨＮ＿Ｎ
ＢＲおよびＤＭＡＣ＿ＤＭＡＲ＿ＢＵＳ）から受取る。
アレイからのデータ出力（ＤＭＡＲ＿ＤＡＴＡ）は、ど
の区画がデータを受取ることになっているかを効果的に
指定する、以下に説明する、承認出力と共に母線３５３
を経由してＤＭＡＣおよびＳＩＯに供給される。
【０８６９】セレクタ３５１への入力ＤＭＡＣ＿ＣＨＮ
＿ＮＢＲは、アレイ３５０の関連チャンネル空間の部分
アドレスを表わす。これは、現在サーブされているＤＭ
ＡＣ要求の形式に応じて、Ｂ／Ｄチャンネルのスロット
数（ＤＭＡＣ＿Ｂ＿ＰＴＲの値に等しい）かまたはハイ
パーチャンネルの基準スロット数（ＤＭＡＣ＿Ｈ＿ＰＴ
Ｒ値）に対応するようにＤＭＡＣの状態論理により調節
される（下の要求ラッチ３３５の説明を参照）。各チャ
ンネルにはアレイ３５０に４語空間（関連するＲＤＣＲ
３、ＲＤＣＲ４、ＴＤＣＲ３、およびＴＤＣＲ４の各パ
ラメータが入っているもの）が割当てられているので、
チャンネル数機能はそれ自身では個々の語空間をアドレ
スするには不充分である。
【０８７０】アレイ３５０の動作は、ＤＭＡ要求ラッチ
（ＤＲＬ）３５５で受取った読み書き要求に応じて状態
機械論理３５４により制御される。ラッチ３５５への入
力は、ＳＩＯ（ＳＩＯ＿ＤＭＡＲ＿ＲＤ、ＳＩＯ＿ＤＭ
ＡＲ＿ＷＲ）およびＤＭＡＣ（ＤＭＡＣ＿ＤＭＡＲ＿Ｗ
Ｒ１、ＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２、およびＤＭＡＣ＿
ＤＭＡＲ＿ＷＲ２）から発生する。状態機械は、ラッチ
された要求を監視し、共存要求間の内容を分解して一度
に一つづつ要求を選択し、制御信号出力を３５６からア
レイ３５０に、承認出力を３５７からＳＩＯに、および
承認出力を３５８および３５９からＤＭＡＣに、供給す
る。３５６からの制御信号にはＤＭＡＣ＿ＣＨＮ＿ＮＢ
Ｒにより指定された部分アドレスを完了するのに必要な
別のアドレスビットが含まれている。
【０８７１】ＤＭＡＣは、修飾入力をラッチ３５５に供
給し、ＤＭＡＣ＿ＲＣＶ＿ＲＥＱ、状態論理３５４が受
信チャンネル機能に関連するＲＤ２要求（ＤＭＡＣ＿Ｄ
ＭＡＲ＿ＲＤ２）を伝送チャンネル機能に関連するＷＲ
２要求（ＤＭＡＣ＿ＤＭＡＲ＿ＷＲ２）から区別するこ
とができるようにする（前者にはＲＤＣＲ３、ＲＤＣＲ
４の取出しが必要であり、後者にはＴＤＣＲ３、ＴＤＣ
Ｒ４の取出しが必要である）。修飾入力は状態論理によ
り適切な部分アドレスを発生するのに使用される。
【０８７２】状態機械論理はまた、３６０からＤＭＡＣ
に承認および最終完了指示（ＤＭＡＲ＿ＤＭＡＣ＿ＡＣ
Ｋ０、＿ＡＣＫ１、＿ＤＯＮＥ）を供給し、ＤＭＡＣが
アレイ内の連続する記憶位置に対して２語書込（ＷＲ
２）または２語読出（ＲＤ２）（ＤＭＡＣの読出しはす
べて２語読出しである）に関する連続する一組の動作の
内の第２の動作を開始する時期を決めることができるよ
うにする。状態機械はまた出力パリティチェック動作を
行い、パリティエラー（ＤＭＡＲ＿ＰＡＲＩＴＹ＿ＥＲ
ＲＯＲ）の指示を出力３６１からＩＮＴに供給する。
【０８７３】状態機械は各アレイ・アクセス動作を行う
のに三つの状態を通して進行する。第１の状態は、選択
制御信号を３６２からセレクタ３５１に供給してセレク
タ３５１にＤＭＡＣ入力またはＳＩＯアドレス／データ
入力を選択させる（説明を簡単にするため、ＤＭＡＣか
らセレクタ３５１への「チャンネル数」入力、ＤＭＡＣ
＿ＣＨＮ＿ＮＢＲ、をＤＭＡＣのアドレス入力で呼ぶ
が、このような各入力には、その数により指定されるチ
ャンネルに関連して読み書きすべき４語空間の特定の一
つを決定するのに−−３６２で受取る特定の選択入力に
応じてセレクタ３５１により供給される−−オフセット
が必要である）。
【０８７４】１３.２.１ （ＤＭＡＲ）状態機械の状態 リセットされれば、状態０に進む。
【０８７５】状態０（調停状態）−この状態は、セレク
タ３５１に同時に提示されるＤＭＡＣ要求およびＳＩＯ
要求に優先度を決め、ＤＭＡＣ要求にＳＩＯ要求より高
い優先度を与える。
【０８７６】−ＤＭＡＣからの読出要求は、１語づつま
たは多数語づつとすることができる書込要求とは異な
り、すべて２語読出（ＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２）で
ある。このような読出要求では、状態機械からアレイへ
の（３５６による）アレイ制御信号が作動される。これ
らはアレイ選択、読出し、およびクロック使用可能化の
各機能を指定する。セレクタ３５１は、読出すべきアド
レス（オフセットを有するＤＭＡＣ＿ＣＨＮ＿ＮＢＲ）
をアレイ・アドレス線に伝えるように動作する。状態６
に進む。
【０８７７】−ＤＭＡＣからの１語書込（ＤＭＡＣ＿Ｄ
ＭＡＲ＿ＷＲ１）では、アレイ制御信号は、アレイ選
択、書込み、およびクロック使用可能化について作動さ
れる。ＤＭＡＣのアドレスおよびデータはセレクタ３５
１からアレイに伝えられる。状態７に進む。
【０８７８】−ＤＭＡＣからの２語書込（ＤＭＡＣ＿Ｄ
ＭＡＲ＿ＷＲ２）では、アレイ選択制御器が作動され、
ＤＭＡＣのアドレスおよびデータが、１語書込の場合の
ように、アレイに入力される。しかし、次には状態８に
進む。
【０８７９】−ＳＩＯからの読出要求（すべて１語の
み）では、アレイ制御器が読出しに対して作動され、セ
レクタ３５１がＳＩＯアドレス（ＳＩＯ＿ＡＤＤＲＥＳ
Ｓ＿ＢＵＳ）をアレイ・アドレス入力に伝えるように動
作する。状態３に進む。
【０８８０】−ＳＩＯからの書込要求（すべて１語の
み）では、アレイ制御器が書込選択に対して作動され、
セレクタ３５１がＳＩＯのアドレス入力およびデータ入
力をそれぞれのアレイ入力に伝えるように動作する。状
態９に進む。
【０８８１】状態１（ＤＭＡＣへの最初のＡＣＫおよび
第２の読出アクセスに対するアレイ準備）−ＤＭＡＣ読
出（すべて２語のみ）では、この状態は、要求の第１の
部分を承認し、第２語の呼出しに対するアレイを準備す
る。ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０が第１の承認として
表明され（母線３５３がＤＭＡＣに対する有効データを
備えていることを示す）、出力データのパリティがチェ
ックされる。パリティエラーが検出されれば、ＤＭＡＣ
に対するエラー指示（ＤＭＡＲ＿ＰＡＲＩＴＹ＿ＥＲＲ
ＯＲ）が設定される。セレクタ３５１により選択される
べきアドレス・オフセットは、次に読出すべき位置を指
すように調節される。読出しおよびアレイ選択の制御入
力は前の状態（状態６）から活性のままであり、アレイ
クロック使用可能化信号は再作動される。状態５に進
む。
【０８８２】状態２（２語ＤＭＡＣ書込の最初のＡＣ
Ｋ）−ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０がＤＭＡＣに対し
て表明される。ＤＭＡＣアドレス・オフセットが次に書
込むべき位置を指すように調節される。書込選択および
アレイ選択の機能は前の状態（状態８）から活性のまま
であり、クロック使用可能化が再作動される。状態１０
に進む。
【０８８３】状態３（ＳＩＯ読出に対するアレイへのア
クセス）−アレイ制御器が読出しに対して作動される
（アレイクロックが活性になってから作動解除され
る）。状態１３に進む。
【０８８４】状態４（第２のＤＭＡＣ読出アクセスにつ
いてパリティをチェックする）−ＤＭＡＲ＿ＤＭＤＣ＿
ＤＯＮＥおよびＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１がＤＭＡ
Ｃに表明される。アレイ出力データがパリティチェック
される。パリティエラーが存在すれば、ＤＭＡＣに対す
るパリティエラー指示が作動される。アレイ制御信号は
すべて作動解除される。状態０に進む。
【０８８５】状態５（ＤＭＡＣ読出の第２語の読出）−
アレイクロック（状態１で再作動されている）が作動解
除される。状態４に進む。
【０８８６】状態６（ＤＭＡＣ読出要求に関し第１デー
タ語を読出す）−アレイクロックが瞬時活性になってか
ら不活性になる。状態１に進む。
【０８８７】状態７（ＤＭＡＣ１語書込要求に対する語
の書込）−アレイクロックが瞬時活性になってから不活
性になる。状態１１に進む。
【０８８８】状態８（ＤＭＡＣ２語書込要求の第１語の
書込）−アレイクロックが瞬時活性になってから不活性
になる。状態２に進む。
【０８８９】状態９（ＳＩＯ書込に対するアレイへのア
クセス）−アレイクロックが瞬時活性になってから不活
性になる。状態１３に進む。
【０８９０】状態１０（ＤＭＡＣ２語書込に関する第２
語の書込）−アレイクロックが瞬時活性になってから不
活性になる。状態１２に進む。
【０８９１】状態１１（ＤＭＡＣ２語書込の承認）−Ｄ
ＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０を表明し、ＤＭＡＣのデー
タがアレイに書込まれていることを示す。アレイ制御信
号が作動解除される。状態０に進む。
【０８９２】状態１２（２語書込に関するＤＭＡＣへの
第２の承認）−ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１がＤＭＡ
Ｃに表明される。アレイ制御器が作動解除される。状態
０に進む。
【０８９３】状態１３（ＳＩＯ書込を承認）−ＤＭＡＲ
＿ＳＩＯ＿ＡＣＫが表明される。アレイ制御器が作動解
除される。状態０に進む。
【０８９４】１３.２.２ ＤＭＡＲに格納される制御語 ＦＩＦＯ管理器およびＤＭＡＣにより使用されるチャン
ネル化制御情報は、各基本チャンネルに割当てられてい
るＲＤＣＲ１およびＴＤＣＲ１（受信ＤＭＡ制御レジス
タおよび伝送ＤＭＡ制御レジスタ）空間のＦＩＦＯＲに
格納される（図７を参照）。ＤＭＡＣによってのみ使用
されるチャンネル化制御情報は、各基本チャンネルに割
当てられたＲＤＣＲ３、ＲＤＣＲ４、ＴＤＣＲ３、およ
びＴＤＣＲ４の各語空間のＤＭＡＲに格納される（図８
を参照）。これら語空間に格納される情報の特定の形態
および用途は次のとおりである。
【０８９５】ＲＤＣＲ１（図３３を参照）は、８予備／
未使用ビット（ＲＥＳ）、１受信境界チェック（ＲＢ
Ｃ）ビット、１受信パリティエラー（ＲＰＥ）ビット、
および２２ビット受信ＤＭＡ現在アドレス（ＲＤＣＡ）
フィールド、から構成されている。ＲＢＣビットは、Ｆ
ＩＦＯＲ受信データ待行列に関するＲＦＭ要求をサービ
スしている間にＤＭＡＣが境界チェック条件（ＲＤＣＡ
が下に説明するＲＤＣＲ４内の所定の境界アドレスＲＤ
ＢＡに合致する）に遭遇するとき活性に設定される。Ｒ
ＦＭは、ＲＢＣビットを監視し、ＲＢＣビットが活性で
あるとき、指示をＩＮＴに伝え、これにより最終的にＩ
ＯＰが割込を経てチェック条件を通報される。
【０８９６】ＲＤＣＲ３（図５０）は、２予備／未使用
ビット、８ビットＲＤＬＡＨ（受信ＤＭＡ最終アドレス
高）、および２２ビットのＲＤＦＡ（受信ＤＭＡ第１ア
ドレス）フィールド、から構成されている。ＲＤＬＡＨ
フィールドは、それぞれのチャンネルのＩＯＰ受信バッ
ファの終端を示す２０ビット・アドレスの上位８ビット
を表わす。ＲＤＣＲ４のＲＬＡＬフィールドと共に、Ｒ
ＤＬＡＨフィールドは、それぞれのチャンネルのＩＯＰ
受信バッファの全終端アドレスを決定するのに使用され
る。ＲＤＦＡは、それぞれのチャンネルのＩＯＰ受信バ
ッファの開始アドレスを表わす（ＩＯＰ記憶装置アドレ
スは２４ビットであるが、受信バッファは、慣例によ
り、４バイト境界で始まり且つ終る。したがって、下位
２ビットは常に０であり、このフィールドの２２ビット
が開始アドレスを完全に決定する）。
【０８９７】ＲＤＣＲ４（図５１）は、１２ビットＲＤ
ＬＡＬ（受信ＤＭＡ最終アドレス低）フィールド、およ
び２０ビットＲＤＢＡ（受信ＤＭＡ境界アドレス）フィ
ールド、から構成されている。ＲＤＬＡＬは、それぞれ
のチャンネルのＩＯＰ記憶装置受信バッファの終端のア
ドレスの下位１２ビットを表わす。これは上述のＲＤＬ
ＡＨフィールドと連結されて受信バッファの最後の有効
アドレスを表わす完全終端アドレスを形成する。ＤＭＡ
Ｃが境界チェックに遭わずにこのアドレスに達すると、
開始アドレスＲＤＦＡに隣るデータを転送し始める。Ｒ
ＤＢＡは、最後のアドレスを超える境界アドレス（通常
はＲＤＬＡ＋１）の上位２０ビットを表わす。受信バッ
ファがデータが一杯になるにつれて、ＩＯＰは、このア
ドレスをＩＯＰ記憶装置の保護部分に関連する値に設定
することによりバッファの始まりでデータのオーバライ
ティングを防止することができる。ＤＭＡＣがこのアド
レスに書込もうとすれば、境界チェック条件が設定さ
れ、それ以上のすべての受信データが無視される。
【０８９８】実際上は、バッファの大きさはフレームよ
り大きく、ＲＤＡは（ＩＯＰ／ＳＩＯにより）ＲＤＦＡ
とＲＤＬＡとの間の値にプログラム可能に設定されてい
る。最初、ＲＤＢＡにより指定される位置はフレームの
最後のバイトを保持するのに使用される位置の向うにあ
る。その結果、ＤＭＡＣが最初のフレームをバッファに
ロードし終ってから、ＩＯＰはフレーム終端割込を受取
り、バッファを空にし、ＲＤＢＡポインタをバッファの
空いた空間を指す別の位置に動かす。
【０８９９】その間、ＤＭＡＣはバッファの詰込みを続
け、最後のアドレスに到達すると、最初のアドレスに巻
付き、そこから詰込みを続ける。正常動作では、バッフ
ァの大きさ、フレーム終端割込に応ずるＩＯＰによる処
置のタイミング、および動かされなかった最初の有効バ
ッファに関する境界アドレスの位置は、バッファ内の有
効受信データを確実にオーバライトさせないよう適切で
あるべきである。
【０９００】しかし、ＤＭＡＣが使用している現在のア
ドレスが境界アドレスに合致していれば、ＩＯＰは見掛
け上バッファを適当な歩度で空けていず、有効データが
オーバライトされることがある。したがって、このよう
な状況では、影響を受けたチャンネルで受信処理が休止
し、境界チェック指示がＲＤＣＲ１を経由してＲＦＭに
伝えられ、ＩＮＴ割込を発生してＩＯＰに異常状態を知
らせる。
【０９０１】ＴＤＣＲ１（図３５）は、７予備ビット
（ＲＥＳ、１ＥＣＤ（連鎖終端検出）ビット、１ＥＦＤ
（フレーム終端検出）ビット、１ＮＤＩ（データ指示子
無し）ビット、２ビットのＴＢＣ（伝送バッファ・カウ
ント）フィールド、２ビットのＴＯＰＱ（待行列の先
頭）、２ビットのＴＰＥ（伝送パリティエラー）フィー
ルド、および１６ビットのＴＤＢＣ（伝送ＤＭＡバイト
・カウント）、から構成されている。１ビットの指示子
は、それぞれの連鎖終端、フレーム終端、または無デー
タ指示状態に遭遇したときＤＭＡＣにより設定される
（連鎖終端およびフレーム終端はＤＣＢビットにより示
され、無データ指示子はＤＭＡＣが伝送データ取出しの
要求を処理している間にバッファ終端状態に遭遇したと
き作動される）。
【０９０２】ＴＤＣＲ３（図５２）は、８予備ビットお
よび２４ビットのＴＤＢＡ（伝送ＤＭＡバッファ・アド
レス）フィールドを備えている。ＴＤＢＡフィールド
は、伝送データの次の源を指示する（２４ビットの長さ
であるが、最良の実施法では低次２ビットを０にし、伝
送データのみを語に（４／バイト境界）置くことであろ
う）。この理由は、もしデータを任意のバイト境界で取
出すことができるとした場合、たとえばＦＩＦＯＲに単
一バイトが呼出され、ＦＩＦＯＲが今度はＩＤＬＣ伝送
径路（ＦＩＦＯＲ、ＴＦＭ、ＴＶ、ＴＬ１）を通して４
バイトよりはるかに速く伝送し、このためアンダーラン
の可能性が増す可能性があることになるからである。
【０９０３】最後に、ＴＤＣＲ４（図５３）は、１０予
備／未使用ビット、１ＥＣＩ（連鎖終端指示子）ビッ
ト、１ＥＦＩ（フレーム終端指示子）ビット、および２
０ビットＤＣＢＡ（ＤＣＢアドレス。ＤＣＢはＤＭＡ制
御ブロックの略称である）フィールド、から構成されて
いる。ＥＣＩおよび／またはＥＦＩは、ＤＭＡＣが現在
のＤＣＢで連鎖終端指示および／またはフレーム終端指
示に遭遇したときそれぞれ作動される。活性ＥＣＩは、
ＤＭＡＣに現在使用中のＩＯＰ伝送データ・バッファが
空になってからそれ以上ＤＣＢを取出すべきでないこと
を指示する。活性ＥＦＩは、現在のバッファが空になっ
てから、ＴＦＭがフレーム終端指示を発生してＴＬ１に
最後のデータバイトを送出してからフレーム終端シーケ
ンスを挿入させなければならないことを意味する。ＤＣ
ＢＡは、未だ空にならないＤＣＢ連鎖の次のＤＣＢを取
出すべきアドレスである。
【０９０４】１３.３ ＤＭＡＣ ＤＭＡ制御器ＤＭＡＣは、ＤＭＡＲおよびＦＩＦＯＲに
接続してＦＩＦＯＲからの受信データをＩＯＰに、ＩＯ
Ｐからの伝送データをＦＩＦＯＲに、ＤＭＡＲに格納さ
れている制御情報の指揮のもとに転送する。このような
転送は、ＲＦＭおよびＴＦＭによりＤＭＡＲＱ区画に掲
示された要求に応じて開始され、先に説明したようにＤ
ＭＡＲＱの個々のレジスタ位置にラッチされる。ＤＭＡ
Ｃは、ＤＭＡＲＱに接続してラッチされた要求を受取
り、それについて所定の優先順位で処置し、（先に説明
したようにＤＭＡＲＱへの入力をリセットすることによ
り）それらをクリアする。ＤＭＡＲＱから要求を受取る
と直ちに、ＤＭＡＣは、ＭＩＯ区画、ＤＭＡＲ、および
ＦＩＦＯＲと協同してＩＯＰ記憶装置とＦＩＦＯＲとの
間でＤＭＡデータ転送を行う。この過程で、ＭＩＯは、
ＩＯＰ母線へのアクセスを調停し、アクセス権を得れば
直ちにＤＭＡＣとＩＯＰ記憶装置との間でデータ転送を
行う。ＤＭＡＣは、ＦＩＦＯＲおよびＤＭＡＲに対して
別々に転送を処理する。そのデータ転送動作において、
ＭＩＯは信号（読出／書込およびアドレス制御信号、お
よびデータ書込信号）をＤＭＡＣからＩＯＰ母線に伝え
る。現在説明中の実施例では、受信データに関するＤＭ
ＡＣの動作は、幾つかの観点から伝送データに関する動
作と異なっている。受信データは、ＩＯＰ記憶装置の単
一ブロックに対して、ＤＭＡＣのすべての動作が、制御
情報をＳＩＯを経由してＤＭＡＲおよびＦＩＦＯＲにプ
ログラム・ロードすることによりＩＯＰから厳密に制御
されている状態で、処理される。
【０９０５】伝送データは、「連鎖可能」なＤＭＡＲに
格納されているデータ制御ブロック（ＤＣＢ）命令アレ
イに応じてＤＭＡＣにより処理される。連鎖の最初のＤ
ＣＢはＩＯＰにより（ＳＩＯを経由して）ＤＭＡＲにロ
ードされるが、ＩＤＬＣがそのＤＣＢで規定されるデー
タ伝送機能を完了し、ＤＣＢにある連鎖指示を認識して
からは、ＤＭＡＣは、他のＤＣＢをＩＯＰ記憶装置から
ＤＭＡＲに呼出し、プロセスを繰返す。各ＤＣＢはＩＯ
Ｐ記憶装置の異なるブロックを伝送データの源として指
すことができ（るので散在するブロック内のデータを連
鎖ＤＣＢの動作を通してＤＭＡＣにより集めることがで
きる）、連鎖ＤＣＢに関する動作をＩＯＰの割込無しに
行うことができ（伝送プロセスでのフレーム終端点を指
示することができ）る。
【０９０６】受信データは、ＦＩＦＯＲから（ＤＭＡＣ
およびＭＩＯを経由して）ＩＯＰにより円形バッファと
して管理されているＩＯＰ記憶装置空間の一つのブロッ
クに書込まれる。通常の状況では、このようなデータ
は、バッファの連続記憶位置に、最高アドレス位置から
最低アドレスへ、ロードされ、次いでＤＭＡＣは最低位
置に自動的に巻付き／戻り、進行を繰返す。このような
状況で、ＩＯＰはフレーム終端割込を（ＩＮＴから）受
取り、バッファを繰返して使用できるように、データを
バッファから適時に取出すように管理する。
【０９０７】バッファの大きさは、（ＩＯＰ記憶装置管
理ソフトウェアにより）各活性チャンネルに関する受信
データのフレームより多くを保持するように選択され
る。各フレーム終端割込の後、バッファされたデータは
（ＩＯＰまたはホストの記憶装置の別の記憶位置に）取
出され、ＩＯＰは関連チャンネルおよびＤＭＡＲ内の制
御情報を（ＳＩＯを経由して）再初期設定する。このよ
うな各再初期設定時に、ＩＯＰは新しい境界アドレス値
を設定するが、これはＤＭＡＣのＩＯＰ記憶装置空間へ
のアクセスに制限を加える。この境界アドレスは、次に
受取るフレームを入れるのに必要な空間の前にあるよう
に次第に前進する。
【０９０８】正常動作では、ＩＯＰによるデータの取出
しおよび境界アドレスの再設置は、ＤＭＡＣ／ＭＩＯの
データ・ローディング動作に対して、境界アドレス位置
がオーバランされないように充分速く行われる。ＤＭＡ
Ｃの重要な機能は、受信データに対するその現在のＩＯ
Ｐ記憶装置アドレスが上述の境界アドレスと何時一致す
るかを検出し、その時点で（ＩＯＰに有効データがオー
バライトされてしまっていることを、ＩＮＴおよびＳＩ
Ｏにより処理されている関連割込を経由して、知らせる
ため）境界チェック指示を発生することである。
【０９０９】伝送データは、ＤＣＢの初期アドレス機能
により指定されたＩＯＰ記憶装置のブロックから転送さ
れる。このブロックは連鎖可能である。すなわち、それ
には最初ＤＣＢがＩＯＰ記憶装置にロードされたとき、
またはＤＣＢが存在している間にＳＩＯを経由するプロ
グラム動作により、連鎖指示子が設置されている（これ
によりＩＯＰは、その処理能力が許すときＤＣＢ連鎖の
長さを随意に動的に拡張することができる）。伝送デー
タの連鎖ブロック（すなわち、その最初の記憶位置が連
鎖ＤＣＢにより指定されているブロック）は、それによ
り分散させることができ、ＩＯＰの処理能力に応じてＩ
ＯＰ記憶装置内で位置的に一部重ねたりまたは一致させ
たりすることができる。
【０９１０】伝送データに関してＤＭＡＣの重要な機能
は、フレーム境界を伝送中のデータに限定し、フレーミ
ング・プロトコルのもとで動作しているチャンネルを連
結し、この旨を対応するＩＮＴ割込無しにＩＯＰに指示
することである。先に説明したとおり、これはこのよう
な境界画定情報をフレーム終端受信データ割込の一部と
して設けることにより行われる。
【０９１１】１３.３.１ ＤＭＡＣの論理組織 ＤＭＡＣの論理組織を図４９に示す。ＤＭＡＣ論理は、
全般に３８０で示した状態機械論理、３８１〜３８５で
示す５個のレジスタ、３８６で示す多重化回路、および
３８７で示す比較回路、を備えている。
【０９１２】状態論理３８０は、それぞれＤＭＡＣ＿Ａ
およびＤＭＡＣ＿Ｂ状態機械と名付けられる２個の状態
機械ユニット３８０Ａおよび３８０Ｂから構成されてい
る。これらユニットによりそれぞれ制御される動作、お
よび特定の状態の詳細については後に説明する。
【０９１３】レジスタ３８１は、ＲＦＡ＿ＮＤＡ（受信
第１アドレスおよび次のＤＣＢアドレス）と名付けられ
ているが、送受信データ処理に関連するＤＭＡＣ動作中
異なる用途を有する。ＤＭＡＣが受信データを処理し、
ＩＯＰ記憶装置に書込んでいるとき、レジスタ３８１
は、ＤＭＡＲのそれぞれのチャンネルのＲＤＣＲ３記憶
位置に格納されているＲＤＦＡ（受信データの最初のア
ドレス）語をラッチし、保持するのに使用される。
【０９１４】ＤＭＡＣが伝送関連ＤＣＢを処理し／取出
しているとき、レジスタ３８１は、ＤＭＡＲまたはＩＯ
Ｐから（ＤＭＡＲはＤＭＡＲ＿ＤＡＴＡ＿ＢＵＳを経由
して、ＩＯＰはＭＩＯ＿ＤＡＴＡ＿ＢＵＳを経由して）
取出された次のＤＣＢアドレスを保持するのに使用され
る。次のＤＣＢアドレスは、ＴＤＣＲ４のＤＣＢＡフィ
ールドを使用するときＤＭＡＲから、現在の伝送データ
が消し去られ、次のＤＣＢアドレスがＴＤＣＲ４で利用
できないとき（たとえば、ＤＣＢが空きデータバッファ
を指すが次の連鎖ＤＣＢアドレスを備えているようにな
るとき）直接ＩＯＰから、取られる。ＤＭＡＣが次のＤ
ＣＢを呼出す準備が整うと、レジスタ３８１の内容が下
に説明するレジスタ３８２に転送され、ＤＭＡＣ＿ＭＩ
Ｏ＿ＡＤＤＲを経由してＩＯＰ母線に載せられるアドレ
スとして使用される。ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲ信号
はユニット３８２または３８５からマルチプレクサ３８
６Ａを経由して作られる。新しいＤＣＢがＩＯＰから呼
出されてから、ＴＤＲＣ３およびＴＤＲＣ４のデータバ
ッファ・アドレスおよび次のＤＣＢアドレスは、新しい
ＤＣＢのそれぞれの内容で置き換えられる。ＤＭＡＣが
ＴＤＣＲ３およびＴＤＣＲ４の内容を更新する準備が整
うと、レジスタ３８１の内容がレジスタ３８５に転送さ
れ、レジスタ３８５の内容がＴＤＣＲ３に格納されてか
らＤＭＡＣ＿ＤＭＡＲ＿ＤＡＴＡを経由してＴＤＣＲ４
に格納される。
【０９１５】レジスタ３８２は、ＲＢＣＡ（受信境界チ
ェック・アドレス）レジスタと名付けられているが、Ｄ
ＭＡＲ＿ＤＡＴＡ母線３８８を経由してＲＤＣＲ４から
抜出されたＲＤＢＡ機能を保持するのに使用される。こ
の機能は、比較回路３８７により、レジスタ３８５に保
持されている現在のＩＯＰアドレスと比較される。両者
が合致すれば、このことは受信バッファが満杯であるこ
とを示し、ＤＭＡＣにそれぞれのチャンネルでの受信デ
ータ処理を終らせ、境界チェック指示を設定してＲＦＭ
によりＩＮＴ割込を経てＩＯＰに伝えさせる。
【０９１６】次のＤＣＢアドレスを保持するレジスタ３
８２の用途については上のレジスタ３８１で既に説明し
てある。
【０９１７】レジスタ３８３、ＲＬＡ＿ＴＢＣ（受信最
終アドレスおよび伝送バイト・カウント）レジスタ、は
送受信処理において二重の用途を有する。受信処理にお
いて、このレジスタは、ＤＭＡＲのＲＤＣＲ３／４空間
から母線３８８を経由して取出した受信データ最終アド
レス成分ＲＤＬＡＬおよびＲＤＬＡＨをラッチし、保持
する。伝送データ処理の期間中、レジスタ３８３は、Ｆ
ＩＦＯＲ＿ＤＡＴＡ母線３８９を経てＦＩＦＯＲ（ＴＤ
ＣＲ１）から、またはＭＩＯ＿ＤＡＴＡ母線３９０を経
てＩＯＰ記憶装置から受取った伝送バイト・カウント情
報を保持する。ＦＩＦＯＲデータは、現在のバイトカウ
ントを得るのに使用され、ＩＯＰルートは、新しいＤＣ
Ｂの取出期間中に新しいバイトカウントを得るのに使用
される。
【０９１８】受信最終アドレスがレジスタ３８３にラッ
チされると、このアドレスは比較器３８７によりレジス
タ３８５にある現在のアドレスと比較される。このよう
な比較で一致することは、受信バッファの物理的終端に
到達しており、ＤＭＡＣが現在のアドレスを母線３８８
を経由してＲＤＦＡ／ＲＤＣＲ３から来る受信第１アド
レスで置き換えなければならないことを示す。伝送バイ
トカウントが保持されると、そのカウントは減らされ
て、ＦＩＦＯＲに転送し戻すため「データ保持」レジス
タ３８４を通して伝えられる。
【０９１９】データ保持レジスタ３８４にも複数の用途
がある。伝送データが母線３９０を経由して呼出される
と、マルチプレクサ３８６の出力ＤＭＡＣ＿ＦＩＦＯ＿
ＤＡＴＡを経由してＦＩＦＯＲへの途中で一時的にレジ
スタ３８４に保持される。このレジスタでの伝送バイト
カウント情報の処理については上で既に説明した。受信
データが処理されると、このデータは母線３８９を経由
してＦＩＦＯＲから取出され、そのレジスタから３９１
で示すＤＭＡ＿ＭＩＯ＿ＤＡＴＡへの出力径路を経由し
てＩＯＰ記憶装置までの途中で一時的にレジスタ３８４
に保持される。
【０９２０】現在のアドレスレジスタ３８５にも複数の
用途がある。ＤＭＡＣ処理の種々な段階で、このレジス
タは、ＩＯＰ記憶装置に（ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲ
を経由して）加えるアドレスを受取り、歩進した伝送ア
ドレス値をＤＭＡＣ＿ＤＭＡＲ＿ＤＡＴＡをＤＭＡＲに
書戻し、歩進した受信アドレス値をマルチプレクサ３８
６のＤＭＡＣ＿ＦＩＦＯＲ＿ＤＡＴＡ出力を経由してＦ
ＩＦＯＲに書戻す。受信アドレス値および伝送アドレス
値はそれぞれ（母線３８９を経由して）ＦＩＦＯＲから
および（母線３８８を経由して）ＤＭＡＲからレジスタ
に入力される。このレジスタへの次のＤＣＢアドレスの
入力については既に説明してある。
【０９２１】１３.３.２ ＤＭＡＣ状態機械 状態機械ユニットＤＭＡＣ＿ＡおよびＤＭＡＣ＿Ｂは論
理的に堅固に結合されている。ＤＭＡＣ＿Ａは主として
ＭＩＯ、ＤＭＡＲ、およびＤＭＡＲＱ（ＭＲＱにより提
示されるデータ転送の要求を調停すること、およびサー
ビスの完了時ＤＭＡＲＱにリセット制御指示を供給する
こと、を含む）に接続する責任がある。ＤＭＡ＿Ｂは主
としてＦＩＦＯＲに接続する責任がある。
【０９２２】ＤＭＡＲＱからＤＭＡＣ＿Ａにより受入れ
られた要求がＦＩＦＯＲにアクセスする必要があるとき
は、ＤＭＡＣ＿ＡからＤＭＡＣ＿Ｂへの出力ＤＭＡＣ＿
Ａ＿ＲＥＱが作動される。これに応じて、ＤＭＡＣ＿Ｂ
がＤＭＡＣ＿Ａ＿ＭＳＧでＤＭＡＣ＿Ａにより表明され
たメッセージ・コードで指定されたように必要な任務を
行う。２ビットのメッセージ・コードは下記四つの任務
の一つを指定する。（１）ＦＩＦＯＲから伝送バイト・
カウントを読取る。（２）更新された伝送バイト・カウ
ントおよびデータをＦＩＦＯＲに書込む。（３）現在の
受信バッファ・アドレスおよびデータをＦＩＦＯＲから
読出す。（４）更新された現在の受信バッファ・アドレ
スをＦＩＦＯＲに書込む。
【０９２３】下記入力および出力は状態論理３８０とＤ
ＭＡＲとの間に供給される。 ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０ − ２語転送の第１の
転送のＤＭＡＲによる承認 ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１ − 第２の転送のＤＭ
ＡＲによる承認 ＤＭＡＲ＿ＤＭＡＣ＿ＤＯＮＥ − 完了のＤＭＡＲ指
示 ＤＭＡＣ＿ＤＭＡＲ＿ＷＲ１ − ＤＭＡＣによる１
語書込の要求 ＤＭＡＣ＿ＤＭＡＲ＿ＷＲ２ − ＤＭＡＣによる２
語書込の要求 ＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２ − ＤＭＡＣによる２
語読出要求
【０９２４】ＤＭＡＣ＿ＲＣＶ＿ＲＥＱ − 完全指定
はＤＭＡＣ＿ＤＭＡＲ＿ＲＣＶ＿ＲＥＱ。受信チャンネ
ル動作に関連するＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２要求を伝
送チャンネル動作に関連する類似要求から区別するため
のＤＭＡＲへの補助アドレス機能。ＲＤＣＲ３、ＲＤＣ
Ｒ４パラメータのはじめに必要な記憶位置およびＴＤＣ
Ｒ３、ＴＤＣＲ４の後半記憶位置。
【０９２５】状態論理３８０とＭＩＯとの間の入力およ
び出力は次のとおりである。 ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０ − ＤＭＡＣとＩＯＰと
の間の第１の語転送のＭＩＯの承認。ＭＩＯ＿ＤＭＡＣ
＿ＡＣＫ１ − 第２の語転送のＭＩＯの承認。 ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ２ − 第３の語転送のＭＩ
Ｏの承認。 ＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥ − ＭＩＯの完了指示。 ＭＩＯ＿ＤＭＡＣ＿ＰＥ − ＩＯＰインターフェ
ースにおけるパリティ エラーのＭＩＯ指示。
【０９２６】ＤＭＡＣ＿ＭＩＯ＿ＲＤ１ − ＤＭＡＣ
によるＩＯＰ記憶装置１語読出の要求。 ＤＭＡＣ＿ＭＩＯ＿ＲＤ３ − ＤＭＡＣによる３語読
出（伝送データ２語とＤＣＢ１語）要求。 ＤＭＡＣ＿ＭＩＯ＿ＷＲ１ − ＤＭＡＣによる１語書
込要求。
【０９２７】論理３８０とＦＩＦＯＲとの間の入力およ
び出力は次のとおりである。ＦＩＦＯＲ＿ＤＭＡＣ＿Ａ
ＣＫ − 転送のＦＩＦＯＲによる承認。 ＤＭＡＣ＿ＦＩＦＯＲ＿ＲＤ１ − ＤＭＡＣによる１
語読出要求。 ＤＭＡＣ＿ＦＩＦＯＲ＿ＲＤ２ − ＤＭＡＣによる２
語読出要求。 ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ１ − ＤＭＡＣによる１
語書込要求。 ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ２ − ＤＭＡＣによる２
語書込要求。 ＤＭＡＣ＿ＦＩＦＯＲ＿ＰＥ＿ＷＲ − ＤＭＡＣによ
る書込パイティエラー。
【０９２８】ＤＭＡＣ＿ＣＨＮ＿ＮＢＲ − ＤＭＡＣ
のチャンネルスロット指示子／アドレス。受信および伝
送のビット指示を含み、読出しおよび書込みに関してＦ
ＩＦＯＲが必要とする完全なアドレス情報を作り上げ
る。
【０９２９】ＤＭＡＲＱに関連する入力／出力は次のと
おりである。ＨＣＲ− ＳＩＯのＨＣＲレジスタからの
入力であり、活性ハイパーチャンネル割当を示すと共に
ＦＩＦＯＲおよびＤＭＡＲにアドレスする際に使用する
それぞれのハイパーチャンネルに関するポインタとなる
（上のＤＭＡＲＱの説明および後のハイパーチャンネル
の説明をも参照のこと）。
【０９３０】ＲＣＶ＿ＲＥＳＥＴ − （完全指定はＤ
ＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴ）ＤＭＡＲＱ
に丁度サービスしたばかりの受信ＤＭＡ要求をリセット
するよう合図する。
【０９３１】ＸＭＩＴ＿ＲＥＳＥＴ − （完全指定は
ＤＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ）ＤＭＡ
ＲＱに丁度サービスしたばかりの伝送ＤＭＡ要求をリセ
ットするよう合図する。
【０９３２】ＤＭＡＲＱ＿Ｂ＿ＲＥＱ’Ｓ − Ｂチャ
ンネル要求に関連するＤＭＡＣへのＤＭＡＲＱによる要
求の入力。ＤＭＡＲＱ＿Ｈ０＿ＲＥＱ’Ｓ − ＤＭＡ
ＲＱによるＨ０ハイパーチャンネル要求入力。ＤＭＡＲ
Ｑ＿Ｈ１＿ＲＥＱ’Ｓ − ＤＭＡＲＱによるＨ１ハイ
パーチャンネル要求入力。
【０９３３】ＤＭＡＣ＿Ｈ＿ＰＴＲ − ハイパーチャ
ンネルに対するサービスが完了したとき、ＭＡＲＱにＤ
ＭＡＣ＿ＤＭＡＲＱ＿ＲＥＳＥＴを供給する出力であ
り、リセットされるべき特定のＤＭＡＲＱ要求ビット位
置を指す（特定のハイパーチャンネルおよびその受信ま
たは伝送の位置に分解する）。
【０９３４】ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬ − ハイパー
チャンネル要求またはＢチャンネルからのリセット要求
の選択を区別するＤＭＡＣ＿ＤＭＡＲＱ＿ＲＥＳＥＴを
有するＤＭＡＲＱへの出力。
【０９３５】ＤＭＡＣ＿Ｂ＿ＰＴＲ − Ｂチャンネル
がリセットについて選択されたとき、リセットすべき特
定の要求位置を指すＤＭＡＲＱへの出力（特定のチャン
ネル数およびその受信または伝送の位置に分解する）。
【０９３６】他の出力は次のとおりである。ＤＭＡＣ＿
ＰＡＲＩＴＹ＿ＥＲＲＯＲ − ＭＩＯを経由してＦＩ
ＦＯＲ、ＤＭＡＲ、またはＩＯＰ記憶装置に関して検出
されたパリティエラーのＩＮＴへのＤＭＡＣ指示。ＣＯ
ＮＴＲＯＬ ＳＩＧＮＡＬＳ − レジスタ３８１〜３
８５への状態論理３８０の出力。ＴＲＵＥ／ＦＡＬＳＥ
− 比較回路３８７から状態論理３８０への入力。
【０９３７】状態機械ユニットＤＭＡＣ＿ＡおよびＤＭ
ＡＣ＿Ｂの特定の状態は次のとおりである。ＤＭＡＣ＿
Ａ以下の説明において、ＲＤＣＲ１〜ＲＤＣＲ４および
ＴＤＣＲ１〜ＴＤＣＲ４のフィールドパラメータ部分
は、そのそれぞれの略称（たとえば、ＲＤＦＡ、ＲＤＬ
ＡＨ、など）により示してある。また、説明を簡単にす
るため、３個の単独ビット指示および２個の２ビット指
示を備えているＴＤＣＲ１の最初のバイトをＴＤＦＳＷ
（伝送データＦＩＦＯ状態語）と称する。
【０９３８】状態０（ＤＭＡＲＱサービス要求の第１レ
ベルの優先権付与）−ＤＭＡＲＱからの活性サービス要
求は、Ｈ１が最高の優先度、Ｈ０がその次、Ｂチャンネ
ルの要求が最後の優先度を得るように、優先権が与えら
れる。
【０９３９】−Ｈ１要求が活性であれば、ＤＭＡＲＱに
ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬを表明し（事実Ｈ要求の選択
を示す）、Ｈ１要求位置に対応するコード値を用いてＤ
ＭＡＲＱに対するＤＭＡＣ＿Ｈ＿ＰＴＲを作動させ、状
態１に進む。
【０９４０】−Ｈ１要求が活性であり、Ｈ１要求が無け
れば、ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬおよび（Ｈ０要求をリ
セットすべきことを示す）ＤＭＡＣ＿Ｈ＿ＰＴＲを作動
させ、状態２に進む。
【０９４１】−Ｂ要求が活性であり、Ｈ要求が無けれ
ば、ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬを設定してサービスされ
るＢチャンネルを示し、サービスされる特定のＢチャン
ネル要求を指定する値を有するＤＭＡＣ＿Ｂ＿ＯＴＲを
掲げ、状態３に進む。
【０９４２】状態１（所定のハイパーチャンネルの状態
および制御情報を読出す）−２語読出要求（ＤＭＡＣ＿
ＤＭＡＲ＿ＲＤ２）をＤＭＡＲに表明して所定のＨ１ハ
イパーチャンネルに対する状態および制御情報を含む２
語を取出す。受信プロセスがサーブされているか伝送プ
ロセスがサーブされているかにより、ハイパーチャンネ
ルの基準チャンネルを表わす基本チャンネルスロットに
割当てられているＤＭＡＲ内のＲＤＣＲ３またはＴＲＣ
Ｒ４に要求された情報が存在する（上のＤＭＡＲＱの説
明および下のハイパーチャンネルの説明を参照）。同時
に、ＤＭＡＣ＿Ａ＿ＲＥＱおよびＤＭＡＣ＿Ａ＿ＭＳＧ
をＤＭＡＣ＿Ｂ状態機械に提示して必要なＦＩＦＯＲ読
出アクセス（伝送が処理されていれば１語、受信であれ
ば２語）を要求する。状態４に示す。
【０９４３】状態２（Ｈ０要求の優先権付与）−Ｈ０要
求の中に競争が存在すれば、これを所定の選択順序で解
決する。すべてのＨ０要求の時間にわたりサービスを均
等にするために選択されたＨ０チャンネルに次のサービ
スのためのＨ０チャンネルの中の最後の優先度を割当て
る。内部Ｈカウントを現在のＨ０選択の値に設定する
（その値に次のＨ０競争に対する最低のＨ０優先度を与
えて）。状態１に進む。
【０９４４】状態３（Ｂチャンネルの競争を解決する）
−Ｂチャンネル要求の中の競争、もし存在すれば、を所
定の順序で解決する。次に選択されたチャンネルに次の
選択に対する最後の優先度を与え、すべてのＢチャンネ
ル要求の時間にわたりサービスを等しくする。内部Ｂカ
ウントを現在の選択の値に設定する。状態１に進む。
【０９４５】状態４（ＤＭＡＲが語取出要求を完了する
のを待つ）−終了指示（ＤＭＡＲ＿ＤＭＡＣ＿ＤＯＮ
Ｅ）を待ち、状態５に進む。
【０９４６】−受信プロセスにサービスするとき、ＤＭ
ＡＲからの最初の語（利用可能性がＤＭＡＲ＿ＤＭＡＣ
＿ＡＣＫ０活性により示されている）は第１のアドレス
の情報ＲＤＦＡおよび最後のアドレスのＲＤＬＡＨ部分
を備えている。ＲＤＦＡはレジスタ３８１にロードさ
れ、ＲＤＬＡＨはレジスタ３８２にロードされる。第２
の語（利用可能性がＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１活性
により示されている）は、境界アドレスＲＤＢＡおよび
最後のアドレスＲＤＬＡＬの低位部分を備えている。Ｒ
ＤＢＡはレジスタ３８２にロードされ、ＲＤＬＡＬはレ
ジスタ３８１にロードされる（既に処理されたＲＤＦＡ
を置き換えて）。
【０９４７】−伝送プロセスで、最初に到達する語は、
レジスタ３８５にロードされた伝送データバッファ・ア
ドレスＴＤＢＡを備えている。第２の語は、連鎖終端指
示子ＥＣＩ、フレーム終端指示子ＥＦＩ、および次のＤ
ＣＢアドレス（ＤＣＢＡ）を備えている。すべてがレジ
スタ３８３にロードされる。
【０９４８】状態５（ＤＭＡＣ＿Ｂが要求サービスを完
了するのを待つ）−この状態では、状態１で設定された
ＤＭＡＣ−Ａ要求ビットが絶えずチェックされる。ビッ
トはＤＭＡ＿ＢがＦＩＦＯＲに関する読出サービス要求
を終了したときＤＭＡ＿Ｂによりリセットされる。受信
サービスの場合には状態６に進み、伝送サービスの場合
には状態９に進む。
【０９４９】状態６（パリティエラーまたは境界チェッ
ク条件についてチェックする）−すべての情報がＤＭＡ
ＲおよびＦＩＦＯＲから取出されてから、パリティエラ
ーの関連指示をチェックし（パリティエラー条件が存在
すればＤＭＡＣ＿Ｂの状態３の期間中に設定されたＲＤ
ＣＲ１のＰＥビットを調べる）、状態８の期間中に設定
された境界チェック条件（ＲＤＣＲ１の活性ＲＢＣビッ
ト）をチェックする。パリティエラーがあれば、このチ
ャンネルに対するすべての処理を見合わせる。エラーま
たは境界チェック条件が見つかれば状態１５に進む。両
者とも見つからなければ、ＤＭＡＣ＿ＭＩＯ＿ＷＲ１を
表明して受信データ（状態５を参照）をＩＯＰ記憶装置
受信バッファに書込む。この書込みに対するアドレス
は、レジスタ３８５にある現在のアドレスから得られ、
ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲにより提示される。状態７
に進む。
【０９５０】状態７（ＭＩＯが受信データ書込を終了す
るのを待つ）−ＭＩＯがＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０に
より状態６に書込要求を承認すると、現在のアドレスレ
ジスタのアドレスを歩進させる。状態８に進む。
【０９５１】状態８（サービス中のチャンネルの制御情
報を更新する）−アドレスレジスタの現在の内容がＲＤ
ＦＡに合致すれば、ＲＤＦＡをアドレスレジスタに移
す。アドレスレジスタがレジスタ３８２のＲＤＢＡ機能
に合致すれば、境界チェック条件が発生している。それ
故指示ビットＲＢＣを設定し、レジスタ３８５のアドレ
スと連結してＦＩＦＯＲに書戻す。現在のアドレスが受
信バッファの下に無く、境界チェック条件にも関係して
いなければ、ＤＭＡＣ＿Ａ＿ＲＥＱおよびＤＭＡＣ＿Ａ
＿ＭＳＧを作動させ、ＦＩＦＯＲのそれぞれの受信チャ
ンネル空間に関するＤＭＡＣ＿Ｂ１語書込サービスを要
求する。状態１５に進む。
【０９５２】状態９（パリティエラーおよび伝送チャン
ネルに対する現在のバイト・カウントの消耗をチェック
する）−伝送要求（ＴＤＣＲ１、ＴＤＣＲ３、ＴＤＣＲ
４）に対するすべての語が取出されてしまって（状態
５）から、（ＦＩＦＯＲに関する場合にはＤＭＡＣ＿Ｂ
の状態３で設定され、ＤＭＡＲに関する場合にはＤＭＡ
Ｒ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲで掲げられた）パリティ
エラー指示についてチェックする。パリティエラーが見
つかれば、状態１５に進む。エラーが無ければ、（ＤＭ
ＡＣ＿Ｂによりレジスタ３８３に取出された）伝送バイ
ト・カウントが０であるかチェックする。０であれば、
新しいＤＣＢが必要である。３語読出をＭＩＯに提示し
（ＤＭＡＣ＿ＭＩＯ＿ＲＤ３）、ＤＣＢＡ（ＤＣＢアド
レス）をレジスタ３８１からレジスタ３８２に移してＭ
ＩＯによるその使用に備え、状態１１に進んで新しいＤ
ＣＢを待つ。伝送バイト・カウントが無くなっていなけ
れば、ＭＩＯから読出したデータ語をレジスタ３８３の
出力から発生されたＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲにより
設置されたアドレスに伝送し、状態１２に進む。
【０９５３】状態１０（新しいＤＣＢが空であるかチェ
ックする）−状態１１で受取った新しいＤＣＢを「空」
状態（伝送バイト・カウント値０）についてチェックす
る。空であり且つＥＣＩおよびＥＦＩのいずれも新しい
ＤＣＢに設定されていなければ、別のＤＣＢが必要であ
る。したがって新しいＤＣＢ取出要求を発し、状態１１
に戻る。空であるがＥＣＩまたはＥＦＩが設定されてい
れば、フレームおよび／または連鎖がそれ以上のデータ
を送ることなく終了している。したがってＴＤＦＳＷを
更新し、これを伝送バイト・カウントと結び付け、関連
１語書込要求をＤＭＡＣ＿Ｂに発して更新されたＴＤＣ
Ｒ１語をＦＩＦＯＲに戻し、状態１５に進む。新しいＤ
ＣＢが空でなければ、ＤＭＡＣ＿ＭＩＯ＿ＲＤ１を作動
させて（状態１１の期間中にレジスタ３８５にロードさ
れたアドレスを使用して）伝送データ語読出を要求し、
状態１２に進む。
【０９５４】状態１１（ＭＩＯが新しいＤＣＢを取出す
のを待つ）−新しいＤＣＢ語を待つ。ＭＩＯからの最初
の語は、ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０が活性のときレジ
スタ３８５にロードされている伝送データバッファのア
ドレスである。ＭＩＯからの第２の語は、ＭＩＯ＿ＤＭ
ＡＣ＿ＡＣＫ１が活性であるときレジスタ３８１に共に
ロードされるＥＣＩビット、ＥＦＩビット、および次の
ＤＣＢのアドレスを含んでいる。ＭＩＯからの第３の語
（ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ２が活性のとき利用可
能））は、レジスタ３８３にロードされている伝送バイ
ト・カウントである。ＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥが作
動されると、状態１０に進む。
【０９５５】状態１２（ＭＩＯが伝送データ語の取出し
を完了するのを待つ）−伝送データ語が到着する（ＭＩ
Ｏ＿ＤＭＡＣ＿ＡＣＫ０が活性）と、これをレジスタ３
８４にロードし、伝送アドレスを歩進させ、伝送バイト
・カウントを減じ、ＤＭＡＣ＿Ｂを作動させてＦＩＦＯ
ＲのＴＤＦＳＷ／ＴＤＣＲ１状態バイトを更新し、状態
１３に進む。
【０９５６】状態１３（伝送バイト・カウント状態をチ
ェックする）−更新された伝送バイト・カウントを０／
空状態についてチェックする。空であれば、ＴＤＣＲ１
／ＦＩＦＯＲのＥＣＩビットおよびＥＦＩビットをＴＤ
ＣＲ３／ＤＭＡＲの中の対応するビットの値に更新す
る。ＤＭＡＣ＿Ａ＿ＲＥＱおよび適切なメッセージＤＭ
ＡＣ＿Ａ＿ＭＳＧをＤＭＡＣ＿Ｂに転送し、１語または
２語書込（新しいＤＣＢが空であれば１語、空でなけれ
ば２語）によりＦＩＦＯＲを更新する。同時に、１語ま
たは２語の書込要求をＤＭＡＲに発する（古いＤＣＢの
伝送バッファ・アドレスだけを更新する場合は１語、伝
送バッファ・アドレスおよび次のＤＣＢアドレスを共に
更新する場合には２語）。状態１４に進む。
【０９５７】状態１４（ＤＭＡＲがＤＣＢを更新し終る
のを待つ）−ＤＭＡＲから承認が到着すると、ＥＣＩ、
ＥＦＩ、および次のＤＣＢアドレスをレジスタ３８１か
らレジスタ３８５に転送し、ＤＭＡＲに第２語書込をす
る。状態１５に進む。
【０９５８】状態１５（レジスタを清掃し、サイクルを
再開する）−ＤＭＡＣ＿Ａ＿ＲＥＱがＤＭＡＣ＿Ｂの動
作でリセットされるまでこの状態に戻まり、すべてのレ
ジスタ３８１〜３８５をリセットし、状態０に戻って新
しい動作サイクルを開始する。
【０９５９】ＤＭＡＣ＿Ｂリセットであれば、状態０に
進む。
【０９６０】状態０（ＤＭＡＣ＿Ａ＿ＲＥＱビットをポ
ールする）−この状態では、ＤＭＡＣ＿Ａからの要求ビ
ットを絶えずポールとしてＦＩＦＯＲに関するサービス
が必要であるか確認する。要求ビットが活性になれば、
ＤＭＡＣ＿ＦＩＦＯＲ＿ＲＥＱを掲げてＤＭＡＣ＿Ａ＿
ＭＳＧのメッセージを復号する。次にＤＭＡ＿ＣＨＮ＿
ＮＢＲをＦＩＦＯＲに出力してＦＩＦＯＲが部分アドレ
スとして使用できるようにする。ＤＭＡＣ＿Ａからのメ
ッセージにより、ＦＩＦＯＲにＤＭＡＣ＿ＦＩＦＯＲ＿
ＲＤ１または＿ＲＤ２または＿ＷＲ１または＿ＷＲ２を
提示し、アドレス情報を完成する。ＤＭＡＣ＿Ａメッセ
ージが「ＦＩＦＯＲから伝送バイト・カウントを読出
せ」を指定していれば状態１に進む。メッセージが「更
新されたバイト・カウントおよびデータをＦＩＦＯＲに
書込め」を指定していれば状態２に進む。メッセージが
「受信現在バッファ・アドレスおよびデータをＦＩＦＯ
Ｒから読出せ」であれば状態３に進む。メッセージが
「更新された受信現在バッファ・アドレスをＦＩＦＯＲ
に書込め」であれば状態４に進む。
【０９６１】状態１（伝送バイト・カウントをＦＩＦＯ
Ｒから読出す）−ＦＩＦＯＲ承認（ＦＩＦＯＲ＿ＤＭＡ
Ｃ＿ＡＣＫ）を受取ると、伝送バイト・カウントをＦＩ
ＦＯＲ＿ＤＡＴＡ＿ＢＵＳ３８９からレジスタ３８３に
転送する。パリティ条件をチェックする。パリティエラ
ーが存在すればＤＭＡＣ＿Ａに通知し、パリティエラー
状態ビットをＦＩＦＯＲのＴＤＣＲ１のＰＥフィールド
に設定し（ＴＦＭおよびＩＮＴを経由してＩＯＰに通知
し）、状態８に進む。エラーが無ければ、ＤＭＡＣ＿Ａ
＿ＲＥＱビットをリセットして状態０に戻る。
【０９６２】状態２（伝送バイト・カウントおよびデー
タをＦＩＦＯＲに書込む）−ＦＩＦＯＲからの承認で、
ＴＤＦＳＷおよび伝送バイト・カウントをレジスタ３８
４に転送し、状態０で示されたＷＲ２指令の第２語とし
てＦＩＦＯＲに書込む。書込まれる第１語は、ＦＩＦＯ
Ｒへ状態０指令が発せられたときレジスタ３８４にある
伝送データである。状態５に進む。
【０９６３】状態３（受信現在データバッファ・アドレ
スおよび受信データをＦＩＦＯＲから読出す）−ＦＩＦ
ＯＲからの承認で、受信現在データバッファ・アドレス
がＦＩＦＯＲ＿ＤＡＴＡ＿ＢＵＳからレジスタ３８５に
ラッチされ、そのパリティがチェックされる。エラーが
無ければ、状態６に進んでパリティエラー指示をＲＤＣ
Ｒ１／ＦＩＦＯＲのＰＥビットに書込む（最終的にはＲ
ＦＭによるパリティエラー状態の認識およびＩＮＴ割込
によるＩＯＰの通知が発生する）。エラーが無ければ、
状態９に進んで第２語をＦＩＦＯＲから受取る。
【０９６４】状態４（更新された受信現在データバッフ
ァ・アドレスをＦＩＦＯＲに書込む） −ＦＩＦＯＲか
らの承認（状態０で提示された受信現在データバッファ
・アドレスに関する書込動作を承認すること）により、
ＤＭＡＣ＿Ａ＿ＲＥＱをリセットし、状態０に進む。
【０９６５】状態５（２語書込について調節する）−こ
の状態は、２語書込の期間中ＦＩＦＯＲに関してタイミ
ングを再調整する働きをする（状態２を参照）。
【０９６６】状態６（受信チャンネルに対するパリティ
エラー指示子を書込む）−ＦＩＦＯＲがＲＤＣＲ１を書
込んでパリティエラー指示ビットを改訂すると、ＩＮＴ
へのＤＭＡＣ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ指示（ＩＮＴ
のＤＭＡＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ入力に現われ
る、図３７）を作動させる。ＤＭＡＣ＿Ａ＿ＲＥＱビッ
トをリセットし、状態０に戻る。
【０９６７】状態７（２語読出の第２状態）−ＦＩＦＯ
Ｒからの承認で、受信データ語（ＦＩＦＯＲから読出さ
れた第２語）のパリティエラーをチェックする。エラー
が発生していれば、状態６に進んでパリティエラー指示
子をＲＤＣＲ１／ＦＩＦＯＲに書込む。エラーが無けれ
ば、ＤＭＡＣ＿Ａ＿ＲＥＱをリセットし、状態０に戻
る。
【０９６８】状態８（ＦＩＦＯＲがＴＤＣＲ１にエラー
指示子が入っている状態語を書込み終るのを待つ）−Ｆ
ＩＦＯＲからの（状態１でのＴＤＣＲ１書込セットアッ
プの）承認があると、ＤＭＡＣ＿Ａ＿ＲＥＱビットをリ
セットし、状態０に戻る。
【０９６９】状態９（２語読出に対するバッファ状態）
−この状態は、２語読出（状態３を参照）の第２語の読
出期間中のタイミング再調整に備えるのに使用される。
【０９７０】１４. ＭＩＯマスタ入出力（ＭＩＯ）区画
は、ＤＭＡＣのためにＩＯＰ母線の制御を調停する。制
御権を得ると、ＭＩＯは、ＤＭＡＣにより転送されたア
ドレスおよび制御パラメータを使用してＩＯＰ記憶装置
に対して直接記憶装置アクセス転送を行う（転送がＩＯ
Ｐ記憶装置への書込であるときは、データ、通常は受信
データをも使用する）。
【０９７１】典型的環境においては、ＩＯＰ処理エンジ
ンをモトローラ６８０００プロセッサおよびマスタ制御
を外部で引受けることができるようにする６８０００の
母線とすることができる。別の典型的環境では、ＩＯＰ
プロセッサは、やはり調停による複数母線支配権を考慮
するマイクロチャンネル母線構成（マイクロチャンネル
はＩＢＭ社の商標である）を使用するＩＢＭ社のプロセ
ッサのファミリの一つとすることができる。このような
環境では、ＭＩＯは、母線の制御権を得ると直ちに母線
マスタ（６８０００の環境では１６ビット母線マスタ、
マイクロチャンネル母線環境では３２ビット・マスタ）
として動作する。
【０９７２】ＭＩＯの構成及び動作は、ハイパーチャン
ネルの構成及び用法には関係がないので、それらの詳細
については説明を省略する。
【０９７３】１５. ハイパーチャンネル ハイパーチャンネルは本発明では、ＢＴＤＭインターフ
ェースでタイムスロットに関連する基本チャンネルを組
合せて形成され、帯域幅を大きくする。ＩＳＤＮ環境で
のハイパーチャンネルに対するＣＣＩＴＴ勧告は、３８
４ ｋｂｐｓで動作するＨ０形ハイパーチャンネル、１,
５３６ Ｍｂｐｓで動作するＨ１１ハイパーチャンネ
ル、および１,９２０ Ｍｂｐｓで動作するＨ１２ハイパ
ーチャンネルを考えている。
【０９７４】上述のように構成された本発明のＩＤＬＣ
装置は、各々が６４ ｋｂｐｓで動作することができる
３２個の全二重「基本」チャンネル（「Ｂ］または
「Ｄ」チャンネル）を支持する。各基本チャンネルは、
対応する位置的順序に配列された、ＢＴＤＭに関する
「基本」処理タイムスロットに関連している。どんな時
でも、基本チャンネル／スロットは活性か不活性かのい
ずれかになることができる。
【０９７５】この構成では、現在ＲＳＭ、ＤＭＡＲＱ、
ＤＭＡＣ、およびＳＩＯに分配されている論理は、ハイ
パーチャンネルあたり６個の基本チャンネルスロットを
組合せることにより最大５個のＨ０ハイパーチャンネル
の形成および使用を支持し、または２４基本スロットに
またがる１個のＨ１１ハイパーチャンネル、または３２
基本スロット全部にまたがる１個のＨ１２ハイパーチャ
ンネルの形成および使用を支持する。Ｈ１１またはＨ１
２ハイパーチャンネルのいずれかが形成されると、Ｈ０
ハイパーチャンネルを形成することはできない。
【０９７６】ＩＤＬＣはＣＣＩＴＴ勧告を超えて進んで
おり、どんな数の基本スロットをもより大きいチャンネ
ル（「拡張チャンネル」）に割当てて帯域幅の融通性を
最大にすることができる他に、非隣接スロットの割当を
も可能とする（現在Ｂ／Ｄチャンネルを使用しているた
め充分な数の隣接基本スロットを利用することができな
いときでもハイパーチャンネルまたは拡張チャンネルを
形成することができる）。ハイパーチャンネル内部の基
本タイムスロットの構成は、（ＩＯＰにより）動的にプ
ログラム可能であり、ＩＤＬＣの処理要素に対して論理
的に透明である（例外としてＩＮＴの説明において上述
したようにＴＳＲパリティエラー状態の格納に関してＩ
ＮＴに競争状態の可能性がある）。
【０９７７】１５.１ ハイパーチャンネルの形成およ
び使用ＩＤＬＣでは、ハイパーチャンネルの形成および
使用は、ＳＩＯ、ＲＳＭ、ＤＭＡＲＱ、およびＤＭＡＣ
の各区画に配置されている論理により実施される。注記
した例外はあるが、ハイパーチャンネルの創成および使
用は他のすべての区画に対して論理的に透明である。ハ
イパーチャンネルまたは拡張チャンネルは基本タイムス
ロットを単一のチャンネル・ユニットに組合せて形成さ
れる。そのように組合わされた基本スロットをハイパー
チャンネルの「構成要素」スロットと言う。
【０９７８】ハイパーチャンネルの形成／使用に現在使
用されている基本的手法は、構成要素スロットの一つを
「基準」スロットとして割当てることである。「基準」
スロットに関してハイパーチャンネル全体のプロセス状
態および構成パラメータを（ＴＳＲ、ＦＩＦＯＲ、ＤＭ
ＡＲ、および下に説明する一定のレジスタに）格納す
る。
【０９７９】各ハイパーチャンネルに関して、ＳＩＯの
ＨＣＲレジスタ（図４を参照）および各構成要素チャン
ネルのＣＣＲ（図６を参照）にある情報について動作す
るＲＳＭおよびＤＭＡＣの論理は、非基準構成要素スロ
ットと基準スロットとの間で「複数対１」の論理関係を
形成している。その結果、非基準構成要素スロットに関
連する処理中に、通常現在サービスされている基本スロ
ットに関連する格納／要求位置を指す。ＴＳＲ、ＦＩＦ
ＯＲ、ＤＭＡＲ、およびＤＭＡＲＱに関する位置規定パ
ラメータが基準スロットに関連する位置を参照するよう
に変換される。
【０９８０】したがって、たとえば、構成要素スロット
に関する処理中に、ＴＳＲと同期データ処理区画との間
の時間交換状態機能の交換は、関連基準スロットに専用
のＴＳＲ空間に関してのみ行われることになる。
【０９８１】ＤＭＡＲＱに関する変換関係は、ハイパー
チャンネルに関連するＤＭＡＲＱへの入力を設定しおよ
びリセットする要求が他のチャンネルに関連する入力と
は異なるレジスタ待行列に送られるようになっていると
いうことである。
【０９８２】これら特別なハイパーチャンネル関係は、
ＣＣＲレジスタのＣＴ（チャンネル形式）フィールドお
よびＨＣＲ（ハイパーチャンネル構成レジスタ）の内容
により規定される。基本チャンネルのＣＣＲはそれぞれ
のチャンネルに割当てられたＴＳＲ空間に格納され、そ
れぞれのチャンネルに対するタイムスロットサービス中
にＲＳＭのハードウェアＣＣＲレジスタに呼出されると
いうことを想起すること（前のＲＳＭの説明を参照）。
ＨＣＲがタイムスロットを横断して複製されない共通レ
ジスタであることも想起すること。ＳＩＯに（トポロジ
的選択として）物理的に設置されているが、ＨＣＲは他
の区画にも同様に設置することができる。ＨＣＲには他
の区画に結合された出力がある（図４および図３４、お
よび下のＨＣＲフィールド割当の説明を参照）。
【０９８３】ハイパーチャンネルが作られると、ＨＣＲ
レジスタがＩＯＰによりプログラム可能に設定されて構
成要素スロットを指す関連ポインタとなるが、これはＢ
ＴＤＭのスロットのフレームに最も早く現われる（この
スロットはＦＳＣまたはそれぞれのハイパーチャンネル
の最初のスロットとも言われる）。ハイパーチャンネル
の各構成要素スロットに関して、関心ＣＣＲのＣＴ（チ
ャンネル形式）フィールドは、（ＩＯＰ／ＳＩＯによ
り）設定され、それぞれのチャンネル形式および番号を
Ｂ／Ｄ、Ｈ０１、Ｈ０２、Ｈ０３、Ｈ０４、Ｈ０５、ま
たはＨ１（用途環境によりＨ１１またはＨ１２のいずれ
か）の一つとして指示する。
【０９８４】ＨＣＲは、最大５個までのハイパーチャン
ネルに関連する５個の６ビット・フィールドを備えてい
る（下の詳細を参照）。このような各フィールドは、関
連チャンネルが活性であるか否かを示す働きをする活動
ビット、および関連基準スロットを指すＦＳＣポインタ
を構成する５ビットを備えている。経済および簡単のた
め、ハイパーチャンネルの構成および状態のパラメータ
はすべて基準スロットに関連して格納され、ＦＳＣポイ
ンタは、関連構成要素スロットに関連する処理活動期間
中基準スロットにアドレスするのに使用される。各スロ
ットに関連する処理を開始する前に、ＲＳＭはそのスロ
ットに関連するＣＣＲの予備呼出しを行い（図３の項目
「Ｐ」を参照）、その中の情報を使用してそのスロット
に関連して動作する区画に対する関連処理パラメータを
組上げるのに使用される。このような一つのパラメータ
は、タイムスロット指示子ＲＳＭ＿ＴＳＩであり、これ
はＢ／Ｄ形チャンネルに関連するそれぞれのスロットの
物理的時間位置に対応する。
【０９８５】各チャンネルに関連する予備呼出しされた
ＣＣＲのＣＴ（チャンネル形式）フィールドは、それぞ
れのチャンネル形式を通常のＢ／Ｄ形式または６種のハ
イパーチャンネル（Ｈ１または５個の特別に番号の付け
られたＨ０形式、Ｈ０１〜Ｈ０５）の一つとして識別す
る３ビット・コードである。ＲＳＭは、予備呼出しされ
た各ＣＣＲのＣＴフィールドを調べてそれぞれの次の処
理スロットのチャンネル関係を判定する。ＲＳＭは、Ｂ
／Ｄチャンネルに関して他の区画を指すその外部タイム
スロット指示子ＲＳＭ＿ＴＳＩとして使用されるスロッ
ト・カウントを保持している。
【０９８６】次のスロットがハイパーチャンネルの構成
要素スロットであることを確認すると、ＲＳＭは、ハイ
パーチャンネルの活動状態をＨＣＲの関連活動ビットに
より判定する。ハイパーチャンネルが活性であれば、Ｒ
ＳＭはその現在のスロット・カウントをＨＣＲの関連Ｆ
ＳＣフィールドの値と置換えるのでその外部タイムスロ
ット指示子ＲＳＭ＿ＴＳＩは基準スロットの時間位置に
対応する値を取る。
【０９８７】したがって、次の構成要素スロットに関連
する新しい状態情報を（同期処理区画）にロードしてい
る間に、基準スロットに関連するＴＳＲの空間がアドレ
スされ、そのスロットに関する処理中に（受信データま
たは伝送データに対する）ＦＩＦＯＲへのアクセスが基
準スロットに関連する空間に対して行われる。
【０９８８】更に、非同期領域におけるデータ転送プロ
セスに関して、ＤＭＡＲＱで未決定になっている静置要
求の指示が時間多重同期でＲＦＭおよびＴＦＭに提示さ
れるので、ＦＩＦＯＲ内のそれぞれのデータ待行列の状
態を決定することができる。この目的で、ＲＳＭはＤＭ
ＡＲＱにそのタイムスロット指示ＲＳＭ＿ＴＳＩを供給
し、ハイパーチャンネルに関連するタイムスロットの期
間中、それぞれのチャンネル形式の指示（それぞれのチ
ャンネル形式Ｈ１、Ｈ０１、Ｈ０２、…Ｈ０５を区別す
るＲＳＭ＿ＤＭＡＲＱ＿Ｈ１またはＲＳＭ＿ＤＭＡＲＱ
＿Ｈ０）を制御する。このような形式指示は、ＤＭＡＲ
ＱによりＲＦＭ＿ＴＦＭに提示する関連要求レジスタ出
力を選択するのに使用される。Ｂ／Ｄチャンネルに関連
するタイムスロット期間中、ＤＭＡＲＱは、ＲＳＭ＿Ｔ
ＳＩを使用して提示するための関連要求状態を選択す
る。他の詳細事項については先のＤＭＡＲＱの説明を参
照のこと。
【０９８９】ＤＭＡＲＱにより待合せられる要求はＤＭ
ＡＣにより一度に一つづつ所定の優先順序でサービスさ
れる（ＤＭＡＲＱの説明を参照）。ハイパーチャンネル
要求がＤＭＡＣによるサービスのため選択されると、そ
の区画内の状態論理が（ＤＭＡＲＱ Ｈ０またはＨ１待
行列の）要求位置を関連づけて、ＨＣＲ内のそれぞれの
ＦＳＣ機能をＦＩＦＯＲおよびＤＭＡＲに関連する関連
アドレス・ポインタＤＭＡＣ＿ＣＨＮ＿ＮＢＲとして選
択する。ＤＭＡＣ状態論理はまた関連アドレス・ポイン
タ（ＤＭＡＣ＿Ｈ＿ＰＴＲ）およびリセット・オペレー
タ機能（ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴま
たはＤＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ）を
発生する。これらは共に所定の要求の特定の待行列位置
を指すもので、その要求をリセットするためＤＭＡＲＱ
に加えられる（ＤＭＡＲＱの説明を参照）。
【０９９０】１５.２ ＨＣＲフィールド割当 ＨＣＲ（図４）は、２ビット・フィールドＨＣＴ（ハイ
パーチャンネル形式）および５個までのＨ０形ハイパー
チャンネルＨ０ｎ（ｎ＝１〜５）に関連する５個の６ビ
ット・フィールドを備えている。各６ビット・フィール
ドは活動指示子ビットＨｎＡ（ｎ＝１〜５）、およびそ
れぞれのハイパーチャンネルが活性のとき基準スロット
の時間位置を指定するポインタＦＳＣｎ（ｎ＝１〜５）
として使用される５ビット・フィールドを備えている。
【０９９１】ＨＣＴフィールドに（ＩＯＰ／ＳＩＯによ
り）格納されている値は、ハイパーチャンネル形成に関
する二つの制約の一つを示す（２ビットは４状態に対処
できるが現在はそれらの内の２個だけを使用する）。次
のとおりである。（１）Ｈ１ハイパーチャンネルの形成
禁止（Ｈ０およびＢ／Ｄは可能）、または（２）Ｈ１ハ
イパーチャンネル使用中（Ｈ０の形成不可能、ただしＢ
／Ｄはなお可能）。
【０９９２】ＨｎＡビットは、活性のとき関連ハイパー
チャンネルが活性であることを示す。Ｈ２Ａ〜Ｈ５Ａは
ＨＣＴがＨ０ハイパーチャンネル形式が可能な状態（Ｈ
１ハイパーチャンネルの形成禁止）にあるときに限り活
性になることができる。Ｈ２Ａ〜Ｈ５Ａの活性状態はそ
れぞれ対応する番号の付いたハイパーチャンネルＨ０２
〜Ｈ０５の活性状態を示す。Ｈ１Ａの活性状態はＨＣＴ
の状態によりＨ１形ハイパーチャンネルが活性であるか
またはＨ０１形ハイパーチャンネルが活性であるかを示
す（ＨＣＴがＨ１使用中を示せばＨ１形、その他の場合
にはＨ０１形）。
【０９９３】ＨＣＲのＨＣＴフィールドまたはＨｎＡフ
ィールドで示される情報は冗長のように思われるが、こ
れには特殊な同期化目的がある。一般的な意味で、同じ
情報は、関連スロットのＣＣＲで、特にそれぞれのチャ
ンネル形式フィールドＣＴでおよび通信データ転送の有
効を指示するそれぞれのビットで利用可能である。しか
し、ＨＣＲ情報は、ハイパーチャンネルの始動を同期化
させるのに必要である。
【０９９４】ハイパーチャンネルが形成されると、ＩＯ
Ｐは、（ＴＳＲ、ＦＩＦＯＲ、およびＤＭＡＲの）すべ
ての構成要素スロットに対する制御パラメータをプログ
ラムし、適切な基準スロットポインタをＨＣＲ内に設定
し、ＨＣＲ内の関連ＨｎＡビットを作動させる。この最
後の動作によりすべての構成要素スロットに関連する活
性状態が瞬時に確立する。こうならなければ、一つの構
成要素による通信の開始がそのときはまだ活性になって
いない次に現われる他の構成要素スロットにおける動作
と矛盾しないようにすべての構成要素スロットに関する
ＣＣＲ情報のローディングを同期化しなければならな
い。これは、このような通信はオーバランまたはアンダ
ーランを避けるためすべての構成要素スロットの帯域幅
を一杯に必要とするものであるから、エラーを発生する
ことになる。
【０９９５】活性ハイパーチャンネル指示ＨｎＡに関し
て、それぞれのＦＳＣｎフィールドは、ＲＳＭおよびＤ
ＭＡＣにより使用される基準スロットポインタを備えて
いる。ＲＳＭは各構成要素スロットに関連するこのよう
なポインタを使用して、それぞれのスロットの物理的時
間位置を効果的に指定する内部スロット・カウントを、
関連基準スロットの時間位置を指定する外部論理タイム
スロット指示ＲＳＭ＿ＴＳＩに変換する。外部指示はこ
のようにして、構成要素スロットが使用されているとき
はいつでも、基準スロットに割当てられたＴＳＲおよび
ＦＩＦＯＲの記憶位置にアドレスするのに使用される。
【０９９６】各活性ハイパーチャンネルに関して、ＲＳ
Ｍはまた、ＤＭＡＲＱに制御信号を発生し（ＲＳＭ＿Ｄ
ＭＡＲＱ＿Ｈ１、ＲＳＭ＿ＤＭＡＲＱ＿Ｈ０）、ＲＦＭ
およびＴＦＭからの要求をＤＭＡＲＱの特定の待行列位
置に伝える（先のＤＭＡＲＱの説明を参照）。
【０９９７】ＤＭＡＣは、ＦＳＣポインタを使用してハ
イパーチャンネル要求に関するそのチャンネル番号（Ｄ
ＭＡＣ＿ＣＨＮ＿ＮＢＲ）およびＨポインタ（ＤＭＡＣ
＿Ｈ＿ＰＴＲ）を確認する（先のＦＩＦＯＲ、ＤＭＡ
Ｒ、ＤＭＡＲＱ、およびＤＭＡＣの説明を参照）。チャ
ンネル番号機能はＦＩＦＯＲおよびＤＭＡＲに関する
（部分的）アドレスとして使用され、Ｈポインタ値は
（ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴまたはＤ
ＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴと関連し
て）ＤＭＡＲＱに関するリセット操舵機能として使用さ
れることを想起する。
【０９９８】１５.３ ハイパーチャンネル論理の概要 図４３は、ハイパーチャンネルの形成および使用に適用
できるＩＤＬＣ論理の概要図である。このような論理は
図示のようにＲＳＭ、ＤＭＡＣ、およびＤＭＡＲＱの各
区画に分配されている。分配部分について以下に別々に
説明する。論理的に明瞭にするため、図４３は個別の論
理要素（たとえば、セレクタ回路、デコーダなど）によ
り行われる一定の機能を示しているが、この実施例では
これら機能の多くがそれぞれの区画の状態論理の中に組
込まれている。
【０９９９】１５.３.１ ハイパーチャンネル論理のＲ
ＳＭ部分 ハイパーチャンネルの使用と関連するＲＳＭ論理は、セ
レクタ回路４５０を備えている。ハイパーチャンネルの
各構成要素スロットの始めに、回路４５０は、ＨＣＲレ
ジスタの５個の番号付きフィールド群（群ＨｎＡ、ＦＳ
Ｃｎ、ｎ＝１〜５）の一つの中の情報をその出力に転送
するよう動作する。所定の活動指示ビットＨｎＡは、活
動指示出力「Ａｃｔ. Ｉｎｄ.」に転送され、関連基準
スロット・ポインタＦＳＣｎは「Ｒｅｆ. Ｓｌｏｔ. Ｐ
ｔｒ.」出力に転送される。
【１０００】ＨＣＲレジスタをこの図および図４ではＳ
ＩＯに入っているとして示してあるが、これはトポロジ
的および信号伝達の便利から行ったもので必然的ではな
い。トポロジ的便利さは区画内の回路数の分布に関する
ものであり、信号伝達の便利さは、ＩＯＰからこのレジ
スタまでの最短径路を作ることに関するものである。こ
のレジスタはＲＳＭ内では恐らくは一層論理的に一貫性
のあるように設置することができるが、他の区画では全
体として便利さは恐らく減ることになろう。
【１００１】論理４５０により行われるＨＣＲ群選択
は、４５１に加えられる予備ＣＣＲのＣＴフィールドに
より決まるが、予備ＣＣＲは、関連スロットに関するＩ
ＤＬＣ同期処理の開始前に、各スロット期間の早期にＴ
ＳＲからＲＳＭにより取出されている（図３を参照）。
所定フィールド群の活動指示ビットＨｎＡは、ＡＮＤゲ
ート４５２に加えられ、所定群のＦＳＣｎ部分は更にセ
レクタ４５３に加えられる。
【１００２】セレクタ４５３は、予備呼出しされたＣＣ
ＲのＣＴに応じて、セレクタ４５０により供給される基
準スロット・ポインタＦＳＣｎまたはスロットカウンタ
４５４により提示されるスロットカウントを選択する。
カウンタ４５４は、ＢＴＤＭからのスロット指示の始ま
りにより規定されるスロット遷移、モジュロ３２、をカ
ウントする。ＦＳＣｎ機能は、予備呼出ＣＣＲのＣＴが
ハイパーチャンネル形式を指定していれば選択され、そ
の他の場合はスロットカウント４５４の値が選択され
る。
【１００３】ＡＮＤゲート４５２の入力４５５は、デコ
ーダ４５６により復号されたＣＴ機能がハイパーチャン
ネル形式を指定していれば作動される。ＡＮＤゲート４
５２の入力４５７は、現在のスロットに関するプロセス
活動の開始に関連する遷移段階でＲＳＭによりＲＳＭ＿
ＮＥＡＢＬＥが瞬間的に活性になったときに作動され
る。一般的な言い方では、状態交換プロセスの一点で、
ＲＳＭ＿ＴＳＩの前にラッチされた値が先行スロットに
関する同期処理の状態を保存すべきＴＳＲ空間にアドレ
スするのに有用であり、同じパラメータの新しくラッチ
した値は、予備呼出ししたＣＣＲに関連するスロットに
関する状態をそこからロードすべきＴＳＲ空間にアドレ
スするのに有用である。
【１００４】セレクタ４５３の出力４５８は図示しない
ラッチにラッチされ、ＡＮＤゲート４５２の出力からセ
レクタ出力４５８までの点線の接続４５９により示そう
としたように、このようなラッチはＡＮＤゲートの作動
と時間同期して（特にＲＳＭ＿ＥＮＡＢＬＥが掲げられ
たとき）行われる。したがって、今現在のスロットが活
性ハイパーチャンネルに関連するものであるとき、セレ
クタ４５３の出力にラッチされるＲＳＭ＿ＴＳＩの値は
セレクタ４５０により選定された基準スロット・ポイン
タＦＳＣｎ機能となるが、今現在のスロットが活性Ｂ／
Ｄ形チャンネルに関するものであれば、ＲＳＭ＿ＴＳＩ
のラッチ値は現在のスロットカウントである。
【１００５】ＲＳＭ＿ＴＳＩでラッチされた機能は新し
い現在のタイムスロット指示として他の区画（ＴＳＲ、
ＦＩＦＯＲ、ＩＮＴ、およびＤＭＡＲＱ）に提示され
る。したがって、これら区画にあるアドレッシング機能
は、現在のスロットがハイパーチャンネルの構成要素ス
ロットであるとき基準スロットの時間位置と関連し、そ
の他の場合にはスロットカウントにより提示された実際
の時間位置と関連する。ＲＳＭ＿ＴＳＩ値がラッチされ
ると、前の値が図示しないラッチに保存されて前のスロ
ットに関連する状態情報の保存の完了するのに必要なア
ドレス・パラメータを保護することに注目する。
【１００６】今現在のスロット期間中に、ＣＣＲは再び
呼出され（先のＲＳＭの説明を参照）、そのＣＴフィー
ルドがデコーダ４６０に加えられる。加えられたＣＴが
Ｈ１ハイパーチャンネル形式を指定していると、デコー
ダ４６０のそれぞれの出力が作動される。加えられたＣ
ＴがＨｏｎ形ハイパーチャンネル（ｎ＝１〜５）を指定
していると、デコーダ出力４６２における５本の線のそ
れぞれの一つが作動される。加えられたＣＴがＢ／Ｄチ
ャンネル形式を指定しているとデコーダ４６０の図示し
てない他の出力が作動される。デコーダ出力４６１およ
び４６２は、それぞれのハイパーチャンネル形式指示Ｒ
ＳＭ＿ＤＭＡＲＱ＿Ｈ１およびＲＳＭ＿ＤＭＡＲＱ＿Ｈ
ｏｎとしてＤＭＡＲＱに供給され、ＤＭＡＲＱにより
（ＲＦＭおよびＴＦＭからの）入力要求設定信号および
（ＤＭＡＣからの）要求リセット信号をＨ１形およびＨ
０形ハイパーチャンネルに関連するＤＭＡＲＱ待行列内
の位置に伝えるのに使用される（この他の詳細について
は、下のハイパーチャンネル論理のＤＭＡＲＱ部分の説
明、および先のＤＭＡＲＱ区画の説明を参照）。
【１００７】１５.３.２ ハイパーチャンネル論理のＤ
ＭＡＣ部分 ハイパーチャンネル用ＤＭＡＣ論理は、「縦続接続」セ
レクタ４７０および４７１を備えている。ＤＭＡＣの先
の説明において、これらセレクタの機能は、区画の状態
論理により行われるが、論理的明瞭さのためこれら機能
をここでは個別の復号用実体に従って示してある。
【１００８】セレクタ４７０は、入力としてＨＣＲのＦ
ＳＣフィールドを受取り、ＤＭＡＣがハイパーチャンネ
ル要求にサービスしているときＤＭＡＣ＿Ｈ＿ＰＴＲに
より動作し、Ｈポインタ値により特別に指定されたＦＳ
Ｃｎフィールドを選択する。Ｈポインタは、ＤＭＡＣ＿
Ａ状態機械により発生される（図３８および関連するＤ
ＭＡＣの先の説明を参照のこと）。
【１００９】セレクタ４７１は入力としてセレクタ４７
０の出力およびＤＭＡＣ＿Ｂ＿ＰＴＲを受取り、ＤＭＡ
Ｃ＿Ｂ＿ＰＴＲはＤＭＡＣ＿Ａ状態機械（図３８）によ
っても発生されるが、セレクタ４７１は更にこれらの一
つをその制御入力ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬ（これも状
態機械により発生される）の機能として選択する。前記
制御入力はどの形式のチャンネル要求（ハイパーチャン
ネルかまたはＢ／Ｄ形チャンネルか）がＤＭＡＣにより
現在サービスされているか区別する。
【１０１０】ＤＭＡＣは、ＤＭＡＲＱからの未決定要求
を（先に説明したようにＩＯＰ記憶装置に関するＤＭＡ
転送サービスのため一度に一つづつ所定の優先順序で受
取る（先のＤＭＡＲＱおよびＤＭＡＣの説明を参照）。
サービスのため要求を受取ると、ＤＭＡＣ状態論理はそ
のＤＭＡＲＱ出力位置を記憶し、これを使用して、それ
ぞれの要求をリセットするとき発生すべきＤＭＡＣ＿Ｈ
＿ＰＴＲ、ＤＭＡＣ＿Ｂ＿ＰＴＲおよびＤＭＡＣ＿Ｈ−
Ｂ＿ＳＥＬの値を決定する。
【１０１１】ＤＭＡＣの状態論理はまた４７２で示した
機能、ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴ、Ｄ
ＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ、およびＤ
ＭＡＣ＿ＲＣＶ＿ＲＥＱを発生する。これらの内最初の
二つは、リセット信号をＨポインタにより指定されたハ
イパーチャンネルに関するそれぞれ受信動作および伝送
動作に関連する待行列位置に伝えるため上述のＨポイン
タおよびＢポインタと共にＤＭＡＲＱに供給される（Ｄ
ＭＡＲＱの説明を参照）。ＤＭＡＣ＿ＲＣＶ＿ＲＥＱは
ＤＭＡＲに供給され、受信要求と関連するアドレッシン
グ動作のためＤＭＡＲを調節する（先のＤＭＡＲの説明
を参照）。
【１０１２】１５.３.３ ハイパーチャンネル論理のＤ
ＭＡＲＱ部分 ハイパーチャンネル論理のこの部分は、ハイパーチャン
ネルのＤＭＡＣサービス要求を処理することに関連する
選択制御器および要求待行列の部分を備えている。
【１０１３】選択制御器４８０は、図３６に示すセレク
タ制御器３３５の部分を表わすもので、ハイパーチャン
ネル要求の処理に関連している。入力選択制御器４８１
は、図３６に示す入力選択制御器３３３（設定要求およ
びリセット要求をＤＭＡＲＱ要求登録待行列の適切な位
置に送る責任を有する制御器）の部分を表わすもので、
ハイパーチャンネル要求の処理に関連している。４８３
および４８４で示すＨ１ハイパーチャンネル要求に対す
る待行列はそれぞれ図３６に示す待行列３３０および３
３１に対応する。最後に、４８５で示す出力選択制御器
は図３６の出力選択制御器の部分を表わすもので、ハイ
パーチャンネル要求状態をＲＦＭおよびＴＦＭに提示す
ることに関連している。出力制御器４８５は、要求待行
列状態を時間多重で且つチャンネルスロットのサービス
と同期して（ハイパーチャンネルに関しては、構成要素
スロットのサービスと同期して）提示する。ＤＭＡ受信
データ・サービスを要求する状態は（図３６の出力ポー
ト３３４Ｒに対応する）ＤＭＡＲＱ＿ＲＦＭ＿ＲＥＱで
ＲＦＭに提示され、ＤＭＡ伝送データサービス要求の状
態は（図３６の出力３３４Ｔに対応する）ＤＭＡＲＱＴ
ＦＭ＿ＲＥＱでＴＦＭに提示される。
【１０１４】１５.４ 動的ハイパーチャンネル形成の
例 ハイパーチャンネル形成の一例を下記シナリオでたど
る。初期状態：Ｈ１形ハイパーチャンネルの形成に対し
てＩＤＬＣが使用禁止（すなわち、Ｈ０が可能）になっ
ており、現在ＢＴＤＭスロット３〜７、１２〜１９、お
よび２５〜３０を使用して活性Ｂ形チャンネルおよび／
または一つ以上（ただし５未満）のＨ０形ハイパーチャ
ンネルを支持している。
【１０１５】上述の状態およびスロットの使用では１３
個のＢＴＤＭスロット（スロット０〜２、８〜１１、２
０〜２４、および３１）が他の使用に利用できるように
残っている。一般に、Ｈ０形ハイパーチャンネルの形成
には６個の基本スロットから成る群を使用することがで
きる。したがって、上のように利用可能なスロットは、
二つのＨ０ハイパーチャンネル（このようなものの３個
以下が現在活性である場合）および１個のＢ形チャンネ
ルに、または１個のＨ０ハイパーチャンネルおよび７個
の別々のＢ形チャンネルに、または１３個の別々のＢ形
チャンネルに割当てる可能性のある候補者である。下記
は利用可能なスロットの内６個を新しく構成されたＨ０
全二重形ハイパーチャンネルに動的に（動的とは現在活
性のスロットによる処理が新しいＨ０ハイパーチャンネ
ルの形成中に中断なく続くという意味）割当てることが
できる方法の説明である。
【１０１６】Ｈ０ハイパーチャンネルを確立するには、
局部ＩＯＰ／ホストが最初に、連結しようとする遠隔Ｉ
ＯＰ／ホストと（多分、局部システムと遠隔システムと
の間に現存する活性Ｄチャンネル信号伝達リンクを通し
て）通信しなければならない。このような通信にはＨ０
ハイパーチャンネル・リンクを組立てる必要がある。遠
隔システムからの応答はこのようなリンクに対するその
利用可能性を示すことになる（このようなリンクはＨ０
形成可能な状態にあり且つ６個のアイドル・スロットを
備えている場合に限り利用可能である）。
【１０１７】局部ノードおよび遠隔ノードは共にＨ０形
成に構成可能であり且つそのようなことに対する容量を
備え（且つそれらの通信でそのように指示し）ていると
仮定する。次の段階は、局部ＩＯＰ／ホストが遠隔ノー
ドに（現存する信号伝達リンクを通して）Ｈ０ハイパー
チャンネルを形成するよう指示することである。この通
信の承認を受取ると直ちに、局部ＩＯＰ／ホストは新し
いＨ０ハイパーチャンネルを形成し始める。
【１０１８】形成の最初の段階は、局部ＩＯＰ／ホスト
が局部スロット１、２および８〜１１に関連するＣＣＲ
を各々を特定番号のＨ０形ハイパーチャンネルの構成要
素として指定する形式フィールド（ＣＴ）を割当ててプ
ログラムすることである。これはこれらＣＣＲに（局部
ＳＩＯを経由して）割当てられた局部ＴＳＲの空間にア
クセスし、これに適切な情報をロードすることにより行
われる。
【１０１９】次に、局部ＩＯＰ／ホストは、ＴＳＲ、Ｆ
ＩＦＯＲ、およびＤＭＡＲに入っている制御パラメータ
を基準スロット位置に関連する空間にロードして、関係
するすべての区画で必要なハイパーチャンネル動作を支
持しなければならない。これらローディング動作は、勿
論ＳＩＯを経由して行われるが、（１）ＴＳＲに指定さ
れたハイパーチャンネルによる同期送受信処理を開始す
るのに必要な時間交換パラメータをロードすること、
（２）ＦＩＦＯＲにそのハイパーチャンネルによるＦＩ
ＦＯＲ管理に必要な初期ＲＤＣＲ１およびＴＤＣＲ１制
御パラメータをロードすること、および（３）ＤＭＡＲ
にＤＭＡＣがそのハイパーチャンネルに対するＩＯＰ記
憶装置およびＦＩＦＯＲにアクセスするのを制御するの
に必要なＲＤＣＲ３、４およびＴＤＣＲ３、４の各制御
パラメータをロードすること、から構成される。
【１０２０】次に局部ＩＯＰ／ホストがその記憶装置に
Ｈ０チャンネル通信を支持する空間を準備し、更に通信
を（現存する信号伝達リンクを通して）遠隔ＩＯＰ／ホ
ストに送り、そのＨ０形成の完了と新しいハイパーチャ
ンネル作動の準備終了とを示す。遠隔ＩＯＰ／ホストが
同じ状態で承認すると、局部ＩＯＰ／ホストは新しいハ
イパーチャンネルのＨ０番号に関連するＦＳＣｎおよび
ＨｎＡフィールドを（局部ＩＤＬＣのＨＣＲレジスタ
に）設定する。ＦＳＣフィールドはそれぞれのハイパー
チャンネルに対する基準スロットとしてスロット１を指
すように設定され、ＨＡビットはその活性状態に設定さ
れる。多分、遠隔システムも同じことを行う。これでプ
ロセスが完了し、新しいハイパーチャンネルが今や活性
データ通信に利用できる。
【１０２１】要約すると、順序良く整列された時分割フ
レームの基本時分割スロットを基本チャンネルに個別
に、または複数のスロット群として拡張チャンネルおよ
びハイパーチャンネルに割当てることができる通信制御
装置について説明されてきたことが今や認められるはず
である。基本スロットを拡張チャンネルおよびハイパー
チャンネルに割当てるにあたり、組分けされたスロット
は群内の基準スロット（最も早く現われるスロット）に
関連する一つのスロット・ユニットとして効果的に機能
する。論理的複数対１の関係が各群の構成要素スロット
と基準スロットとの間に形成されるので基本スロットに
通常関連するアドレッシング機能が基準スロットにのみ
関連するアドレッシング機能に変換される。
【１０２２】この変換／関係の一つの長所は、外部ホス
ト処理システムとハイパーチャンネルまたは拡張チャン
ネルの制御パラメータのプログラミングおよび割込状態
情報の取出しに関連する装置との間の動作が簡単になる
ということである。したがって、外部システムはハイパ
ーチャンネルおよび拡張チャンネルに対する制御パラメ
ータを基準スロットに割当てられた記憶装置空間にロー
ドするだけでよく、チャンネル事象状態を装置から取出
すときは、外部装置はこのような状態を格納するため基
本チャンネルに割当てられた装置記憶装置空間を参照す
るだけでよい。
【１０２３】したがって、ハイパーチャンネルの使用に
関する本発明の装置のこれらのおよび他の長所および特
徴は特許請求の範囲に規定してある。
【１０２４】
【発明の効果】本発明は、フレームが周期的に反復する
基本時分割チャンネルを有し、基本チャンネルを可変に
組合せて基本チャンネルより大きな帯域幅を有する拡張
チャンネルを形成する設備を備えたデータリンク制御装
置を提供できる。
【図面の簡単な説明】
【図１】本発明の装置を使用する典型的なデータ通信回
路網のブロック図であり、回路網内のこの装置の位置を
示している。
【図２】リンク制御装置の内部論理構成を示す図であ
る。
【図３】同期区画内で実行される機能のタイム・チャー
トである。
【図４】ＩＤＬＣの中間レベルのブロック図であり、論
理要素およびサブ要素の他に各要素およびサブ要素の主
要レジスタをも示している。
【図５】ハイパーチャンネルを利用した分散回路手段の
ブロック図である。
【図６】ＴＳ ＲＡＭのブロック図であり、その大きさ
およびチャンネルあたりの空間割当を示している。
【図７】ＦＩＦＯ ＲＡＭのブロック図であり、その大
きさおよびチャンネルあたりの空間割当を示している。
【図８】ＤＭＡ ＲＡＭのブロック図であり、その大き
さおよびチャンネルあたりの空間割当を示している。
【図９】ＴＳ ＲＡＭの論理的および物理的組織を示す
ブロック図である。
【図１０】ＲＳＭ（資源管理器）区画のブロック図であ
る。
【図１１】ＣＣＲ（チャンネル構成レジスタ）の中のビ
ット割当を示す。
【図１２】ＨＤＬＣプロトコル構成レジスタの割当を示
す。
【図１３】本発明のＩＤＬＣ装置とＬ１回路との間のＢ
ＴＤＭインターフェースを説明するためのタイミング図
である。
【図１４】本発明のＩＤＬＣ装置とＬ１回路との間のＢ
ＴＤＭインターフェースを説明するためのタイミング図
である。
【図１５】本発明のＩＤＬＣ装置とＬ１回路との間のＢ
ＴＤＭインターフェースを説明するためのタイミング図
である。
【図１６】ＦＩＦＯ ＲＡＭのブロック図である。
【図１７】受信ＦＩＦＯマネジャ要素のブロック図であ
る。
【図１８】ＲＬ１とＴＳ ＲＡＭとの間で交換される
「チャンネル化」時間交換状態語ＲＬ１＿ＴＳ０１のフ
ォーマットを示す。
【図１９】ＲＬ１とＴＳ ＲＡＭとの間で交換される
「チャンネル化」時間交換状態語ＲＬ１＿ＴＳ０２のフ
ォーマットを示す。
【図２０】ＴＭＦ区画を示す図である。
【図２１】ＴＭＦ＿ＴＳ０１のフォーマットを示す図で
ある。
【図２２】受信ＤＭＡ構成レジスタ１のフォーマットを
示す図である。
【図２３】受信ＤＭＡ構成レジスタ２のフォーマットを
示す図である。
【図２４】伝送ＤＭＡ構成レジスタ１のフォーマットを
示す図である。
【図２５】伝送ＤＭＡ構成レジスタ２のフォーマットを
示す図である。
【図２６】割込み区画のブロック図である。
【図２７】ＩＨＥＩＳＲフォーマットを示す図である。
【図２８】ＣＥＩＳＲフォーマットを示す図である。
【図２９】ＥＯＰＩＳＲフォーマットを示す図である。
【図３０】ＥＯＰＩＳＲ待行列を示す図である。
【図３１】ＩＤＬＣ割込ベクトルのレベル及び優先度を
示す図である。
【図３２】ＳＩＯ区画を示す図である。
【図３３】ＩＤＬＣ構成レジスタの配置を示す図であ
る。
【図３４】ハイパーチャンネル構成レジスタの配置を示
す図である。
【図３５】ベクトル保持レジスタの配置を示す図であ
る。
【図３６】ＤＭＡＲＱ区画を示す図である。
【図３７】ＤＭＡＲ区画を示す図である。
【図３８】ＤＭＡＣ＿Ａ状態機械を示す図である。
【図３９】受信ＤＭＡ構成レジスタ３の構成を示す図で
ある。
【図４０】受信ＤＭＡ構成レジスタ４の構成を示す図で
ある。
【図４１】伝送ＤＭＡ構成レジスタ３の構成を示す図で
ある。
【図４２】伝送ＤＭＡ構成レジスタ４の構成を示す図で
ある。
【図４３】ＩＤＬＣ内部の回路のブロック図である。
フロントページの続き (72)発明者 ジェフレイ・スコット・ゴードン アメリカ合衆国バージニア州センタビル、 ナンバー203、ウッドメア・ドライブ 5107番地 (72)発明者 ダニエル・シー・クール アメリカ合衆国フロリダ州デルレイ・ビー チ、チェリー・ウェイ 16416番地 (72)発明者 ティモシー・ビンセント・リー アメリカ合衆国フロリダ州ボカ・ラトン、 サウス・ウエスト・イレブンス・ストリー ト 1798番地 (72)発明者 トニー・エドウィン・パーカー アメリカ合衆国フロリダ州ボカ・ラトン、 ユニット ナンバー５、ノース・ウエス ト・フォース・アベニュー 1745番地

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】データ通信回路網とデータ処理システムと
    の間でデータ通信を行うため選択的に割当て可能な複数
    のチャンネルを有するデータ通信制御器において、前記
    チャンネルの所定の群を拡張チャンネルユニットとして
    動作させる手段であって、前記チャンネルの内所定の複
    数のチャンネルを拡張チャンネルユニットの構成要素部
    分として指定する第１の手段と、前記構成要素チャンネ
    ルの内所定の一つを基準チャンネルとして指定する第２
    の手段と、前記各構成要素チャンネルに関する動作を制
    御する、前記基準チャンネルに関連する制御情報を記憶
    する手段と、前記第１および第２の指定手段に結合して
    前記構成要素チャンネルに関して動作しながら前記制御
    情報にアクセスし、これにより前記構成要素チャンネル
    と前記回路網との間の遷移時にデータを前記制御器内部
    で処理しながら前記基準チャンネルを効果的に通過させ
    る手段とを具備する、拡張チャンネル動作装置。
  2. 【請求項２】前記効果的に通過させられたデータを、該
    データをあたかも前記チャンネルの内の唯一つのチャン
    ネルで取扱っているかのように、前記システムと前記制
    御器との間で転送させる手段を更に有する、請求項１に
    記載の拡張チャンネル動作装置。
  3. 【請求項３】前記転送手段は、前記データ処理システム
    に関連する記憶装置に直接アクセスして前記効果的に通
    過させられたデータを前記基準チャンネルに割当てられ
    た前記関連記憶装置の格納空間と前記制御器との間で転
    送させる手段、を具備している、請求項２に記載の拡張
    チャンネル動作装置。
  4. 【請求項４】前記第２の指定手段が前記制御器内にレジ
    スタを備えている、請求項１に記載の拡張チャンネル動
    作装置。
  5. 【請求項５】前記レジスタは、前記データ処理システム
    にアクセスして前記システムが前記基準チャンネルをプ
    ログラムにより選択することができるようにする、請求
    項４に記載の装置。
  6. 【請求項６】各々が異なる構成要素チャンネルを有する
    複数の拡張チャンネルユニットに関して同時に動作する
    ようにすることができ、前記レジスタがそれぞれのユニ
    ットに関する基準チャンネルを指定するための、それぞ
    れの前記拡張チャンネルユニットに関連する複数の区画
    を備えている、請求項４に記載の装置。
  7. 【請求項７】前記チャンネルが、周期的に反復する時分
    割フレームの所定の位置に現われるタイムスロットに関
    連する時間多重チャンネルであり、前記制御器が、前記
    タイムスロットの出現に同期してスロットの位置の数値
    的指示を発生する手段を備えており、該指示は前記フレ
    ーム内にそれぞれ生ずるスロットの位置を示すものであ
    り、前記格納手段は、前記フレーム内の個々のスロット
    位置に専用の空間を有するアドレス可能ＲＡＭを備えて
    おり、前記第１の指定手段は、前記構成要素チャンネル
    専用の前記ＲＡＭ内に格納空間を備えており、前記動作
    装置は更に、前記構成要素チャンネルに割当てられたス
    ロットが発生している期間中、前記スロット位置の指示
    を前記基準チャンネルに割当てられたスロットの時間位
    置に関連する指示に変換し、これにより前記構成要素チ
    ャンネルに割当てられたスロットが発生している期間中
    の前記ＲＡＭに関する動作を前記基準チャンネルスロッ
    トに専用の前記ＲＡＭの空間に向ける手段を備えてい
    る、請求項１に記載の拡張チャンネル動作装置。
  8. 【請求項８】種々な数の前記構成要素チャンネルを選択
    して種々な大きさの拡張チャンネルを形成することがで
    き、且つ前記構成要素チャンネルに割当てられたタイム
    スロットを前記フレーム内に隣接せずに配置することが
    でき、これにより前記構成要素スロットに割当てられた
    二つのスロットの間に発生するタイムスロットを前記構
    成要素スロットに割当てられていないスロットにするこ
    とができる、請求項７に記載の拡張チャンネル動作装
    置。
  9. 【請求項９】前記スロット指示変換手段に結合し、前記
    構成要素チャンネルに割当てられた前記タイムスロット
    の出現に同期して動作して前記構成要素チャンネルと前
    記回路網との間で通信しているデータに関する処理任務
    をあたかも前記データがすべて基準チャンネルを通過し
    ていたかのように行う手段を備え、該任務遂行手段は、
    基準チャンネルに関して前記ＲＡＭに格納されている制
    御情報に応じて構成要素チャンネルに関する遷移時にデ
    ータに関する前記任務の遂行を調整する手段を備えてお
    り、前記任務遂行手段が応答する前記制御情報は、前記
    スロット位置指示翻訳手段により発生されるアドレス機
    能を介してアクセスされる、請求項７に記載の装置。
  10. 【請求項１０】前記拡張チャンネルはハイパーチャンネ
    ルを含んでいる、請求項９に記載の装置。
  11. 【請求項１１】前記制御器を、前記データ処理システム
    および前記システムに関連するアドレス可能記憶装置に
    接続している並列データ転送母線に接続するインターフ
    ェースと、前記母線インターフェースと前記任務遂行手
    段との間に結合されて前記任務遂行手段と前記関連記憶
    装置との間で前記母線インターフェースを経由してデー
    タを転送するＤＭＡ制御手段であって、前記構成要素チ
    ャンネルに割当てられた前記スロットに非同期関係で且
    つ前記関連記憶装置に関するＤＭＡ（直接記憶アクセ
    ス）モードで動作し、前記拡張チャンネルユニットおよ
    び前記記憶装置に関するデータを転送するＤＭＡ制御手
    段と、前記任務遂行手段と前記ＤＭＡ制御手段との間に
    結合され、前記タイムスロットの発生している期間中に
    前記任務遂行手段からデータを転送する処置の要求を受
    取り、格納し、該格納した要求を前記ＤＭＡ制御手段に
    同期的に提示する手段であって、該手段は前記構成要素
    チャンネルに関連する要求を前記基準チャンネルに関連
    する要求待行列に格納し、前記構成要素チャンネル以外
    のチャンネルに関連する要求から分離する要求待合せ手
    段と、を備えている、請求項８に記載の拡張チャンネル
    動作装置。
  12. 【請求項１２】前記要求待合せ手段が、前記ＤＭＡ制御
    手段と相互作用し、待合せ要求が前記ＤＭＡ制御手段に
    よりサービスされるとき該待合せ要求を選択的にリセッ
    トする手段と、前記タイムスロット指示変換手段と相互
    作用し、前記任務遂行手段に待合せ要求の設定状態およ
    びリセット状態のタイムスロット指示を提示する手段で
    あって、該手段は、前記基準チャンネルに関連する前記
    別々に待合せた要求に関して動作し、それぞれのタイム
    スロット指示を前記基準チャンネルに割当てられたタイ
    ムスロットに配置し、これによりそれぞれの指示を個々
    の前記構成要素チャンネルではなく拡張チャンネルユニ
    ットに全体として関連させる手段とを備えている、請求
    項１１に記載のチャンネル動作装置。
  13. 【請求項１３】データ通信回路網とデータ処理システム
    との間でデータ通信を行うため選択的に割当て可能な複
    数のチャンネルを有するデータ通信制御器において、前
    記チャンネルの所定の群を積分ハイパーチャンネルユニ
    ットとして動作させる手段であって、前記チャンネルの
    内の複数の所定のチャンネルを前記ハイパーチャンネル
    ユニットの構成要素部分として指定する第１の手段と、
    前記構成要素チャンネルの内所定の一つを基準チャンネ
    ルとして指定する第２の手段と、前記各構成要素チャン
    ネルに関する動作を制御する、前記基準チャンネルに関
    連する制御情報を記憶する手段と、前記第１および第２
    の指定手段に結合して前記構成要素チャンネルに関して
    動作している間に前記制御情報にアクセスし、これによ
    り前記構成要素チャンネルと前記回路網との間の遷移時
    にデータを前記制御器内部で処理しながら前記基準チャ
    ンネルを効果的に通過させる手段とを具備する、ハイパ
    ーチャンネル動作装置。
  14. 【請求項１４】前記第２の指定手段が、一つ以上のハイ
    パーチャンネルユニットに関連して使用するのに専用の
    前記制御器内にレジスタを備えている、請求項１３に記
    載のハイパーチャンネル動作装置。
  15. 【請求項１５】データは、前記制御器と回路網との間で
    前記構成要素チャンネルを含む個々の前記チャンネルに
    関してビット直列に、および前記制御器と処理システム
    との間でビット並列形態で転送される、請求項１４に記
    載のハイパーチャンネル動作装置。
  16. 【請求項１６】前記制御器と処理システムとの間で前記
    ハイパーチャンネルユニットに関して転送される前記デ
    ータは、前記基準チャンネルに関して効果的に転送され
    るが前記通過させられたデータから成る、請求項１５に
    記載のハイパーチャンネル動作装置。
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