JPH077955A - 整流回路 - Google Patents
整流回路Info
- Publication number
- JPH077955A JPH077955A JP16844393A JP16844393A JPH077955A JP H077955 A JPH077955 A JP H077955A JP 16844393 A JP16844393 A JP 16844393A JP 16844393 A JP16844393 A JP 16844393A JP H077955 A JPH077955 A JP H077955A
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- Japan
- Prior art keywords
- power
- source
- drain
- power supply
- fets
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Abstract
(57)【要約】
【目的】 大電流出力が得られる整流回路を得る。
【構成】 ＭＯＳ ＰＯＷＥＲ ＦＥＴのソース−ドレ
イン間をそれぞれブリッジ接続したブリッジ整流器の２
端を交流電源に接続し他の２端を負荷に接続し、ＭＯＳ
ＰＯＷＥＲ ＦＥＴのゲートをそれぞれ交流電源に同
期して制御し整流してＭＯＳ ＰＯＷＥＲ ＦＥＴの性
能に合わせたリカバリータイムが小で順方向電圧が小な
る大電流整流回路が得られる。
イン間をそれぞれブリッジ接続したブリッジ整流器の２
端を交流電源に接続し他の２端を負荷に接続し、ＭＯＳ
ＰＯＷＥＲ ＦＥＴのゲートをそれぞれ交流電源に同
期して制御し整流してＭＯＳ ＰＯＷＥＲ ＦＥＴの性
能に合わせたリカバリータイムが小で順方向電圧が小な
る大電流整流回路が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、増幅器等の整流電源に
関するものである。
関するものである。
【０００２】
【従来の技術】従来の増幅器等の電源の整流回路ではシ
リコン整流器が採用されているが電力増幅器等で、大電
流を消費する電源の整流素子としては種々の方式により
それぞれ欠点があった。例えば(１)接合型シリコンダイ
オードを用いた場合にはリカバリータイムが大で順方向
電圧も大となる欠点があり、また(２)ファーストリカバ
リーダイオードを整流に用いた場合にはリカバリータイ
ムは中くらいであるが順方向電圧が(１)の場合よりもも
っと大きい欠点がある。さらに(３)ショットキーダイオ
ードを整流に用いた場合にはリカバリータイムが小で、
順方向電圧も小ではあるが耐電圧が低い(４０Ｖmax)で
ある欠点があった。
リコン整流器が採用されているが電力増幅器等で、大電
流を消費する電源の整流素子としては種々の方式により
それぞれ欠点があった。例えば(１)接合型シリコンダイ
オードを用いた場合にはリカバリータイムが大で順方向
電圧も大となる欠点があり、また(２)ファーストリカバ
リーダイオードを整流に用いた場合にはリカバリータイ
ムは中くらいであるが順方向電圧が(１)の場合よりもも
っと大きい欠点がある。さらに(３)ショットキーダイオ
ードを整流に用いた場合にはリカバリータイムが小で、
順方向電圧も小ではあるが耐電圧が低い(４０Ｖmax)で
ある欠点があった。
【０００３】
【発明が解決しようとする課題】上記のようにシリコン
整流器では大電力増幅器の整流器としては十分な性能が
得られず高性能な電力増幅器の電源の提供が困難であっ
た。
整流器では大電力増幅器の整流器としては十分な性能が
得られず高性能な電力増幅器の電源の提供が困難であっ
た。
【０００４】
【課題を解決するための手段】本発明はＭＯＳ ＰＯＷ
ＥＲ ＦＥＴを整流器として用い、これをブリッジ接続
し、ゲートに交流電源と位相同期をとり、制御し低損失
・高性能な電力増幅器の電源を得ることができる。
ＥＲ ＦＥＴを整流器として用い、これをブリッジ接続
し、ゲートに交流電源と位相同期をとり、制御し低損失
・高性能な電力増幅器の電源を得ることができる。
【０００５】
【実施例】本発明一実施例を図をもとに説明する。図１
は本発明の一実施例を示す回路図である。交流電源１か
ら電源トランス２ａに電源コード３を介して接続され交
流電流が供給される。電源トランス２ａの両端Ａ，Ｂか
らそれぞれＭＯＳ ＰＯＷＥＲ ＦＥＴがブリッジ接続
されたブリッジ整流器４ａの電源供給側の両端Ｃ，Ｄに
接続される。
は本発明の一実施例を示す回路図である。交流電源１か
ら電源トランス２ａに電源コード３を介して接続され交
流電流が供給される。電源トランス２ａの両端Ａ，Ｂか
らそれぞれＭＯＳ ＰＯＷＥＲ ＦＥＴがブリッジ接続
されたブリッジ整流器４ａの電源供給側の両端Ｃ，Ｄに
接続される。
【０００６】ブリッジ整流器４ａの他の両端Ｅ，Ｆから
負荷５である大容量コンデンサに電荷が蓄積され直流電
源を得る。ブリッジ整流器４ａでは、ＭＯＳ ＦＥＴが
ＮＰＮ，ＰＮＰ，の組合せにより構成され、ドレイン〜
ソース間逆電圧，逆電流特性（ＶSD−ＩDR）はＮch型で
はソース端子に正電圧，ドレイン端子に負電圧を与え、
Ｐch型ではソース端子に負電圧，ドレイン端子に正電圧
を与える。
負荷５である大容量コンデンサに電荷が蓄積され直流電
源を得る。ブリッジ整流器４ａでは、ＭＯＳ ＦＥＴが
ＮＰＮ，ＰＮＰ，の組合せにより構成され、ドレイン〜
ソース間逆電圧，逆電流特性（ＶSD−ＩDR）はＮch型で
はソース端子に正電圧，ドレイン端子に負電圧を与え、
Ｐch型ではソース端子に負電圧，ドレイン端子に正電圧
を与える。
【０００７】この状態でゲート〜ソース端子間に順方向
バイアスすることによりソース〜ドレインに電流が流れ
る。この場合ソース〜ドレインの順方向電圧はＭＯＳ
ＰＯＷＥＲ ＦＥＴの寄生ダイオードがＯＮするまでは
ＭＯＳ ＰＯＷＥＲ ＦＥＴのＲON×ＩD で決定され
る。この状態を図２のｂに示す。
バイアスすることによりソース〜ドレインに電流が流れ
る。この場合ソース〜ドレインの順方向電圧はＭＯＳ
ＰＯＷＥＲ ＦＥＴの寄生ダイオードがＯＮするまでは
ＭＯＳ ＰＯＷＥＲ ＦＥＴのＲON×ＩD で決定され
る。この状態を図２のｂに示す。
【０００８】図２のａに示すＭＯＳ ＰＯＷＥＲ ＦＥ
Ｔの寄生ダイオードのリカバリータイムはファーストリ
カバリーダイオードと同等で、高速であり、Ｖf は接合
型シリコンダイオードと同等である。耐圧はＭＯＳ Ｐ
ＯＷＥＲ ＦＥＴの耐圧（ＶDSS） が定格となる。
Ｔの寄生ダイオードのリカバリータイムはファーストリ
カバリーダイオードと同等で、高速であり、Ｖf は接合
型シリコンダイオードと同等である。耐圧はＭＯＳ Ｐ
ＯＷＥＲ ＦＥＴの耐圧（ＶDSS） が定格となる。
【０００９】本発明では図１に示すように、ブリッジ整
流器４ａを構成する４個のＭＯＳＰＯＷＥＲ ＦＥＴ
ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４が全てＮchで構成さ
れ、ＭＯＳ ＰＯＷＥＲ ＦＥＴ ＴＲ１，ＴＲ４とＴ
Ｒ２，ＴＲ３が各々１組でＯＮ−ＯＦＦを繰り返す制御
信号がそれぞれの組のゲートに印加され、動作電流は電
源トランス２ａのＡ端が正の半周期では Ａ→Ｃ→ＴＲ１ソース→ドレイン→Ｅ→負荷５→Ｆ→Ｔ
Ｒ４ソース→ドレイン→Ｄ→Ｂの順に電流が流れ、電源
トランス２ａのＢ端が正の半周期では Ｂ→Ｄ→ＴＲ３ソース→ドレイン→Ｅ→負荷５→Ｆ→Ｔ
Ｒ２ソース→ドレイン→Ｃ→Ａの順に電流が流れ、それ
ぞれ負荷５に整流された電荷を蓄積するように構成され
ている。
流器４ａを構成する４個のＭＯＳＰＯＷＥＲ ＦＥＴ
ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４が全てＮchで構成さ
れ、ＭＯＳ ＰＯＷＥＲ ＦＥＴ ＴＲ１，ＴＲ４とＴ
Ｒ２，ＴＲ３が各々１組でＯＮ−ＯＦＦを繰り返す制御
信号がそれぞれの組のゲートに印加され、動作電流は電
源トランス２ａのＡ端が正の半周期では Ａ→Ｃ→ＴＲ１ソース→ドレイン→Ｅ→負荷５→Ｆ→Ｔ
Ｒ４ソース→ドレイン→Ｄ→Ｂの順に電流が流れ、電源
トランス２ａのＢ端が正の半周期では Ｂ→Ｄ→ＴＲ３ソース→ドレイン→Ｅ→負荷５→Ｆ→Ｔ
Ｒ２ソース→ドレイン→Ｃ→Ａの順に電流が流れ、それ
ぞれ負荷５に整流された電荷を蓄積するように構成され
ている。
【００１０】ＭＯＳ ＰＯＷＥＲ ＦＥＴ ＴＲ１〜Ｔ
Ｒ４のゲート回路はそれぞれ光発電型ダイオードＩＣ１
〜４で結合され、ゲート電圧を制御するようにソース−
ゲート間に受光素子が接続され発光素子側は電源トラン
スの半周期に位相同期して受光素子を制御するようにそ
れぞれ 一端Ａ→バイアス電源回路ＣＣ１→発光素子ＩＣ１→一
端Ｂ，一端Ａ→バイアス電源回路ＣＣ４→発光素子ＩＣ
４→一端Ｂ，一端Ｂ→バイアス電源回路ＣＣ３→発光素
子ＩＣ３→一端Ａ，及び一端Ｂ→バイアス電源回路ＣＣ
２→発光素子ＩＣ２→一端Ａのごとく位相同期せしめた
電源を発光素子ＩＣ１〜ＩＣ４に流し、これを受光した
受光素子ＩＣ１〜ＩＣ４でそれぞれのＭＯＳ ＰＯＷＥ
Ｒ ＦＥＴ ＴＲ１〜４をそれぞれＯＮ，ＯＦＦ制御す
る。
Ｒ４のゲート回路はそれぞれ光発電型ダイオードＩＣ１
〜４で結合され、ゲート電圧を制御するようにソース−
ゲート間に受光素子が接続され発光素子側は電源トラン
スの半周期に位相同期して受光素子を制御するようにそ
れぞれ 一端Ａ→バイアス電源回路ＣＣ１→発光素子ＩＣ１→一
端Ｂ，一端Ａ→バイアス電源回路ＣＣ４→発光素子ＩＣ
４→一端Ｂ，一端Ｂ→バイアス電源回路ＣＣ３→発光素
子ＩＣ３→一端Ａ，及び一端Ｂ→バイアス電源回路ＣＣ
２→発光素子ＩＣ２→一端Ａのごとく位相同期せしめた
電源を発光素子ＩＣ１〜ＩＣ４に流し、これを受光した
受光素子ＩＣ１〜ＩＣ４でそれぞれのＭＯＳ ＰＯＷＥ
Ｒ ＦＥＴ ＴＲ１〜４をそれぞれＯＮ，ＯＦＦ制御す
る。
【００１１】この場合発光素子と受光素子を具備したＩ
Ｃ１〜４でＦＥＴのゲート−ソース間の順方向バイアス
電圧を制御して駆動するのでゲートバイアス電源が他の
電位から絶縁され回路引廻し接続を簡単に成すことがで
きる。また一方ＮchとＰchの素子でブリッジ整流器４ｂ
を構成した一実施例を図３に示す。この場合はＭＯＳ
ＰＯＷＥＲ ＦＥＴ ＴＲ１〜４のソース−ゲートバイ
アスをＴＲ１，ＴＲ２及びＴＲ３，ＴＲ４の組とし２つ
の光発電型ダイオードＩＣ１及びＩＣ２で制御するよう
にして図１よりももっと回路構成を簡単に成すことがで
きる。
Ｃ１〜４でＦＥＴのゲート−ソース間の順方向バイアス
電圧を制御して駆動するのでゲートバイアス電源が他の
電位から絶縁され回路引廻し接続を簡単に成すことがで
きる。また一方ＮchとＰchの素子でブリッジ整流器４ｂ
を構成した一実施例を図３に示す。この場合はＭＯＳ
ＰＯＷＥＲ ＦＥＴ ＴＲ１〜４のソース−ゲートバイ
アスをＴＲ１，ＴＲ２及びＴＲ３，ＴＲ４の組とし２つ
の光発電型ダイオードＩＣ１及びＩＣ２で制御するよう
にして図１よりももっと回路構成を簡単に成すことがで
きる。
【００１２】図４及び図５はそれぞれ本発明の他の一実
施例を示す図で、図４はブリッジ整流器４ａを電源トラ
ンス２ｂで巻線によりゲートを制御する回路構成である
ので、制御回路の簡単な構成に成すことができる。図５
はブリッジ整流器４ｂを電源トランス２ｃで巻線により
ゲートを制御する回路構成であるので、図４に示した回
路よりももっと簡単な構成でゲートを制御することがで
き、ＭＯＳ ＰＯＷＥＲ ＦＥＴを交流電源に同期して
スイッチングしリカバリータイムの速い，電源電圧の耐
圧が高い，直流電源を得ることができ、順方向電圧も低
いので大電流容量の電源整流に適する。
施例を示す図で、図４はブリッジ整流器４ａを電源トラ
ンス２ｂで巻線によりゲートを制御する回路構成である
ので、制御回路の簡単な構成に成すことができる。図５
はブリッジ整流器４ｂを電源トランス２ｃで巻線により
ゲートを制御する回路構成であるので、図４に示した回
路よりももっと簡単な構成でゲートを制御することがで
き、ＭＯＳ ＰＯＷＥＲ ＦＥＴを交流電源に同期して
スイッチングしリカバリータイムの速い，電源電圧の耐
圧が高い，直流電源を得ることができ、順方向電圧も低
いので大電流容量の電源整流に適する。
【００１３】
【発明の効果】本発明によるとＭＯＳ ＰＯＷＥＲ Ｆ
ＥＴでブリッジ整流するので大電流容量の電源を構成す
ることが簡単にできる。
ＥＴでブリッジ整流するので大電流容量の電源を構成す
ることが簡単にできる。
【図１】本発明の一実施例を示す図。
【図２】本発明を説明するための図。
【図３】本発明の他の一実施例を示す図。
【図４】本発明の他の一実施例を示す図。
【図５】本発明の他の一実施例を示す図。
１ 交流電源 ２ａ，２ｂ，２ｃ 電源トランス ３ 電源コード ４ａ，４ｂ ブリッジ整流器 ５ 負荷 ＩＣ１，２，３，４ 光発電型ダイオードＩＣ ＴＲ１，２，３，４ ＭＯＳ ＰＯＷＥＲ ＦＥＴ
Claims (1)
- 【請求項１】 交流電源に接続されこれをブリッジ整流
する整流回路に於いて、ＭＯＳ ＰＯＷＥＲ ＦＥＴの
ソース−ドレイン間でブリッジ接続されその２端を交流
電源に接続されると共に他の２端を負荷に接続する負荷
端とし、上記ＭＯＳ ＰＯＷＥＲ ＦＥＴのゲートを交
流電源の位相に同期してＯＮ−ＯＦＦする制御回路を具
備することを特徴とする整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16844393A JPH077955A (ja) | 1993-06-15 | 1993-06-15 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16844393A JPH077955A (ja) | 1993-06-15 | 1993-06-15 | 整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077955A true JPH077955A (ja) | 1995-01-10 |
Family
ID=15868215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16844393A Pending JPH077955A (ja) | 1993-06-15 | 1993-06-15 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077955A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0891038A4 (en) * | 1996-11-13 | 2001-05-02 | Seiko Epson Corp | POWER SUPPLY DEVICE AND PORTABLE ELECTRONIC DEVICE |
| JP2001298955A (ja) * | 2000-04-17 | 2001-10-26 | Torai Eng:Kk | 同期整流回路及びこれを備えたインバータ |
| JP2007312585A (ja) * | 2006-05-15 | 2007-11-29 | Ohira Denshi Kk | 非接触電力電装装置 |
| JP2012039806A (ja) * | 2010-08-10 | 2012-02-23 | Japan Radio Co Ltd | 電圧変換回路 |
-
1993
- 1993-06-15 JP JP16844393A patent/JPH077955A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0891038A4 (en) * | 1996-11-13 | 2001-05-02 | Seiko Epson Corp | POWER SUPPLY DEVICE AND PORTABLE ELECTRONIC DEVICE |
| US6421261B1 (en) | 1996-11-13 | 2002-07-16 | Seiko Epson Corporation | Power supply apparatus with unidirectional units |
| JP2001298955A (ja) * | 2000-04-17 | 2001-10-26 | Torai Eng:Kk | 同期整流回路及びこれを備えたインバータ |
| JP2007312585A (ja) * | 2006-05-15 | 2007-11-29 | Ohira Denshi Kk | 非接触電力電装装置 |
| JP2012039806A (ja) * | 2010-08-10 | 2012-02-23 | Japan Radio Co Ltd | 電圧変換回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |