JPH077985B2 - Call roadbed monitoring circuit - Google Patents
Call roadbed monitoring circuitInfo
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- JPH077985B2 JPH077985B2 JP13836087A JP13836087A JPH077985B2 JP H077985 B2 JPH077985 B2 JP H077985B2 JP 13836087 A JP13836087 A JP 13836087A JP 13836087 A JP13836087 A JP 13836087A JP H077985 B2 JPH077985 B2 JP H077985B2
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- Japan
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- call
- control cpu
- synchronous
- ram
- data bus
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- 238000012544 monitoring process Methods 0.000 title claims description 19
- 230000001360 synchronised effect Effects 0.000 claims description 27
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
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- Monitoring And Testing Of Exchanges (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数の通話路盤と、それら通話路盤に接続さ
れた通話路盤監視部とを備え、動作中に通話路盤の一枚
もしくは数枚の取替えを要求される通信装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial field of application) The present invention includes a plurality of call roadbeds and a call roadbed monitoring unit connected to the call roadbeds. The present invention relates to a communication device required to be replaced.
（従来の技術） 動作中、通話路盤から監視データが他の通話路盤の抜き
差しにより影響されないようにするため、通話路盤と通
話路盤監視部との間は、通話路盤ごとに独立な同期シリ
アルインターフエースを用いている。第２図に、従来の
通話路盤監視回路の一例を示す。第２図において１は制
御用CPU、２は周辺回路、３は非同期データバス、５は
同期データバス、６は同期シリアル／同期パラレル交換
回路、７〜10はそれぞれ通話路盤、11はデータバス／ア
ドレスバス切換え回路、12は同期タイミング発生回路、
13はRAMである。(Prior art) In order to prevent the monitoring data from being affected by the insertion / removal of other call roadbeds during operation, between the call roadbeds and the call roadbed monitoring units, an independent synchronous serial interface is provided for each call roadbed. Is used. FIG. 2 shows an example of a conventional speech path board monitoring circuit. In FIG. 2, reference numeral 1 is a control CPU, 2 is a peripheral circuit, 3 is an asynchronous data bus, 5 is a synchronous data bus, 6 is a synchronous serial / synchronous parallel exchange circuit, 7 to 10 are call path boards, 11 is a data bus / Address bus switching circuit, 12 is a synchronization timing generation circuit,
13 is RAM.
通話路盤７〜９から同期シリアルデータとして読出され
た通話路盤監視データは、同期タイミング発生回路12か
らの制御により同期シリアル／同期パラレル変換回路６
を経て、RAM13へ格納される。The call path board monitoring data read out from the call path boards 7 to 9 as the synchronous serial data is controlled by the sync timing generation circuit 12 so that the sync serial / sync parallel conversion circuit 6 is operated.
After that, it is stored in the RAM 13.
制御用CPU1は、他の周辺回路２を制御しており、必要な
場合のみ通話路盤監視データを参照することができるよ
うにRAM13の内容を読出す。このとき、RAM13のデータバ
スおよびアドレスバスを制御用CPU1のデータバス、およ
びアドレスバスに接続するため、データバス／アドレス
バス切換え回路11が必要となる。The control CPU 1 controls the other peripheral circuits 2 and reads the contents of the RAM 13 so that the call route board monitoring data can be referred to only when necessary. At this time, since the data bus and address bus of the RAM 13 are connected to the data bus and address bus of the control CPU 1, the data bus / address bus switching circuit 11 is required.
さらに、RAM13の同期書込み中はデータバスとアドレス
バスとの間で切換えできないので、制御用CPU1は任意の
タイミングでRAM13を読込むことはできない。RAM13が同
期を書込み中であることを制御用CPU1へ知らせるための
手段が必要になり、回路が複雑で、且つ、制御用CPU1の
動作に制約を与える。Furthermore, since the data bus and the address bus cannot be switched during the synchronous writing of the RAM 13, the control CPU 1 cannot read the RAM 13 at any timing. A means for notifying the control CPU 1 that the RAM 13 is writing synchronization is required, the circuit is complicated, and the operation of the control CPU 1 is restricted.
（発明が解決しようとする問題点） 上述した従来の通話路盤監視回路は、RAM13のデータバ
スおよびアドレスバスを制御用CPUのデータバス、およ
びアドレスバスに接続するため、データバス／アドレス
バス切換え回路が必要となる。(Problems to be Solved by the Invention) In the above-mentioned conventional speech path board monitoring circuit, the data bus / address bus switching circuit is connected in order to connect the data bus and address bus of RAM 13 to the data bus and address bus of the control CPU. Is required.
さらに、RAMの同期書込み中はデータバスとアドレスバ
スとの間で切換えできないので、制御用CPUは任意のタ
イミングでRAMを読込むことはできないという欠点があ
る。RAMが同期を書込み中であることを制御用CPUへ知ら
せるための手段が必要になり、回路が複雑で、且つ、制
御用CPUの動作に制約を与えるという欠点がある。Further, since there is no switching between the data bus and the address bus during the synchronous writing of the RAM, the control CPU cannot read the RAM at any timing. There is a drawback that a means for informing the control CPU that the RAM is writing synchronization is required, the circuit is complicated, and the operation of the control CPU is restricted.
本発明の目的は、制御用CPUと、制御用CPUにデータバス
で２ポート形のRAMを接続し、２ポートRAMのいま一方の
データバスに同期シリアル／同期パラレル変換回路を接
続することにより上記欠点を除去し、制御用CPUの動作
に制約を与えることがないように構成した通話路盤監視
回路を提供することにある。An object of the present invention is to connect the control CPU and the control CPU to a 2-port RAM by a data bus, and connect the synchronous serial / synchronous parallel conversion circuit to the other data bus of the 2-port RAM. It is an object of the present invention to provide a speech path monitoring circuit configured so as to eliminate the drawbacks and not restrict the operation of the control CPU.
（問題点を解決するための手段） 本発明による通話路盤監視回路は、複数の通話路盤と、
制御用CPUと、制御用CPUと第１のデータバスによつて接
続された２ポート形のRAMと、２ポート形のRAMの第２の
データバスに接続された同期シリアル／同期パラレル変
換回路とを具備し、制御用CPUが自らの動作を妨げられ
ることなく複数の通話路盤の監視を行うことができるよ
うに構成したものである。(Means for Solving Problems) A call roadbed monitoring circuit according to the present invention includes a plurality of call roadbed boards,
A control CPU, a two-port RAM connected to the control CPU via a first data bus, and a synchronous serial / synchronous parallel conversion circuit connected to a second data bus of the two-port RAM The control CPU is configured so that it can monitor a plurality of communication path boards without hindering its own operation.
（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, this invention is demonstrated with reference to drawings.
第１図は、本発明による通話路盤監視回路の一実施例を
示すブロツク図である。第１図において、１は制御用CP
U、２は周辺回路、３は非同期データバス、４はRAM、５
は同期データバス、６は同期シリアル／同期パラレル変
換回路、７〜10はそれぞれ通話路盤、12は同期タイミン
グ発生回路である。FIG. 1 is a block diagram showing an embodiment of a speech path board monitoring circuit according to the present invention. In FIG. 1, 1 is a control CP
U, 2 are peripheral circuits, 3 is an asynchronous data bus, 4 is RAM, 5
Is a synchronous data bus, 6 is a synchronous serial / synchronous parallel conversion circuit, 7-10 are call channel boards, respectively, and 12 is a synchronous timing generation circuit.
通話路盤７〜９から同期シリアルデータとして読出され
た通話路盤監視データは、同期タイミング発生回路12か
らの制御により同期シリアル／同期パラレル変換回路６
を経て、２ポート形のRAM4へ格納される。The call path board monitoring data read out from the call path boards 7 to 9 as the synchronous serial data is controlled by the sync timing generation circuit 12 so that the sync serial / sync parallel conversion circuit 6 is operated.
After that, the data is stored in the 2-port type RAM4.
制御用CPU1は、他の周辺回路２を制御しており、必要な
場合のみ通話路盤監視データを参照すべく、２ポート形
のRAMの内容を読込む。The control CPU 1 controls the other peripheral circuits 2, and reads the contents of the 2-port RAM in order to refer to the call route monitoring data only when necessary.
２ポート形のRAM4は、同期シリアル／同期パラレル変換
回路６により頻繁に書込まれているが、制御用CPU1によ
るいま一方のポートからの読出しに制約を与えることは
ない。The 2-port RAM 4 is frequently written by the synchronous serial / synchronous parallel conversion circuit 6, but does not restrict the reading from the other port by the control CPU 1.
（発明の効果） 以上説明したように本発明は、通話路盤監視回路におい
て制御用CPUと、通話路盤との間に同期シリアル／同期
パラレル変換回路と２ポート形のRAMとを使用すること
により、通話路盤の抜差しによる他の動作中通話路盤監
視データの誤認を防止するという、通話路盤ごとに独立
な同期シリアルインターフエースの長所を生かしつつ制
御用CPUが自らの動作、すなわち他の周辺回路への制御
動作を妨げられることなく通話路盤の監視を高速に行う
ことが簡単な回路で実現できるという効果がある。(Effects of the Invention) As described above, according to the present invention, by using the control CPU, the synchronous serial / synchronous parallel conversion circuit, and the two-port type RAM between the speech path board monitoring circuit, Other operations by disconnecting the call route board During operation, the control CPU can perform its own operation, that is, other peripheral circuits while taking advantage of the independent synchronous serial interface for each call route board. There is an effect that it is possible to realize high-speed monitoring of the speech roadbed without hindering the control operation with a simple circuit.
第１図は、本発明による通話路盤監視回路の一実施例を
示すブロツク図である。 第２図は、従来技術による通話路盤監視回路の一例を示
すブロツク図である。 １……制御用CPU ２……他の周辺回路 ３……非同期データバス 4,13……RAM ５……同期データバス ６……同期シリアル／同期パラレル変換回路 7,10……通話路盤 11……データバス／アドレスバス切換え回路 12……同期タイミング発生回路FIG. 1 is a block diagram showing an embodiment of a speech path board monitoring circuit according to the present invention. FIG. 2 is a block diagram showing an example of a speech path board monitoring circuit according to the prior art. 1 …… Control CPU 2 …… Other peripheral circuits 3 …… Asynchronous data bus 4,13 …… RAM 5 …… Synchronous data bus 6 …… Synchronous serial / synchronous parallel conversion circuit 7,10 …… Call path board 11… … Data bus / address bus switching circuit 12 …… Synchronous timing generation circuit
Claims (1)
御用CPUと第１のデータバスによつて接続された２ポー
ト形のRAMと、前記２ポート形のRAMの第２のデータバス
に接続された同期シリアル／同期パラレル変換回路とを
具備し前記制御用CPUが自らの動作を妨げられることな
く、前記複数の通話路盤の監視を行うことができるよう
に構成したことを特徴とする通話路盤監視回路。1. A plurality of speech path boards, a control CPU, a 2-port type RAM connected to the control CPU by a first data bus, and a second data of the 2-port type RAM. A synchronous serial / synchronous parallel conversion circuit connected to a bus, the control CPU being capable of monitoring the plurality of speech path boards without hindering the operation thereof. Call roadbed monitoring circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13836087A JPH077985B2 (en) | 1987-06-02 | 1987-06-02 | Call roadbed monitoring circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13836087A JPH077985B2 (en) | 1987-06-02 | 1987-06-02 | Call roadbed monitoring circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63302654A JPS63302654A (en) | 1988-12-09 |
| JPH077985B2 true JPH077985B2 (en) | 1995-01-30 |
Family
ID=15220113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13836087A Expired - Lifetime JPH077985B2 (en) | 1987-06-02 | 1987-06-02 | Call roadbed monitoring circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077985B2 (en) |
-
1987
- 1987-06-02 JP JP13836087A patent/JPH077985B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63302654A (en) | 1988-12-09 |
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