JPH077985B2 - 通話路盤監視回路 - Google Patents
通話路盤監視回路Info
- Publication number
- JPH077985B2 JPH077985B2 JP13836087A JP13836087A JPH077985B2 JP H077985 B2 JPH077985 B2 JP H077985B2 JP 13836087 A JP13836087 A JP 13836087A JP 13836087 A JP13836087 A JP 13836087A JP H077985 B2 JPH077985 B2 JP H077985B2
- Authority
- JP
- Japan
- Prior art keywords
- call
- control cpu
- synchronous
- ram
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012544 monitoring process Methods 0.000 title claims description 19
- 230000001360 synchronised effect Effects 0.000 claims description 27
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Landscapes
- Monitoring And Testing Of Exchanges (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数の通話路盤と、それら通話路盤に接続さ
れた通話路盤監視部とを備え、動作中に通話路盤の一枚
もしくは数枚の取替えを要求される通信装置に関する。
れた通話路盤監視部とを備え、動作中に通話路盤の一枚
もしくは数枚の取替えを要求される通信装置に関する。
（従来の技術） 動作中、通話路盤から監視データが他の通話路盤の抜き
差しにより影響されないようにするため、通話路盤と通
話路盤監視部との間は、通話路盤ごとに独立な同期シリ
アルインターフエースを用いている。第２図に、従来の
通話路盤監視回路の一例を示す。第２図において１は制
御用CPU、２は周辺回路、３は非同期データバス、５は
同期データバス、６は同期シリアル／同期パラレル交換
回路、７〜10はそれぞれ通話路盤、11はデータバス／ア
ドレスバス切換え回路、12は同期タイミング発生回路、
13はRAMである。
差しにより影響されないようにするため、通話路盤と通
話路盤監視部との間は、通話路盤ごとに独立な同期シリ
アルインターフエースを用いている。第２図に、従来の
通話路盤監視回路の一例を示す。第２図において１は制
御用CPU、２は周辺回路、３は非同期データバス、５は
同期データバス、６は同期シリアル／同期パラレル交換
回路、７〜10はそれぞれ通話路盤、11はデータバス／ア
ドレスバス切換え回路、12は同期タイミング発生回路、
13はRAMである。
通話路盤７〜９から同期シリアルデータとして読出され
た通話路盤監視データは、同期タイミング発生回路12か
らの制御により同期シリアル／同期パラレル変換回路６
を経て、RAM13へ格納される。
た通話路盤監視データは、同期タイミング発生回路12か
らの制御により同期シリアル／同期パラレル変換回路６
を経て、RAM13へ格納される。
制御用CPU1は、他の周辺回路２を制御しており、必要な
場合のみ通話路盤監視データを参照することができるよ
うにRAM13の内容を読出す。このとき、RAM13のデータバ
スおよびアドレスバスを制御用CPU1のデータバス、およ
びアドレスバスに接続するため、データバス／アドレス
バス切換え回路11が必要となる。
場合のみ通話路盤監視データを参照することができるよ
うにRAM13の内容を読出す。このとき、RAM13のデータバ
スおよびアドレスバスを制御用CPU1のデータバス、およ
びアドレスバスに接続するため、データバス／アドレス
バス切換え回路11が必要となる。
さらに、RAM13の同期書込み中はデータバスとアドレス
バスとの間で切換えできないので、制御用CPU1は任意の
タイミングでRAM13を読込むことはできない。RAM13が同
期を書込み中であることを制御用CPU1へ知らせるための
手段が必要になり、回路が複雑で、且つ、制御用CPU1の
動作に制約を与える。
バスとの間で切換えできないので、制御用CPU1は任意の
タイミングでRAM13を読込むことはできない。RAM13が同
期を書込み中であることを制御用CPU1へ知らせるための
手段が必要になり、回路が複雑で、且つ、制御用CPU1の
動作に制約を与える。
（発明が解決しようとする問題点） 上述した従来の通話路盤監視回路は、RAM13のデータバ
スおよびアドレスバスを制御用CPUのデータバス、およ
びアドレスバスに接続するため、データバス／アドレス
バス切換え回路が必要となる。
スおよびアドレスバスを制御用CPUのデータバス、およ
びアドレスバスに接続するため、データバス／アドレス
バス切換え回路が必要となる。
さらに、RAMの同期書込み中はデータバスとアドレスバ
スとの間で切換えできないので、制御用CPUは任意のタ
イミングでRAMを読込むことはできないという欠点があ
る。RAMが同期を書込み中であることを制御用CPUへ知ら
せるための手段が必要になり、回路が複雑で、且つ、制
御用CPUの動作に制約を与えるという欠点がある。
スとの間で切換えできないので、制御用CPUは任意のタ
イミングでRAMを読込むことはできないという欠点があ
る。RAMが同期を書込み中であることを制御用CPUへ知ら
せるための手段が必要になり、回路が複雑で、且つ、制
御用CPUの動作に制約を与えるという欠点がある。
本発明の目的は、制御用CPUと、制御用CPUにデータバス
で２ポート形のRAMを接続し、２ポートRAMのいま一方の
データバスに同期シリアル／同期パラレル変換回路を接
続することにより上記欠点を除去し、制御用CPUの動作
に制約を与えることがないように構成した通話路盤監視
回路を提供することにある。
で２ポート形のRAMを接続し、２ポートRAMのいま一方の
データバスに同期シリアル／同期パラレル変換回路を接
続することにより上記欠点を除去し、制御用CPUの動作
に制約を与えることがないように構成した通話路盤監視
回路を提供することにある。
（問題点を解決するための手段） 本発明による通話路盤監視回路は、複数の通話路盤と、
制御用CPUと、制御用CPUと第１のデータバスによつて接
続された２ポート形のRAMと、２ポート形のRAMの第２の
データバスに接続された同期シリアル／同期パラレル変
換回路とを具備し、制御用CPUが自らの動作を妨げられ
ることなく複数の通話路盤の監視を行うことができるよ
うに構成したものである。
制御用CPUと、制御用CPUと第１のデータバスによつて接
続された２ポート形のRAMと、２ポート形のRAMの第２の
データバスに接続された同期シリアル／同期パラレル変
換回路とを具備し、制御用CPUが自らの動作を妨げられ
ることなく複数の通話路盤の監視を行うことができるよ
うに構成したものである。
（実施例） 次に、本発明について図面を参照して説明する。
第１図は、本発明による通話路盤監視回路の一実施例を
示すブロツク図である。第１図において、１は制御用CP
U、２は周辺回路、３は非同期データバス、４はRAM、５
は同期データバス、６は同期シリアル／同期パラレル変
換回路、７〜10はそれぞれ通話路盤、12は同期タイミン
グ発生回路である。
示すブロツク図である。第１図において、１は制御用CP
U、２は周辺回路、３は非同期データバス、４はRAM、５
は同期データバス、６は同期シリアル／同期パラレル変
換回路、７〜10はそれぞれ通話路盤、12は同期タイミン
グ発生回路である。
通話路盤７〜９から同期シリアルデータとして読出され
た通話路盤監視データは、同期タイミング発生回路12か
らの制御により同期シリアル／同期パラレル変換回路６
を経て、２ポート形のRAM4へ格納される。
た通話路盤監視データは、同期タイミング発生回路12か
らの制御により同期シリアル／同期パラレル変換回路６
を経て、２ポート形のRAM4へ格納される。
制御用CPU1は、他の周辺回路２を制御しており、必要な
場合のみ通話路盤監視データを参照すべく、２ポート形
のRAMの内容を読込む。
場合のみ通話路盤監視データを参照すべく、２ポート形
のRAMの内容を読込む。
２ポート形のRAM4は、同期シリアル／同期パラレル変換
回路６により頻繁に書込まれているが、制御用CPU1によ
るいま一方のポートからの読出しに制約を与えることは
ない。
回路６により頻繁に書込まれているが、制御用CPU1によ
るいま一方のポートからの読出しに制約を与えることは
ない。
（発明の効果） 以上説明したように本発明は、通話路盤監視回路におい
て制御用CPUと、通話路盤との間に同期シリアル／同期
パラレル変換回路と２ポート形のRAMとを使用すること
により、通話路盤の抜差しによる他の動作中通話路盤監
視データの誤認を防止するという、通話路盤ごとに独立
な同期シリアルインターフエースの長所を生かしつつ制
御用CPUが自らの動作、すなわち他の周辺回路への制御
動作を妨げられることなく通話路盤の監視を高速に行う
ことが簡単な回路で実現できるという効果がある。
て制御用CPUと、通話路盤との間に同期シリアル／同期
パラレル変換回路と２ポート形のRAMとを使用すること
により、通話路盤の抜差しによる他の動作中通話路盤監
視データの誤認を防止するという、通話路盤ごとに独立
な同期シリアルインターフエースの長所を生かしつつ制
御用CPUが自らの動作、すなわち他の周辺回路への制御
動作を妨げられることなく通話路盤の監視を高速に行う
ことが簡単な回路で実現できるという効果がある。
第１図は、本発明による通話路盤監視回路の一実施例を
示すブロツク図である。 第２図は、従来技術による通話路盤監視回路の一例を示
すブロツク図である。 １……制御用CPU ２……他の周辺回路 ３……非同期データバス 4,13……RAM ５……同期データバス ６……同期シリアル／同期パラレル変換回路 7,10……通話路盤 11……データバス／アドレスバス切換え回路 12……同期タイミング発生回路
示すブロツク図である。 第２図は、従来技術による通話路盤監視回路の一例を示
すブロツク図である。 １……制御用CPU ２……他の周辺回路 ３……非同期データバス 4,13……RAM ５……同期データバス ６……同期シリアル／同期パラレル変換回路 7,10……通話路盤 11……データバス／アドレスバス切換え回路 12……同期タイミング発生回路
Claims (1)
- 【請求項１】複数の通話路盤と、制御用CPUと、前記制
御用CPUと第１のデータバスによつて接続された２ポー
ト形のRAMと、前記２ポート形のRAMの第２のデータバス
に接続された同期シリアル／同期パラレル変換回路とを
具備し前記制御用CPUが自らの動作を妨げられることな
く、前記複数の通話路盤の監視を行うことができるよう
に構成したことを特徴とする通話路盤監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13836087A JPH077985B2 (ja) | 1987-06-02 | 1987-06-02 | 通話路盤監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13836087A JPH077985B2 (ja) | 1987-06-02 | 1987-06-02 | 通話路盤監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63302654A JPS63302654A (ja) | 1988-12-09 |
| JPH077985B2 true JPH077985B2 (ja) | 1995-01-30 |
Family
ID=15220113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13836087A Expired - Lifetime JPH077985B2 (ja) | 1987-06-02 | 1987-06-02 | 通話路盤監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077985B2 (ja) |
-
1987
- 1987-06-02 JP JP13836087A patent/JPH077985B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63302654A (ja) | 1988-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0876075A3 (en) | Fibre channel switching system and method | |
| KR960004457B1 (ko) | 데이터 전송장치 | |
| JPH077985B2 (ja) | 通話路盤監視回路 | |
| JPH0785545B2 (ja) | 通話路盤制御回路 | |
| JP3309560B2 (ja) | 画像処理装置 | |
| JP3296480B2 (ja) | シーケンス制御装置 | |
| JP2579003B2 (ja) | メモリ間データ転送装置 | |
| JPS6325717A (ja) | デ−タ転送回路 | |
| JPS61216002A (ja) | プロセス制御装置 | |
| KR0123091B1 (ko) | 프레임 메모리에 있어서 데이타 버스 구조 | |
| JP4174272B2 (ja) | デバイス制御装置 | |
| JP2895514B2 (ja) | ページプリンタの画像データ転送制御方法 | |
| JPS58101358A (ja) | メモリ制御方式 | |
| JPH03266160A (ja) | Ｄｍａ制御方式 | |
| JPS61133465A (ja) | Ｃｐｕの切換方法 | |
| JPH08185370A (ja) | マイクロ・プロセッサ制御装置 | |
| JPS59115646A (ja) | 呼連続形蓄積交換機 | |
| JPS6336463A (ja) | バス制御方式 | |
| JPH02306794A (ja) | 時分割スイッチ | |
| JPS62229347A (ja) | 記憶回路アクセス装置 | |
| JPH04115752A (ja) | 回線アダプタ | |
| JPS6386054A (ja) | メモリ方式 | |
| JPS60257699A (ja) | 時分割スイツチ制御装置 | |
| JPH02137019A (ja) | 端末装置の制御方式 | |
| JPH04195355A (ja) | ダイレクトメモリアクセス装置 |