JPH0782073B2 - 自己検査可能な集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は内部論理回路を検査できる自己検査可能な集積
回路装置に関する。

〔従来の技術〕

一般に，集積回路装置はANDゲート,ORゲート等のような
組合せ回路と，フリップフロップ，レジスタ，メモリ等
のような順序回路とに分類できる複数の回路素子を含ん
でいる。

集積回路は上記した回路素子を用いて，入力データに関
する所要の処理動作を実行する。これら回路素子の数は
集積回路技術の進歩と共に著しく増大する傾向がある。
このような状況の下では，集積回路の品質を正確に保証
し，且つ，集積回路装置に欠陥があるときには，その欠
陥位置を標定することが必要になる。このため，集積回
路の検査はその設計及び製造する際に集積回路装置を診
断するために行なわれる。また，このような検査は顧客
で使用される最終製品についてもしばしば行なわれる。

特開昭60−68,624において，ゲートアレイ等として動作
可能な内部論理回路と，当該内部論理回路を診断する検
査回路とを有する自己検査可能な集積回路装置が提案さ
れている。この構造では，検査回路を使用することによ
って内部論理回路を容易に評価及び試験できる。

具体的に云えば，自己検査可能な集積回路装置は通常モ
ード及びテストモードで選択的に動作可能であり，通常
モードでは，内部論理回路は制御信号に応じて入力デー
タ信号について処理動作を行なう。一方，テストモード
では入力データ信号の代わりに，各制御信号に対して決
められた内部タイミング信号に応答して，内部テストパ
ターン信号が処理される。

上記したように，テストモードにおいては，入力データ
信号や制御信号のような外部信号は外部回路から自己検
査可能な集積回路装置に印加されない。いずれにして
も，テストモードでは内部タイミング信号と内部テスト
パターン信号を使用することによって，各処理動作を自
己検査可能な集積回路内で実行できる。その結果とし
て，各処理動作毎に内部論理回路を診断及び評価でき，
高い信頼性で内部論理回路欠陥位置を標定できる。

〔発明が解決しようとする問題点〕

しかしながら，複雑な順序回路素子を含む自己検査可能
な集積回路装置については何等考慮が払われていない。
このことは上記複雑な順序回路素子が自己検査可能な集
積回路装置に含まれている場合，完全なテストが期待で
きないことを意味している。ここで内部論理回路は順序
回路素子として，データ信号を蓄積する内部メモリーを
備え，且つある処理動作が蓄積されたデータ信号と次に
入力されるデータ信号の両方を使用して実行されるもの
と仮定する。また自己検査可能な集積回路装置が前記し
た方法で，内部テストパターン信号及び内部タイミング
信号を使用して検査されるものとする。この場合，入力
データ信号と内部タイミング信号が自己検査可能な集積
回路装置の検査回路内で発生する時，内部メモリーでは
何等データ信号が確定していない。従って，入力データ
信号や内部タイミング信号に応答して自己検査可能な集
積回路装置から発生されるべき出力データ信号を完全に
予測することは困難である。

他方，順序回路素子をシフトレジスタとして取り扱うこ
とによって，順序回路素子を診断することが出来る。し
かしながら，このような順序回路素子は内部論理回路の
処理動作に対して定められた制御信号に関連してはテス
トされていない。

〔問題点を解決するための手段〕

本発明によれば，通常モード及びテストモードで選択的
に動作可能な自己検査可能な集積回路装置において，順
序回路素子を含み，内部入力信号及び内部タイミング信
号に応答して処理動作を行なう内部論理回路と，入力デ
ータ信号を受けるためのデータ入力端子と，前記処理動
作をあらわす制御信号を受けるための制御端子と，通常
モード及びテストモードのいずれか一方をあらわすモー
ド信号を受けるためのモード信号端子と，前記モード信
号に応答して前記順序回路素子及び前記内部論理回路に
対してそれぞれ定められた第１及び第２のテストパター
ン信号を発生するテストパターン発生手段と，前記デー
タ入力端子及び前記テストパターン発生手段に結合さ
れ，前記通常モード及び前記テストモードにおいて，前
記入力データ信号及び前記第２のテストパターン信号を
それぞれ選択し，第１の選択信号を生成し，該第１の選
択信号を前記内部論理回路に前記内部入力信号として送
出する第１の選択手段と，前記モード信号に応答し，該
モード信号が前記テストモードをあらわしているときに
は，前記順序回路素子及び前記制御信号に関連して定め
られた第１及び第２のタイミング信号をそれぞれ発生す
るタイミング信号発生手段と，前記制御端子及び前記タ
イミング信号発生手段に結合され，前記通常モード及び
テストモードにおいて前記制御信号及び前記第２のタイ
ミング信号をそれぞれ選択し，第２の選択信号を生成
し，該第２の選択信号を前記内部論理回路に前記内部タ
イミング信号として送出する第２の選択手段とを有し，
前記内部論理回路内には，前記テストモードにおいて前
記第１のタイミング信号に応答し，前記第１のテストパ
ターン信号を前記順序回路素子に割り当てる割り当て手
段が設けられている自己検査可能な集積回路装置が得ら
れる。

〔実施例〕

第１図を参照すると，この発明の一実施例に係る自己検
査可能集積回路装置は通常モードとテストモードで動作
可能であり，且つ内部論理回路11を有している。第１図
では，後で詳細に述べられるゲート回路13と結合された
単一のフリップフロップだけが回路素子の代表として図
示されているが、内部論理回路11は組み合せ回路素子や
順序回路素子のような多数の回路素子を含んでいる。

通常モードでは，内部論理回路は所定の処理動作を実行
する。その処理動作とは例えば加算，減算，掛算，割
算，読み出し動作，および書き込み動作であってよい。

書き込み動作や読み出し動作は順序回路素子，例えば内
部論理回路11に含まれるメモリーに関連付けて行なわれ
る。いずれにしても，各処理動作は内部入力信号INI及
び内部タイミング信号INTに応答して順序回路素子をア
クセスすることによって実行される。通常モードにおけ
る内部入力信号INIは図示されない外部回路からデータ
入力端子15を通して供給される入力データ信号IDであ
り，一方，内部タイミング信号INTは外部回路から制御
端子16を通して供給される制御信号CONTである。この制
御信号CONTは処理動作に対して定められた信号である。

テストモードで，示された回路装置は後述される方法
で，内部論理回路11の順序回路素子及び組み合せ回路素
子を検査することができる。順序回路素子の検査を可能
にするために，第１図に示されているようにゲート回路
13には，各順序回路素子，すなわちフリップフロップ12
が接続されている。

テストモードにおいて順序回路素子は一連のシフトレジ
スタ即ちスキャンパスを形成し，且つ一連のシフトレジ
スタにクロックパルス列に従ってシフトレジスタのテス
トパターン信号を順次蓄積することによって検査され
る。テストパターン信号は第１のテストパターン信号FP
と呼び，他方スキャンタイミング信号は第１のタイミン
グ信号FTと呼ぶことにする。第１のテストパターン信号
FPは順序回路素子によって決定される数のビット信号に
よって構成されている。

第１図と共に第２図を参照すると，内部論理回路11はテ
ストパターン入力端子21とテスト制御端子22を有してい
る。テストパターン入力端子21とテスト制御端子22には
テストモードにおいて，それぞれ，第１のテストパター
ン信号と第１のタイミング信号FTが供給される。

第２図において，ゲート回路13は第１のアンドゲート2
6,第２のアンドゲート27,オアゲート28,及びインバータ
29とを備えている。第１のテストパターン信号FP及び第
１のタイミング信号FTが第１アンドゲート26に与えられ
る一方，第２アンドゲート27にはインバータ29を介して
第１のタイミング信号が与えられ，且つ結果信号REも与
えられている。結果信号REは問題のゲート回路13に接続
された組合せ回路素子における処理の結果をあらわして
いる。順序回路をテストする際，第１のタイミング信号
FTは論理レベル“1"を取るから，第１のテストパターン
信号FPは第１アンドゲート26及びオアゲート28を通して
フリップフロップ12に送られる。順序回路素子をテスト
する際，スキャンパスを形成するためにフリップフロッ
プ12はフリップフロップ12とゲート回路13の間の接続部
（図示せず）を通して次段のゲート回路に直列に接続さ
れる。この状況の下で，第１のテストパターン信号FPは
順次次段のフリップフロップ（図示せず）にシフトされ
る。

このように，順序回路素子が内部論理回路11でテストさ
れる場合，内部論理回路11はスキャンパスモードで動作
を行なう。ゲート回路13及びゲート回路13と次段のフリ
ップフロップ12の間の接続部とは各フリップフロップに
第１のテストパターン信号FPを割り当てるのに役立つ。
この意味で接続部は第１のテストパターン信号FPを伝送
する伝送経路を構成している。

他方，第１のタイミング信号FTが論理レベル“0"を取る
時，結果信号REは第２アンドゲート27及びORゲート28を
通ってフリップフロップ12に蓄積される。

再び第１図を参照すると，図示された回路装置はテスト
コマンド信号TCを受けるためのモード信号端子31を有し
テストコマンド信号は通常モードとテストモードのいず
れか一方を指示するからモード信号と呼ばれる。

図示した例では，テストモードが指示されると，テスト
コマンド信号，即ちモード信号TCは論理レベル“1"を取
り，通常モードでは論理レベル“0"を取る。

自己検査可能な集積回路装置は外部回路に出力データ信
号OUTを供給する出力端子32を備え，出力データ信号OUT
は内部論理回路11における計算結果として送出される。

第１図において，モード信号は第１及び第２のテストパ
ターン発生器36及び37を有するテストパターン発生回路
35に与えられ，各テストパターン発生器36及び37は複数
の排他的論理和ゲート，複数フリップフロップとが公知
の方法で接続された擬似乱数発生器によって構成されて
いる。第１のテストパターン発生器36は，順序回路素子
の数に等しいビット数を持ち，且つ，シフトレジスタに
対して決められた第１のテストパターン信号を発生す
る。第１のテストパターン信号FPはテストパターン入力
端子21を通して内部論理回路11に与えられスキャンパス
モードではスキャンパスを通して順序回路素子に順次蓄
積される。

このようなスキャンパスモードにおける動作は知られて
いるから，ここでは説明を省略する。

第２のテストパターン発生器37は，内部論理回路11,特
に内部論理回路の組合せ回路素子に対して定められた第
２のテストパターン信号SPを発生する。

上記したように，第１及び第２テストパターン発生器36
及び37は擬似乱数発生器によって構成されているので，
各発生器の構造及び各発生器の初期状態が決まれば第１
及び第２のテストパターン信号FP及びSPはそれぞれ前も
って予測し，再現できる。これは第１及び第２テストパ
ターン信号FP及びSPに対する応答して現われる出力デー
タ信号OUTを予測できることを意味している。

もし，初期状態がテストモードで決定されているなら
ば，第１及び第２のテストパターン信号FP及びSPは通常
モードにおいても連続的に発生されてもよい。

第２テストパターン信号SPはデータ入力端子15を通して
入力データ信号IDが供給されるデータセレクタ39に伝達
される。このデータセレクタ39は第１のセレクタと呼ば
れてもよい。

図示した例においては，データセレクタ39には，モード
信号端子31を通してモード信号TCが与えられ，データセ
レクタ39はモード信号TCに応じて，入力データ信号ID及
び第２のテストパターン信号SPのいずれか一方を第１の
選択信号として選択する。具体的に云えば，モード信号
TCが論理レベル“0"を取り通常モードをあらわしている
時，入力データ信号IDがデータセレクタ39によって選択
され第１選択信号として内部論理回路に供給される。他
方，モード信号TCがテストモードをあらわしている時，
第２テストパターン信号SPがデータセレクタ39によって
選択され，第１の選択信号として内部論理回路11に供給
される。いずれの場合にも第１の選択信号は内部入力信
号INIとして内部論理回路に送られる。

データセレクタ39と内部論理回路との間の接続部は第１
の選択信号を内部入力信号INIとして内部論理回路11に
供給するための供給回路として役立つ。第１図及び第３
図におけるタイミング信号発生器41は，第１モード信号
TCの論理レベル“1"によって指示されて付勢され，他方
タイミング信号発生器41は通常モードで指示されると消
勢される。

このテストモードにおいてタイミングコントローラー42
は，最初に第１の信号発生回路43に第１のイネーブル信
号EA₁を送出する。第１のイネーブル信号EA₁に応じて，
第１の信号生成回路43には第１のタイミング信号FTを内
部論理回路11に供給する。第１のイネーブル信号EA₁が
タイミングコントローラー42から第１の信号生成回路43
に与えられている間，第１のタイミング信号FTは論理レ
ベル“1"を取る。結果として内部論理回路11はスキャン
パスモードにおかれ順序回路素子にはクロックパルス列
に同期して第１のテストパターン信号FPが１ビットずつ
順次記憶される。タイミングコントローラー42は論理
“1"のモード信号TCの受信後予め定められた時間を監視
しこの時間が経過すると，第２のイネーブル信号IA₂を
第２の信号生成回路44に送出する。したがって上記予め
定められた時間はスキャンパスの長さに関係して決定さ
れる。

第２のイネーブル信号EA₂に応答して，第２の信号生成
回路44は内部論理回路11の処理動作に関連して決定され
る第２のタイミング信号STを発生する。したがって，第
２のタイミング信号STは制御信号CONTに対応付けること
ができ，第２の信号生成回路44から一つずつ順次送られ
る各種の制御信号を含んでいる。このような第２の信号
生成回路44はカウンタ及び読み出し専用メモリ（ROM）
の組合せによって構成できる。

第１図において，コントロールセレクタ46には制御信号
CONT,第２のタイミング信号ST及びモード信号TCが供給
され，モード信号TCに応じて，制御信号CONT及び第２の
タイミング信号STのいずれか一方を第２の選択信号とし
て選択する。具体的に云えば，通常モードでは制御信号
CONTが第２の選択信号として選択される一方，テストモ
ードでは第２のタイミング信号STが第２の選択信号とし
て選択される。第２の選択信号は内部タイミング信号と
して，内部論理回路11とコントロールセレクタ46との間
の接続部を通して，内部論理回路11に供給される。この
ため，この接続部は第２の選択信号を内部タイミング信
号として内部論理回路11に供給する供給回路と呼ばれて
もよい。このように，順序回路素子にスキャンパスモー
ドで第１のテストパターン信号FPが格納された後，内部
論理回路11は通常モードでは制御信号に応じて動作可能
になり，一方テストモードでは第２のタイミング信号に
応じて動作可能になる。この事からテストモードはスキ
ャンパスモードと後続するモード分離でき，且つ，後続
モードは非スキャンパスモードあるいは論理テストモー
ドと呼ぶことができる。

通常モードあるいは論理テストモードのどちらか一方に
おいて，出力データ信号OUTは出力端子32及び出力圧縮
回路48に送られる。尚，出力圧縮回路48はテストモード
においてだけ付勢され，出力圧縮回路48は，複数のフリ
ップフロップ及び複数の排他的論理和ゲートを含むシグ
ネチェアレジスタで構成され，第１及び第２のテストパ
ターン信号FP及びSPに応答して特定のパターンを発生す
るために役立つ。シグネチェアレジスタ48は公知の回路
であるからここでは詳述しない。

以下，自己検査可能な集積回路装置の動作を説明する。

通常モードでは，入力データ信号IDが内部入力信号INI
として，データセレクタ39を通してデータ入力端子15か
ら内部論理回路に供給される。制御信号CONTは，内部タ
イミング信号INIとしてコントローラセレクタ46を通し
て制御端子16から内部論理回路11に供給される。内部論
理回路11は入力データ信号IDを処理するために，制御信
号CONTによって示された処理動作を連続的に実行する。
結果として，出力データ信号OUTが出力端子32に送出さ
れる。

テストモードにおいて，モード信号TCは論理レベル“1"
を取って第１のテストパターン発生器36を初期状態にす
る。これと同時にタイミング信号発生器41は第１のタイ
ミング信号FTを論理レベル“1"にする。論理レベル“1"
のモード信号TCに応じて，データセレクタ39は入力デー
タ信号IDを遮断して第２のテストパターン信号SPを選択
する。同様に，コントロールセレクタ46は制御信号CONT
を遮断して，第２のタイミング信号STを選択する。

この状況の下で，内部論理回路11の順序回路素子は公知
の方法でスキャンパスを形成して，シフトレジスタとし
て動作可能な状態になる。第１のテストパターン信号FP
は，スキャンパスを通して順次順序回路に蓄積される。
順序回路素子中に第１のテストパターンが格納されたの
ち，第１のタイミング信号FTは論理“0"レベルにされ，
通常モードで同一の論理テストモードで内部論理回路を
動作させる。

論理テストモードでは，スキャンパスは個々の順序回路
素子の固有の動作を実行するために，第２図に関連して
述べられた方法で個々の順序回路素子に切り離される。
このように，順序回路素子は，個々の素子に互いに分離
される。この場合，第２のテストパターン信号SP及び第
２のテスト信号STはそれぞれ内部入力信号INI及び内部
タイミング信号INTとして内部論理回路11にデータセレ
クタ39及びコントロールセレクタ16を通して与えられ
る。

上述したように，内部論理回路11は通常モードと同じ論
理テストモードに置かれ，第２のタイミング信号STは制
御信号CONTに関連して決定される。それゆえ，論理テス
トモードにおいて内部論理回路11は制御信号CONTにした
がって実行される処理動作をシュミレートする。各処理
動作は第２のタイミング信号SPの各制御パルスを変える
ことによって変えることができる。その結果としてあら
われる出力データ信号OUTは出力端子32に送出される。

もし出力データ信号OUTが，直接内部論理回路11を診断
するのに使用される場合には，出力データ信号OUTは当
該出力データ信号に対して決定された予想値と比較され
る。このように内部論理回路11が正常か否かが判定され
る。

もし出力データ信号OUTが多数のディジタル信号によっ
て形成される場合，出力圧縮回路48は出力データ信号OU
Tを特定のパターンを有する限定データ信号に変換し，
限定データ信号を診断する。すなわち，特定のパターン
が一致するかどうかによって判断が行なわれる。

診断の結果，欠陥が発見できないときには，モード信号
TCは論理レベル０となり，データセレクタ39とコントロ
ールセレクタ46にそれぞれ入力データ信号ID及び制御信
号CONTを選択させる。

データセレクタ39及びコントロールセレクタ46は図示さ
れた装置においてモード信号TCによって制御されるが，
これらのセレクタ39及び46はタイミング信号回路41によ
って制御されてもよい。

同様な動作が自己検査可能な集積回路装置において順次
実行される。例えば，内部論理回路の診断が第１及び第
２のテストパターン信号FP及びSPによって終了するとす
ぐに，第１のテストパターン信号FPは新しいテストパタ
ーン信号に変更され，内部論理回路11を第１のテストパ
ターン信号FPに代わる新しい信号によって同様な動作を
実行させる。言い換えれば第１のテストパターン信号FP
の変更及び同様な処理動作は何回も繰り返されてもよ
い。この場合，順序回路素子に先に記憶された内容が有
効でない時，順序回路素子特に，レジスタ内容を書き替
えたり，あるいは，リフレッシュすることができる。こ
れは有効な診断を可能にする。

以上この発明の好ましい実施例のみについて述べたが各
種の変形が可能である。

例えば順序回路素子には，スキャンパスを構成すること
なく，第１のテストパターン信号FPが格納されてもよ
い。例えば順序回路素子に一連のアドレスを割り当て，
第１のテストパターン信号が蓄積されるべきアドレスを
指示することによって，第１のテストパターン信号FPが
順序回路素子に蓄積されてもよい。この目的のために，
アドレスが第１のタイミング信号FTの代わりにタイミン
グ信号回路41から与えられ，他方，第１のテストパター
ン信号FPは順序回路素子のすべてに共通に与えられれば
よい。

【図面の簡単な説明】

第１図は本発明の一実施例に係る自己検査可能な集積回
路装置を示すブロック図，第２図は第１図に示された内
部論理回路に用いられるゲート回路を示すブロック図，
及び第３図は第１図に示されたタイミング信号回路の構
成を説明するためのブロック図である。 記号の説明 11……内部論理回路,12……順序回路素子（フリップフ
ロップ）,13……ゲート回路,35……パターン発生回路,3
9……データセレクタ,41……タイミング信号発生回路,4
6……コントロールセレクタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】通常モード及びテストモードで選択的に動
   作可能な自己検査可能な集積回路装置において、順序回
   路素子を含み、内部入力信号及び内部タイミング信号に
   応答して処理動作を行なう内部論理回路と、入力データ
   信号を受けるためのデータ入力端子と、前記処理動作を
   あらわす制御信号を受けるための制御端子と、通常モー
   ド及びテストモードのいずれか一方をあらわすモード信
   号を受けるためのモード信号端子と、前記モード信号に
   応答し前記順序回路素子に対して第１のテストパターン
   信号を発生する第１のテストパターン発生器と、前記内
   部論理回路に対して第２のテストパターン信号を発生す
   る第２のテストパターン発生器と、前記データ入力端子
   及び前記第２のテストパターン発生器に結合され、前記
   通常モード及び前記テストモードにおいて、前記入力デ
   ータ信号及び前記第２のテストパターン信号をそれぞれ
   選択し、第１の選択信号を生成し、該第１の選択信号を
   前記内部論理回路に前記内部入力信号として送出する第
   １の選択手段と、前記モード信号に応答し、該モード信
   号が前記テストモードをあらわしているときには、前記
   順序回路素子及び前記制御信号に関連して定められた第
   １及び第２のタイミング信号をそれぞれ発生するタイミ
   ング信号発生手段と、前記制御端子及び前記タイミング
   信号発生手段に結合され、前記通常モード及びテストモ
   ードにおいて前記制御信号及び前記第２のタイミング信
   号をそれぞれ選択し、第２の選択信号を生成し、該第２
   の選択信号を前記内部論理回路に前記内部タイミング信
   号として送出する第２の選択手段とを有し、前記内部論
   理回路内には、前記テストモードにおいて前記第１のタ
   イミング信号に応答し、前記第１のテストパターン信号
   を前記順序回路素子に割り当てる割り当て手段が設けら
   れていることを特徴とする自己検査可能な集積回路装
   置。
2. 【請求項２】特許請求の範囲第１項記載の自己検査可能
   な集積回路装置において、前記タイミング信号発生手段
   は前記モード信号に応答し、該モード信号が前記テスト
   モードをあらわしているとき、第１のイネーブル信号及
   び当該第１のイネーブル信号に続く第２のイネーブル信
   号を生成するイネーブル信号生成手段と、前記第１のイ
   ネーブル信号に応答して前記第１のタイミング信号を発
   生する第１の発生手段と、前記第２のイネーブル信号に
   応答して前記第２のタイミング信号を発生する第２の発
   生手段とを有することを特徴とする自己検査可能な集積
   回路装置。
3. 【請求項３】特許請求の範囲第１項記載の自己検査可能
   な集積回路装置において、前記割り当て手段は前記第１
   のテストパターン信号及び前記第１のタイミング信号に
   応答して、前記第１のタイミング信号が存在するときだ
   け、前記第１のテストパターン信号を前記順序回路素子
   に送出する手段と、前記第１のテストパターン信号を順
   次前記順序回路素子に転送し、各順序回路素子に前記第
   １のテストパターン信号を割り当てる手段とを有してい
   ることを特徴とする自己検査可能な集積回路素子。
4. 【請求項４】特許請求の範囲第１項記載の自己検査可能
   な集積回路装置において、前記順序回路素子にそれぞれ
   個有のアドレスを与えておき、前記第１のテストパター
   ン発生器は前記モード信号によってテストモードが指示
   されると、前記第１のテストパターンを各順序回路素子
   に対して前記割り当て手段を介して共通に送出し、前記
   第１のタイミング信号により前記アドレスを指定して、
   所定の順序回路素子に第１のテストパターンを格納する
   ことを特徴とする自己検査可能な集積回路装置。