JPH0782437B2 - 命令供給装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサの
命令のシーケンスに基づいて発生する機能的な誤動作に
対処することができる命令供給装置に関するものであ
る。

【０００２】

【従来の技術】マイクロプロセッサは論理的に非常に複
雑な動作を行うために、開発途上で種々の機能的な誤動
作が発生している。しかも、設計段階において起こり得
る全ての命令シーケンスの場合を尽くした機能的なシミ
ュレーションを行うことは現実的な時間では不可能にな
ってきている。そこで、マイクロプロセッサの設計、機
能検証及び試作を行った後、各種のテストプログラムを
実行させて機能的な動作の確認を進めることになる。

【０００３】そのため、評価段階において発生した機能
的な誤動作に対してはマイクロプロセッサの論理回路及
びマスクレイアウトの修正を行うことになり、開発期間
がどうしても長くなる傾向にある。特に、例えば特定の
浮動小数点演算命令の直後に一定の命令を実行する場合
などの特殊な命令シーケンスにおいてのみ発生する機能
的な誤動作すなわちシーケンス誤動作に関しては、その
特殊な命令シーケンスが含まれているプログラムによっ
てしか発見できないために機能的な動作確認に非常に時
間がかかるものである。実際に１９８９年の秋には、市
場に製品として出回ってから発見されたシーケンス誤動
作の例があった。

【０００４】マイクロプロセッサがあらゆるプログラム
に対して完璧に正しく動作することを保証するのは非常
に難しく、またその確認は時間のかかる作業である。従
来はこのようなシーケンス誤動作が発生した場合にはソ
フトウェアで対応できるかどうかを調べてみて、ソフト
ウェアで対応できる場合はソフトウェアを変更すること
が多かった。

【０００５】

【発明が解決しようとする課題】上述のようにシーケン
ス誤動作が発生した場合には、コンパイラの変更やオブ
ジェクトコードの変更などで対処しようとする傾向にあ
る。このようなソフトウェアの変更ではソフトウェアの
機能的な誤動作を取り込む恐れがある。また、ソフトウ
ェアで対応できない場合はマイクロプロセッサの論理回
路及びマスクレイアウトの修正を行わなければならない
ので、開発期間が長くなるという問題があった。

【０００６】本発明の目的は、特定の命令シーケンスに
よって発生するシーケンス誤動作にハードウェアで対応
できるような命令供給装置を提供し、このことによりマ
イクロプロセッサの開発期間を短縮することにある。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の命令供給装置は、例えば命令Ｉ１，Ｉ２を
続けて実行すればシーケンス誤動作が発生するけれども
命令Ｉ１の次に命令Ｉ０を実行すれば該シーケンス誤動
作の発生を回避できる場合へのハードウェアによる対応
を可能にし、あるいは複数の命令を同時に実行できるス
ーパースケーラー型のマイクロプロセッサにおいて例え
ば命令Ｉ１１とＩ１２とを同時に実行したときにシーケ
ンス誤動作が発生する場合へのハードウェアによる対応
を可能にしたものである。

【０００８】まず、請求項１の発明は、例えば命令Ｉ
１，Ｉ２を続けて実行すればシーケンス誤動作が発生す
るけれども命令Ｉ１の次に命令Ｉ０を実行すれば該シー
ケンス誤動作の発生を回避できる場合への対応を可能に
したものであって、図１に示すように、実行すべき複数
の命令を格納するための命令格納手段（命令キャッシ
ュ）１６と、フェッチすべき命令のアドレスを生成する
ための命令アドレス生成手段１４と、該命令アドレス生
成手段１４により生成されたアドレスに従って前記命令
格納手段１６からフェッチした命令を一時記憶するため
の命令レジスタ２と、一定の命令（上記の例では命令Ｉ
２）が後続して実行された場合にシーケンス誤動作が発
生する特定命令（上記の例では命令Ｉ１）を記憶するた
めの命令記憶手段４と、前記命令レジスタ２の記憶内容
と前記命令記憶手段４に記憶された特定命令とを比較す
ることにより少なくとも要部例えばオペコード部が該特
定命令と一致する原因命令が前記命令レジスタ２に一時
記憶されたかどうかを検出するための比較手段６と、前
記原因命令に引き続いて実行すればシーケンス誤動作の
発生を回避できる補償命令（上記の例では命令Ｉ０）を
出力し、かつ前記原因命令が前記命令レジスタ２に一時
記憶されたことが前記比較手段６により検出された場合
には前記原因命令の後続命令（命令Ｉ２）が前記命令レ
ジスタ２に保持されるように前記命令アドレス生成手段
１４にアドレス生成の中断を指示するための命令生成手
段８と、前記原因命令が前記命令レジスタ２に一時記憶
されていないことが前記比較手段６により検出された場
合は前記命令レジスタ２に一時記憶された命令を実行す
べき命令として発行し、前記原因命令が前記命令レジス
タ２に一時記憶されたことが前記比較手段６により検出
された場合は該原因命令を実行すべき命令として発行し
たうえで前記命令生成手段８から出力された補償命令を
次に実行すべき命令として発行しかつ前記命令レジスタ
２に保持された後続命令をその次に実行すべき命令とし
て発行するための命令選択手段１０とを備えた構成を採
用したものである。

【０００９】また、請求項２の発明は、例えば２つの命
令Ｉ１，Ｉ２に続けて命令Ｉ３を実行すればシーケンス
誤動作が発生するけれども命令Ｉ１，Ｉ２の次に命令Ｉ
０を実行すれば該シーケンス誤動作の発生を回避できる
場合への対応を可能にしたものであって、図２に示すよ
うに、実行すべき複数の命令を格納するための命令格納
手段（命令キャッシュ）１６と、フェッチすべき命令の
アドレスを生成するための命令アドレス生成手段１４
と、該命令アドレス生成手段１４により生成されたアド
レスに従って前記命令格納手段１６からフェッチした命
令を一時記憶するための命令レジスタ２と、連続して実
行された後にさらに一定の命令（上記の例では命令Ｉ
３）が後続して実行された場合にシーケンス誤動作が発
生する第１及び第２の特定命令（上記の例では命令Ｉ
１，Ｉ２）を記憶するための命令記憶手段４と、前記命
令レジスタ２の記憶内容と前記命令記憶手段４に記憶さ
れた第１及び第２の特定命令とを比較することにより少
なくとも要部が該第１の特定命令と一致する第１の原因
命令に引き続いて少なくとも要部が該第２の特定命令と
一致する第２の原因命令が前記命令レジスタ２に一時記
憶されたかどうかを検出するための比較手段６と、前記
第１及び第２の原因命令に引き続いて実行すればシーケ
ンス誤動作の発生を回避できる補償命令（上記の例では
命令Ｉ０）を出力し、かつ前記第１の原因命令に引き続
いて前記第２の原因命令が前記命令レジスタ２に一時記
憶されたことが前記比較手段６により検出された場合に
は前記第２の原因命令の後続命令（命令Ｉ３）が前記命
令レジスタ２に保持されるように前記命令アドレス生成
手段１４にアドレス生成の中断を指示するための命令生
成手段８と、前記第１の原因命令に引き続いて前記第２
の原因命令が前記命令レジスタ２に一時記憶されること
がなかったことが前記比較手段６により検出された場合
は前記命令レジスタ２に一時記憶された命令を実行すべ
き命令として順次発行し、前記第１の原因命令に引き続
いて前記第２の原因命令が前記命令レジスタ２に一時記
憶されたことが前記比較手段６により検出された場合は
該第１及び第２の原因命令を実行すべき命令として順次
発行したうえで前記命令生成手段８から出力された補償
命令を次に実行すべき命令として発行しかつ前記命令レ
ジスタ２に保持された後続命令をその次に実行すべき命
令として発行するための命令選択手段１０とを備えた構
成を採用したものである。

【００１０】また、請求項３の発明は、複数の命令を同
時に実行できるスーパースケーラー型のマイクロプロセ
ッサにおいて例えば命令Ｉ１１，Ｉ１２の同時実行に続
けて命令Ｉ２１，Ｉ２２を同時実行すればシーケンス誤
動作が発生するけれども命令Ｉ１１，Ｉ１２の次に命令
Ｉ０１，Ｉ０２を実行すれば該シーケンス誤動作の発生
を回避できる場合への対応を可能にしたものであって、
図３に示すように、実行すべき複数の命令を格納するた
めの命令格納手段（命令キャッシュ）１６と、フェッチ
すべき命令のアドレスを生成するための命令アドレス生
成手段１４と、該命令アドレス生成手段１４により生成
されたアドレスに従って前記命令格納手段１６からフェ
ッチしたｎ個の命令を同時に一時記憶するための命令レ
ジスタ２と、一定の命令（上記の例では命令Ｉ２１，Ｉ
２２）が後続して実行された場合にシーケンス誤動作が
発生する特定命令（上記の例では命令Ｉ１１，Ｉ１２）
を記憶するための命令記憶手段４と、前記命令レジスタ
２の記憶内容と前記命令記憶手段４に記憶された特定命
令とを比較することにより前記命令レジスタ２に同時に
一時記憶されたｎ個の命令の中に少なくとも要部が該特
定命令と一致する原因命令が含まれているかどうかを検
出するための比較手段６と、前記原因命令に引き続いて
実行すればシーケンス誤動作の発生を回避できる補償命
令（上記の例では命令Ｉ０１，Ｉ０２）を出力し、かつ
前記命令レジスタ２に同時に一時記憶されたｎ個の命令
の中に前記原因命令が含まれていることが前記比較手段
６により検出された場合には前記原因命令を含むｎ個の
命令に後続するｎ個の後続命令（命令Ｉ２１，Ｉ２２）
が前記命令レジスタ２に保持されるように前記命令アド
レス生成手段１４にアドレス生成の中断を指示するため
の命令生成手段８と、前記命令レジスタ２に同時に一時
記憶されたｎ個の命令の中に前記原因命令が含まれてい
ることが前記比較手段６により検出された場合に該ｎ個
の命令中の原因命令を前記補償命令に置き換えて得られ
るｎ個の命令を出力するための命令置換手段１８と、前
記命令レジスタ２に同時に一時記憶されたｎ個の命令の
中に前記原因命令が含まれていないことが前記比較手段
６により検出された場合は前記命令レジスタ２に同時に
一時記憶されたｎ個の命令を同時実行すべきｎ個の命令
として発行し、前記命令レジスタ２に同時に一時記憶さ
れたｎ個の命令の中に前記原因命令が含まれていること
が前記比較手段６により検出された場合は該原因命令を
含むｎ個の命令を同時実行すべきｎ個の命令として発行
したうえで前記命令置換手段１８から出力されたｎ個の
命令を次に同時実行すべきｎ個の命令として発行しかつ
前記命令レジスタ２に保持されたｎ個の後続命令をその
次に同時実行すべきｎ個の命令として発行するための命
令選択手段１０とを備えた構成を採用したものである。

【００１１】また、請求項４の発明は、複数の命令を同
時に実行できるスーパースケーラー型のマイクロプロセ
ッサにおいて例えば命令Ｉ１１とＩ１２とを同時に実行
したときにシーケンス誤動作が発生する場合への対応を
可能にしたものであって、同じく図３に示すように、実
行すべき複数の命令を格納するための命令格納手段（命
令キャッシュ）１６と、フェッチすべき命令のアドレス
を生成するための命令アドレス生成手段１４と、該命令
アドレス生成手段１４により生成されたアドレスに従っ
て前記命令格納手段１６からフェッチしたｎ個の命令を
同時に一時記憶するための命令レジスタ２と、同時に実
行された場合にシーケンス誤動作が発生する第１及び第
２の特定命令（上記の例では命令Ｉ１１，Ｉ１２）を記
憶するための命令記憶手段４と、前記命令レジスタ２の
記憶内容と前記命令記憶手段４に記憶された第１及び第
２の特定命令とを比較することにより前記命令レジスタ
２に同時に一時記憶されたｎ個の命令の中に少なくとも
要部が該第１の特定命令と一致する第１の原因命令（例
えば第１の特定命令と完全に一致する命令Ｉ１１）と少
なくとも要部が該第２の特定命令と一致する第２の原因
命令（例えば第２の特定命令と完全に一致する命令Ｉ１
２）とがいずれも含まれているかどうかを検出するため
の比較手段６と、前記第１の原因命令と同時に実行して
もシーケンス誤動作が発生しない第１の補償命令（例え
ば命令Ｉ０２）と、前記第２の原因命令と同時に実行し
てもシーケンス誤動作が発生しない第２の補償命令（例
えば命令Ｉ０１）とを出力し、かつ前記命令レジスタ２
に同時に一時記憶されたｎ個の命令の中に前記第１及び
第２の原因命令のいずれもが含まれていることが前記比
較手段６により検出された場合には前記第１及び第２の
原因命令を含むｎ個の命令に後続するｎ個の後続命令
（例えば命令Ｉ２１，Ｉ２２を含む）が前記命令レジス
タ２に保持されるように前記命令アドレス生成手段１４
にアドレス生成の中断を指示するための命令生成手段８
と、前記命令レジスタ２に同時に一時記憶されたｎ個の
命令の中に前記第１及び第２の原因命令のいずれもが含
まれていることが前記比較手段により検出された場合に
該命令レジスタ２に同時に一時記憶されたｎ個の命令中
の前記第２の原因命令を前記第１の補償命令に置き換え
て得られる前記第１の原因命令と前記第１の補償命令と
を含む（上記の例では命令Ｉ１１，Ｉ０２を含む）ｎ個
の命令を同時に出力したうえで該命令レジスタ２に同時
に一時記憶されたｎ個の命令中の前記第１の原因命令を
前記第２の補償命令に置き換えて得られる前記第２の原
因命令と前記第２の補償命令とを含む（上記の例では命
令Ｉ１２，Ｉ０１を含む）ｎ個の命令を同時に出力する
ための命令置換手段１８と、前記命令レジスタ２に同時
に一時記憶されたｎ個の命令の中に前記第１及び第２の
原因命令のうちのいずれかが含まれていないことが前記
比較手段６により検出された場合は前記命令レジスタ２
に同時に一時記憶されたｎ個の命令を同時実行すべきｎ
個の命令として発行し、前記命令レジスタ２に同時に一
時記憶されたｎ個の命令の中に前記第１及び第２の原因
命令のいずれもが含まれていることが前記比較手段６に
より検出された場合は前記命令置換手段１８から出力さ
れた前記第１の原因命令と前記第１の補償命令とを含む
（上記の例では命令Ｉ１１，Ｉ０２を含む）ｎ個の命令
を同時実行すべきｎ個の命令として発行したうえで前記
命令置換手段１８から次に出力された前記第２の原因命
令と前記第２の補償命令とを含む（上記の例では命令Ｉ
１２，Ｉ０１を含む）ｎ個の命令を次に同時実行すべき
ｎ個の命令として発行しかつ前記命令レジスタ２に保持
されたｎ個の後続命令をその次に同時実行すべきｎ個の
命令として発行するための命令選択手段１０とを備えた
構成を採用したものである。

【００１２】また、請求項５の発明は、請求項３の発明
の場合と同様に複数の命令を同時に実行できるスーパー
スケーラー型のマイクロプロセッサにおいて例えば命令
Ｉ１１，Ｉ１２の同時実行に続けて命令Ｉ２１，Ｉ２２
を同時実行すればシーケンス誤動作が発生するけれども
命令Ｉ１１，Ｉ１２の次に命令Ｉ０１，Ｉ０２を実行す
れば該シーケンス誤動作の発生を回避できる場合への対
応を可能にしたものであって、図４に示すように、実行
すべき複数の命令を格納するための命令格納手段（命令
キャッシュ）１６と、フェッチすべき命令のアドレスを
生成するための命令アドレス生成手段１４と、該命令ア
ドレス生成手段１４により生成されたアドレスに従って
前記命令格納手段１６からフェッチしたｎ個の命令を同
時に一時記憶するための命令レジスタ２と、一定の命令
（上記の例では命令Ｉ２１，Ｉ２２）が後続して実行さ
れた場合にシーケンス誤動作が発生する特定命令（上記
の例では命令Ｉ１１，Ｉ１２）を記憶するための命令記
憶手段４と、前記命令レジスタ２の記憶内容と前記命令
記憶手段４に記憶された特定命令とを比較することによ
り前記命令レジスタ２に同時に一時記憶されたｎ個の命
令の中に少なくとも要部が該特定命令と一致する原因命
令が含まれているかどうかを検出するための比較手段６
と、前記原因命令に引き続いて実行すればシーケンス誤
動作の発生を回避できる補償命令（上記の例では命令Ｉ
０１，Ｉ０２）を出力し、かつ前記命令レジスタ２に同
時に一時記憶されたｎ個の命令の中に前記原因命令が含
まれていることが前記比較手段６により検出された場合
には前記原因命令を含むｎ個の命令に後続するｎ個の後
続命令（命令Ｉ２１，Ｉ２２）が前記命令レジスタ２に
保持されるように前記命令アドレス生成手段１４にアド
レス生成の中断を指示するための命令生成手段８と、前
記命令レジスタ２に同時に一時記憶されたｎ個の命令の
各々がそれぞれ第１の入力命令として与えられかつ前記
命令生成手段８から出力された補償命令がそれぞれ第２
の入力命令として与えられ、前記命令レジスタ２に同時
に一時記憶されたｎ個の命令の中に前記原因命令が含ま
れていないことが前記比較手段６により検出された場合
は前記第１の入力命令を同時実行すべきｎ個の命令のう
ちの１つとしてそれぞれ発行し、前記命令レジスタ２に
同時に一時記憶されたｎ個の命令の中に前記原因命令が
含まれていることが前記比較手段６により検出された場
合は前記第１の入力命令を同時実行すべきｎ個の命令の
うちの１つとしてそれぞれ発行したうえで前記第２の入
力命令を次に同時実行すべきｎ個の命令のうちの１つと
してそれぞれ発行しかつ前記命令レジスタ２に保持され
たｎ個の後続命令の各々をその次に同時実行すべきｎ個
の命令のうちの１つとしてそれぞれ発行するためのｎ個
の命令選択手段１０−１，１０−２とを備えた構成を採
用したものである。

【００１３】また、請求項６の発明は、請求項４の発明
の場合と同様に複数の命令を同時に実行できるスーパー
スケーラー型のマイクロプロセッサにおいて例えば命令
Ｉ１１とＩ１２とを同時に実行したときにシーケンス誤
動作が発生する場合への対応を可能にしたものであっ
て、同じく図４に示すように、実行すべき複数の命令を
格納するための命令格納手段（命令キャッシュ）１６
と、フェッチすべき命令のアドレスを生成するための命
令アドレス生成手段１４と、該命令アドレス生成手段１
４により生成されたアドレスに従って前記命令格納手段
１６からフェッチしたｎ個の命令を同時に一時記憶する
ための命令レジスタ２と、同時に実行された場合にシー
ケンス誤動作が発生する第１及び第２の特定命令（上記
の例では命令Ｉ１１，Ｉ１２）を記憶するための命令記
憶手段４と、前記命令レジスタ２の記憶内容と前記命令
記憶手段４に記憶された第１及び第２の特定命令とを比
較することにより前記命令レジスタ２に同時に一時記憶
されたｎ個の命令の中に少なくとも要部が該第１の特定
命令と一致する第１の原因命令（例えば第１の特定命令
と完全に一致する命令Ｉ１１）と少なくとも要部が該第
２の特定命令と一致する第２の原因命令（例えば第２の
特定命令と完全に一致する命令Ｉ１２）とがいずれも含
まれているかどうかを検出するための比較手段６と、前
記第１の原因命令と同時に実行してもシーケンス誤動作
が発生しない第１の補償命令（例えば命令Ｉ０２）と、
前記第２の原因命令と同時に実行してもシーケンス誤動
作が発生しない第２の補償命令（例えば命令Ｉ０１）と
を出力し、かつ前記命令レジスタ２に同時に一時記憶さ
れたｎ個の命令の中に前記第１及び第２の原因命令のい
ずれもが含まれていることが前記比較手段６により検出
された場合には前記第１及び第２の原因命令を含むｎ個
の命令に後続するｎ個の後続命令（例えば命令Ｉ２１，
Ｉ２２）が前記命令レジスタ２に保持されるように前記
命令アドレス生成手段１４にアドレス生成の中断を指示
するための命令生成手段８と、前記命令レジスタ２に同
時に一時記憶されたｎ個の命令の各々がそれぞれ入力命
令として与えられ該ｎ個の命令の中に前記第１及び第２
の原因命令のうちのいずれかが含まれていないことが前
記比較手段６により検出された場合は該入力命令を同時
実行すべきｎ個の命令のうちの１つとしてそれぞれ発行
するためのｎ個の命令選択手段１０−１，１０−２とを
備え、前記命令レジスタ２に同時に一時記憶されたｎ個
の命令の中に前記第１及び第２の原因命令のいずれもが
含まれていることが前記比較手段６により検出された場
合には、前記ｎ個の命令選択手段１０−１，１０−２の
うち前記第１の原因命令の入力を受けた第１の命令選択
手段（例えば１０−１）は該第１の原因命令（上記の例
では命令Ｉ１１）を、前記ｎ個の命令選択手段のうち前
記第２の原因命令の入力を受けた第２の命令選択手段
（例えば１０−２）は前記命令生成手段から出力された
第１の補償命令（上記の例では命令Ｉ０２）を各々同時
実行すべきｎ個の命令のうちの１つとしてそれぞれ発行
したうえで、前記第１の命令選択手段は前記命令生成手
段から出力された第２の補償命令（上記の例では命令Ｉ
０１）を、前記第２の命令選択手段は該第２の原因命令
（上記の例では命令Ｉ１２）を各々同時実行すべきｎ個
の命令のうちの１つとしてそれぞれ発行し、かつ前記第
１及び第２の命令選択手段（１０−１，１０−２）は前
記命令レジスタ２に保持されたｎ個の後続命令の各々を
その次に同時実行すべきｎ個の命令のうちの１つとして
それぞれ発行する機能を有する構成を採用したものであ
る。

【００１４】また、請求項７の発明は、複数の命令を同
時に実行できるスーパースケーラー型のマイクロプロセ
ッサにおいて例えば命令Ｉ１１，Ｉ１２の同時実行に続
いて命令Ｉ２１，Ｉ２２を同時実行したうえで更に命令
Ｉ３１，Ｉ３２を同時実行すればシーケンス誤動作が発
生するけれども命令Ｉ１１，Ｉ１２及び命令Ｉ２１，Ｉ
２２の連続同時実行の次に命令Ｉ０１，Ｉ０２を実行す
れば該シーケンス誤動作の発生を回避できる場合への対
応を可能にしたものであって、図５に示すように、実行
すべき複数の命令を格納するための命令格納手段（命令
キャッシュ）１６と、フェッチすべき命令のアドレスを
生成するための命令アドレス生成手段１４と、該命令ア
ドレス生成手段１４により生成されたアドレスに従って
前記命令格納手段１６からフェッチしたｎ個の命令を同
時に一時記憶するための命令レジスタ２と、連続して実
行された後にさらに一定の命令（上記の例では命令Ｉ３
１，Ｉ３２）が後続して実行された場合にシーケンス誤
動作が発生する第１及び第２の特定命令（上記の例では
命令Ｉ１１，Ｉ１２及び命令Ｉ２１，Ｉ２２）を記憶す
るための命令記憶手段４と、前記命令レジスタ２の記憶
内容と前記命令記憶手段４に記憶された第１及び第２の
特定命令とを比較することにより前記命令レジスタ２に
同時に一時記憶されたｎ個の命令の中に少なくとも要部
が該第１の特定命令と一致する第１の原因命令が含まれ
かつ該第１の原因命令に引き続いて少なくとも要部が該
第２の特定命令と一致する第２の原因命令が該命令レジ
スタ２に一時記憶されたかどうかを検出するための比較
手段６と、前記第１及び第２の原因命令に引き続いて実
行すればシーケンス誤動作の発生を回避できる補償命令
（上記の例では命令Ｉ０１，Ｉ０２）を出力し、かつ前
記第１の原因命令に引き続いて前記第２の原因命令が前
記命令レジスタ２に一時記憶されたことが前記比較手段
６により検出された場合には前記第２の原因命令を含む
ｎ個の命令に後続するｎ個の後続命令（命令Ｉ３１，Ｉ
３２）が前記命令レジスタ２に保持されるように前記命
令アドレス生成手段１４にアドレス生成の中断を指示す
るための命令生成手段８と、前記命令レジスタ２に同時
に一時記憶されたｎ個の命令の各々がそれぞれ入力命令
として与えられ前記第１の原因命令に引き続いて前記第
２の原因命令が前記命令レジスタ２に一時記憶されるこ
とがなかったことが前記比較手段６により検出された場
合は該入力命令を同時実行すべきｎ個の命令のうちの１
つとしてそれぞれ発行するためのｎ個の命令選択手段１
０−１，１０−２とを備え、前記第１の原因命令に引き
続いて前記第２の原因命令が前記命令レジスタ２に一時
記憶されたことが前記比較手段６により検出された場合
には、前記ｎ個の命令選択手段１０−１，１０−２のう
ち前記第１及び第２の原因命令の入力を順次受けた命令
選択手段は、該第１及び第２の原因命令を各々同時実行
すべきｎ個の命令のうちの１つとして順次発行したうえ
で、前記命令生成手段８から出力された補償命令を次に
同時実行すべきｎ個の命令のうちの１つとして発行し、
かつ前記命令レジスタ２に保持されたｎ個の後続命令の
うちの１つをその次に同時実行すべきｎ個の命令のうち
の１つとして発行する機能を有する構成を採用したもの
である。

【００１５】さらに、請求項８の発明では命令記憶手段
４は特定命令が命令の実行によって書き込まれるものと
する。また、請求項９の発明では命令生成手段８は補償
命令が命令の実行によって変更され得るものとする。

【００１６】

【作用】上記請求項１〜９の発明によれば、命令記憶手
段４にシーケンス誤動作の原因となる特定命令を記憶さ
せておき、命令レジスタ２に順次一時記憶される命令の
シーケンスを比較手段６により検査し、前記特定命令を
含むシーケンスが検出された場合は該命令シーケンスを
変更して誤動作の発生を回避させるような補償命令を、
命令アドレス生成手段１４によってアドレスが指定され
る命令格納手段１６とは別の命令生成手段８からハード
ウェアで発行する。しかも、補償命令の発行後には、ア
ドレス生成の中断の結果として命令レジスタ２に保持さ
れた後続命令が命令格納手段１６へのアクセスなしに直
ちに発行される。

【００１７】

【実施例】

（実施例１）図１は本発明の第１の実施例を示すブロッ
ク図である。図１において、２は命令レジスタ、４は命
令記憶手段、６は命令レジスタ２の内容と命令記憶手段
４の内容とが一致しているかどうかを検出するための比
較手段、８は命令生成手段、１０は命令選択手段、１２
は命令を解読及び実行する命令実行手段、１４は命令ア
ドレスを生成する命令アドレス生成手段、１６は命令を
記憶するための命令キャッシュである。ただし、以下の
説明では説明を簡単にするために１命令の語長を例えば
３２ビットの固定長とする。

【００１８】最初に、通常のシーケンスについて説明す
る。命令フェッチステージでは命令アドレス生成手段１
４で生成された命令アドレスＩＡが命令キャッシュ１６
に転送されてアクセスを行い、読み出された命令ＩＣが
命令レジスタ２に格納される。命令記憶手段４は、比較
手段６が比較動作を行わないように初期化状態“Ｌ”
（ディセーブル状態）の比較イネーブルビットＩＶを出
力する。この場合の命令生成手段８は、命令ＩＧを生成
することはなく、命令レジスタ２の内容ＩＲが命令選択
手段１０で選択されるように“Ｌ”の選択信号ＩＳを出
力する。そして、命令選択手段１０は、命令レジスタ２
の内容ＩＲを次のサイクル（命令解読ステージ）で実行
される命令ＩＥとして命令実行手段１２に発行する。発
行された命令は命令実行手段１２で実行される。この命
令実行手段１２は、例えばロード命令、ストア命令、算
術論理演算命令、シフト命令、浮動小数点演算命令、条
件分岐命令、無条件分岐命令などの命令を実行すること
ができる。

【００１９】次に、マイクロプロセッサの評価段階にお
いて発見されたシーケンス誤動作の回避動作について説
明する。評価の結果から例えば特定の命令Ｉ１の直後に
一定の命令Ｉ０を実行しなければシーケンス誤動作が発
生することが分かっている場合には、まず命令ＩＸを用
いて命令記憶手段４に命令Ｉ１を書き込み、比較イネー
ブルビットＩＶを“Ｈ”にセットしてイネーブル状態に
する。この場合に命令Ｉ１の３２ビット全てを比較する
必要がない場合（例えば命令で指定できるレジスタ番号
など）もあるので、後に説明するように比較を行わなけ
ればならないビットを指定するためのマスクレジスタを
設け、このマスクレジスタに値を設定することで命令Ｉ
１の要部例えばオペコード部のみの一致を検査する構成
を採用することができる。また、このようなマスクレジ
スタへの書き込みを命令によって行うことも可能であ
る。さらに、命令ＩＹを用いて命令生成手段８が出力Ｉ
Ｇとして命令Ｉ０を生成できるように設定する。

【００２０】比較手段６は、各サイクル毎に命令レジス
タ２の内容ＩＲと命令記憶手段４の内容ＩＤ（例えば命
令Ｉ１）とが一致しているかどうかを調べる。この比較
手段６は、一致を検出したときには一致検出信号ＩＭを
“Ｈ”にセットして命令生成手段８に与える。“Ｈ”の
一致検出信号ＩＭを受けた命令生成手段８は、命令Ｉ１
が命令実行手段１２に転送された次のサイクルに命令生
成手段８で生成した命令ＩＧ（例えば命令Ｉ０）を挿入
するように命令選択手段１０に“Ｈ”の選択信号ＩＳを
与え、かつ命令アドレス生成手段１４及び命令レジスタ
２に次のサイクルの命令フェッチ動作を停止させるよう
に“Ｈ”のウェイト要求信号ＣＰを与える。つまり、
“Ｈ”のウェイト要求信号ＣＰを受けた命令アドレス生
成手段１４は、次のサイクルのアドレス生成を行わずに
現在のアドレスを保持するのである。例えばこの“Ｈ”
のウェイト要求信号ＣＰにより一致検出信号ＩＭをリセ
ットすれば、比較手段６の状態を通常の命令シーケンス
に戻すことができる。

【００２１】以上のようにして命令生成手段８が命令選
択手段１０を通して命令実行手段１２に命令Ｉ０を供給
した後は、選択信号ＩＳを“Ｌ”に戻すとともに、ウェ
イト要求信号ＣＰを“Ｌ”にすることにより命令フェッ
チ動作を再開させる。ウェイト要求信号ＣＰが“Ｌ”に
なると、命令アドレス生成手段１４はアドレスＩＡを生
成して命令キャッシュ１６のアクセスを再開するのであ
る。以下、シーケンス誤動作を発生させる命令シーケン
スが再び検出されるまで、通常の命令シーケンスで命令
の実行が行われる。

【００２２】図６は本実施例の動作を示す動作波形図で
ある。命令フェッチのために命令アドレス生成手段１４
は命令アドレスＩＡをサイクル毎生成して命令キャッシ
ュ１６をアクセスする。命令レジスタ２は、命令Ｉ１、
命令Ｉ２、命令Ｉ３を順次記憶する。一方、命令記憶手
段４は命令Ｉ１を記憶している。比較手段６は、命令Ｉ
１の実行直後に必ず命令Ｉ０を実行するように、命令Ｉ
１を検出すると“Ｈ”の一致検出信号ＩＭを命令生成手
段８に与える。命令生成手段８は命令Ｉ０を発行すると
ともに、命令選択手段１０に“Ｈ”の選択信号ＩＳを与
えて命令Ｉ１の次のサイクルに命令Ｉ０を命令実行手段
１２に発行するようにしている。これによって、特定の
命令シーケンス（例えば命令Ｉ１の直後に命令Ｉ０以外
の命令が実行される場合）に起因して発生するシーケン
ス誤動作のためにマイクロプロセッサが正常に動作しな
くなることを回避することができる。なお、命令生成手
段８は、命令Ｉ０の出力と同時に命令アドレス生成手段
１４及び命令レジスタ２を制御するためのウェイト要求
信号ＣＰを出力して命令レジスタ２に次のサイクルでも
命令Ｉ２を保持させる。命令アドレスＩＡの生成を停止
することで命令キャッシュ１６のアクセスを中断するの
である。したがって、命令Ｉ１、命令Ｉ０及び命令Ｉ２
という命令シーケンスを実現するうえで挿入すべき命令
Ｉ０を得るために命令キャッシュ１６をアクセスする必
要がないだけでなく、その後続命令Ｉ２を得るために命
令キャッシュ１６を再度アクセスする必要もなく、該命
令シーケンスが円滑かつ高速に実行されることとなる。

【００２３】以上の説明から明らかなように本実施例に
よれば、特定の命令の直後に一定の命令を実行しなけれ
ばシーケンス誤動作が発生する場合に対応することがで
きる。なお、図１では１命令だけを記憶する１つの命令
記憶手段４を設けた場合について説明しているが、もち
ろん複数個の命令記憶手段と各命令記憶手段に対応する
複数個の比較手段とを具備し、かつ各比較手段の出力に
対応した命令生成手段を具備したものであっても同等の
効果が得られることは言うまでもない。

【００２４】（実施例２）上記第１の実施例は特定の命
令の直後に一定の命令以外の命令が実行された場合に発
生するシーケンス誤動作への対応を可能にしたものであ
ったが、それだけでは必ずしも全てのシーケンス誤動作
を防止できるわけではない。そこで、特定の２個の命令
が連続して実行された直後に一定の命令以外の命令が実
行された場合に発生するシーケンス誤動作への対応を可
能にしたものを第２の実施例として説明する。

【００２５】図２は本発明の第２の実施例を示すブロッ
ク図である。図２において、２は命令レジスタである。
４は２個の命令が記憶できる命令記憶手段であって、第
１及び第２の命令記憶手段４−１，４−２で構成され
る。６は比較手段であって、第１及び第２の比較手段６
−１，６−２で構成される。８は命令生成手段、１０は
命令選択手段、１２は命令実行手段、１４は命令アドレ
ス生成手段、１６は命令キャッシュである。図７は本実
施例の動作を示す動作波形図である。

【００２６】第１のサイクルで命令Ｉ１が実行され、第
２のサイクルで命令Ｉ２が実行された直後に、第３のサ
イクルで命令Ｉ３が実行されたときにマイクロプロセッ
サがシーケンス誤動作を発生する場合を例に挙げて、図
２及び図７に基づいて本実施例の動作を説明する。

【００２７】まず最初に、命令ＩＸ１により第１の命令
記憶手段４−１に命令Ｉ１を書き込み、第１の比較イネ
ーブルビットＩＶ１をセットする。次に、命令ＩＸ２に
より第２の命令記憶手段４−２に命令Ｉ２を書き込み、
第２の比較イネーブルビットＩＶ２をセットする。次
に、命令ＩＹにより命令生成手段８が命令Ｉ０を生成で
きるようにする。第１の比較手段６−１は、各サイクル
毎に命令レジスタ２の内容ＩＲと第１の命令記憶手段４
−１の内容ＩＤ１（例えば命令Ｉ１）とが一致している
かどうかを調べる。第１の比較手段６−１で一致を検出
したときに、次のサイクルで第２の比較手段６−２は命
令レジスタ２の内容ＩＲと第２の命令記憶手段４−２の
内容ＩＤ２（例えば命令Ｉ２）とが一致しているかどう
かを調べる。第２の比較手段６−２でも一致が検出され
た場合には、さらに次のサイクルで命令生成手段８が命
令ＩＧ（例えば命令Ｉ０）を生成して、この命令を命令
実行手段１２に発行する。これにより、上記のように命
令が連続する命令シーケンスの検出と、該命令シーケン
スに起因する誤動作を回避するための命令の生成とを行
うことができる。

【００２８】この動作を具体的かつ詳細に説明すると、
第１のサイクルで命令Ｉ１が第１の比較手段６−１で検
出されて第１の一致検出信号ＩＭ１が“Ｈ”にセットさ
れる。次に、第２のサイクルで命令Ｉ２が第２の比較手
段６−２で検出されて第２の一致検出信号ＩＭ２が
“Ｈ”にセットされる。ここで、第２の一致検出信号Ｉ
Ｍ２がセットされなければ、第１の一致検出信号ＩＭ１
はリセット状態に戻される。両一致検出信号ＩＭ１，Ｉ
Ｍ２がいずれも“Ｈ”になると、第３のサイクルで命令
生成手段８は、命令選択信号ＩＳを“Ｈ”にセットし、
命令Ｉ０を命令選択手段１０に与える。命令選択手段１
０は、同じく第３のサイクルで命令Ｉ０を選択し、この
命令を命令実行手段１２に発行する。また命令生成手段
８は、同時にウェイト要求信号ＣＰを“Ｈ”にセットし
て命令アドレス生成手段１４の動作を停止させる。この
結果、命令Ｉ３は第３のサイクルから第４のサイクルに
かけて命令レジスタ２に保持され、該保持された命令Ｉ
３が命令Ｉ０に続いて直ちに命令実行手段１２に発行さ
れることとなる。なお、例えばこの“Ｈ”のウェイト要
求信号ＣＰにより第１及び第２の一致検出信号ＩＭ１，
ＩＭ２をリセットすれば、第１及び第２の比較手段６−
１，６−２の状態を通常の命令シーケンスに戻すことが
できる。

【００２９】以上の説明から明らかなように本実施例に
よれば、連続した複数の特定命令の直後に一定の命令を
実行しなければシーケンス誤動作が発生する場合に対応
することができる。なお、シーケンス誤動作の防止にあ
たってはマイクロプロセッサの内部のパイプラインの段
数を越えるシーケンスまでを検出する必要はない。例え
ばマイクロプロセッサの内部のパイプライン構成が４段
（例えば命令フェッチ、ロード、実行及びストアの４
段）ならば、５命令におよぶシーケンスまで検出する必
要はない。

【００３０】（実施例３）図３は本発明の第３の実施例
を示すブロック図である。本実施例は、複数の命令を同
時に実行できるように複数個の命令実行手段を備えたス
ーパースケーラー型のマイクロプロセッサにおいて、特
定の命令の直後に一定の命令を実行しなければシーケン
ス誤動作が発生する場合への対応を可能にしたものであ
る。図３において、２は２個の命令を記憶できる命令レ
ジスタ、４は命令記憶手段、６は比較手段、８は命令生
成手段、１０は命令選択手段、１２−１，１２−２は各
々第１及び第２の命令実行手段、１４は命令アドレス生
成手段、１６は命令キャッシュ、１８は命令の発行順序
を変更するための命令置換手段である。ただし、説明を
容易にするために命令実行手段の数を２個（１２−１，
１２−２）に限定し、これに対応して命令レジスタ２が
２個の命令を記憶できる場合を示したものである。

【００３１】最初に、通常のシーケンスについて説明す
る。命令フェッチステージでは命令アドレス生成手段１
４で生成された命令アドレスＩＡが命令キャッシュ１６
に転送されてアクセスを行い、読み出された２個の命令
ＩＣ１，ＩＣ２が命令レジスタ２に格納される。命令記
憶手段４は、比較手段６が比較動作を行わないように初
期化状態“Ｌ”（ディセーブル状態）の比較イネーブル
ビットＩＶを出力する。この場合の命令生成手段８は、
命令ＩＧ１，ＩＧ２を生成することはなく、命令レジス
タ２の内容ＩＲ１，ＩＲ２が命令置換手段１８から出力
されるように該命令置換手段１８に命令の置換に関する
情報ＲＥＰを与える。また、命令生成手段８は命令レジ
スタ２の内容ＩＲ１，ＩＲ２が命令選択手段１０で選択
されるように“Ｌ”の選択信号ＩＳを出力する。そし
て、命令選択手段１０は、命令レジスタ２の内容ＩＲ
１，ＩＲ２を次のサイクル（命令解読ステージ）で実行
される命令ＩＥ１，ＩＥ２として第１及び第２の命令実
行手段１２−１，１２−２にそれぞれ発行する。第１及
び第２の命令実行手段１２−１，１２−２は、各々例え
ばロード命令、ストア命令、算術論理演算命令、シフト
命令、浮動小数点演算命令、条件分岐命令、無条件分岐
命令などの命令を実行することができる。

【００３２】次に、マイクロプロセッサの評価段階にお
いて発見されたシーケンス誤動作の回避動作について説
明する。評価の結果から例えば特定の命令Ｉ１１，Ｉ１
２の直後に一定の命令Ｉ０１，Ｉ０２を実行しなければ
シーケンス誤動作が発生することが分かっている場合に
は、まず命令ＩＸ１，ＩＸ２を用いて命令記憶手段４に
命令Ｉ１１，Ｉ１２を書き込み、比較イネーブルビット
ＩＶを“Ｈ”にセットしてイネーブル状態にする。この
場合に命令Ｉ１１，Ｉ１２の６４ビット（２命令分）全
てを比較する必要がない場合（例えば命令で指定できる
レジスタ番号など）もあるので、第１の実施例の場合と
同様に比較を行わなければならないビットを指定するた
めのマスクレジスタを設け、このマスクレジスタに値を
設定することで命令Ｉ１１，Ｉ１２の各々の要部例えば
オペコード部のみの一致を検査する構成を採用すること
ができる。また、このようなマスクレジスタへの書き込
みを命令によって行うことも可能である。さらに、命令
ＩＹ１，ＩＹ２を用いて命令生成手段８が出力ＩＧ１，
ＩＧ２として命令Ｉ０１，Ｉ０２を生成できるように設
定する。

【００３３】比較手段６は、各サイクル毎に命令レジス
タ２の内容ＩＲ１，ＩＲ２と命令記憶手段４の内容ＩＤ
１，ＩＤ２（例えば命令Ｉ１１，Ｉ１２）とが一致して
いるかどうかを調べる。この比較手段６は、一致を検出
したときには一致検出信号ＩＭを“Ｈ”にセットして命
令生成手段８に与える。“Ｈ”の一致検出信号ＩＭを受
けた命令生成手段８は、命令Ｉ０１，Ｉ０２を生成して
命令置換手段１８に与える。同時に命令生成手段８から
命令置換手段１８へ命令の置換に関する情報ＲＥＰが送
られ、この情報に応じて命令置換手段１８が命令レジス
タ２の内容ＩＲ１，ＩＲ２と命令生成手段８から出力さ
れた命令Ｉ０１，Ｉ０２との置換を実行し、この置換の
結果が出力ＩＲＰ１，ＩＲＰ２として命令選択手段１０
に与えられる。上記のように特定の命令の直後に一定の
命令を実行しなければシーケンス誤動作が発生する場合
への対応を可能にするためには、命令置換手段１８は命
令レジスタ２の内容ＩＲ１，ＩＲ２の全体を命令Ｉ０
１，Ｉ０２に置き換える。これにより、該命令置換手段
１８の出力ＩＲＰ１，ＩＲＰ２として命令Ｉ０１，Ｉ０
２が命令選択手段１０に与えられる。さらに命令生成手
段８は、命令Ｉ１１，Ｉ１２が第１及び第２の命令実行
手段１２−１，１２−２に各々転送された次のサイクル
に命令置換手段１８の出力である命令ＩＧ１，ＩＧ２
（例えば命令Ｉ０１，Ｉ０２）を挿入するように命令選
択手段１０に“Ｈ”の選択信号ＩＳを与え、かつ命令ア
ドレス生成手段１４及び命令レジスタ２に次のサイクル
の命令フェッチ動作を停止させるように“Ｈ”のウェイ
ト要求信号ＣＰを与える。なお、例えばこの“Ｈ”のウ
ェイト要求信号ＣＰにより一致検出信号ＩＭをリセット
すれば、比較手段６の状態を通常の命令シーケンスに戻
すことができる。

【００３４】以上のようにして命令生成手段８が命令置
換手段１８及び命令選択手段１０を通して第１及び第２
の命令実行手段１２−１，１２−２に各々命令Ｉ０１，
Ｉ０２を供給した後は、選択信号ＩＳを“Ｌ”に戻すと
ともに、ウェイト要求信号ＣＰを“Ｌ”にすることによ
り命令フェッチ動作を再開させる。ウェイト要求信号Ｃ
Ｐが“Ｌ”になると、命令アドレス生成手段１４はアド
レスＩＡを生成して命令キャッシュ１６のアクセスを再
開するのである。

【００３５】図８は本実施例の動作を示す動作波形図で
ある。命令フェッチのために命令アドレス生成手段１４
は命令アドレスＩＡをサイクル毎生成して命令キャッシ
ュ１６をアクセスする。命令レジスタ２は、命令アドレ
スＩＡ（ｎ）に対して命令Ｉ１１，Ｉ１２を、命令アド
レスＩＡ（ｎ＋１）に対して命令Ｉ２１，Ｉ２２を、命
令アドレスＩＡ（ｎ＋２）に対して命令Ｉ３１，Ｉ３２
を順次各々記憶する。一方、命令記憶手段４は命令Ｉ１
１，Ｉ１２を記憶している。比較手段６は、命令Ｉ１
１，Ｉ１２の実行直後に必ず命令Ｉ０１，Ｉ０２を実行
するように、命令Ｉ１１，Ｉ１２を検出すると“Ｈ”の
一致検出信号ＩＭを命令生成手段８に与える。命令生成
手段８は命令Ｉ０１，Ｉ０２を発行するとともに、命令
選択手段１０に“Ｈ”の選択信号ＩＳを与えて命令Ｉ１
１，Ｉ１２の次のサイクルに命令Ｉ０１，Ｉ０２を第１
及び第２の命令実行手段１２−１，１２−２に各々発行
するようにしている。これによって、特定の命令シーケ
ンス（例えば命令Ｉ１１，Ｉ１２の直後に命令Ｉ０１，
Ｉ０２以外の命令が実行される場合）に起因して発生す
るシーケンス誤動作のためにマイクロプロセッサが正常
に動作しなくなることを回避することができる。なお、
命令生成手段８は、命令Ｉ０１，Ｉ０２の出力と同時に
命令アドレス生成手段１４及び命令レジスタ２を制御す
るためのウェイト要求信号ＣＰを出力して命令レジスタ
２に次のサイクルでも命令Ｉ２１，Ｉ２２を保持させ
る。命令アドレスＩＡの生成を停止することで命令キャ
ッシュ１６のアクセスを中断するのである。したがっ
て、命令Ｉ１１，Ｉ１２、命令Ｉ０１，Ｉ０２及び命令
Ｉ２１，Ｉ２２という命令シーケンスを実現するうえで
挿入すべき命令Ｉ０１，Ｉ０２を得るために命令キャッ
シュ１６をアクセスする必要がないだけでなく、その後
続命令Ｉ２１，Ｉ２２を得るために命令キャッシュ１６
を再度アクセスする必要もなく、該命令シーケンスが円
滑かつ高速に実行されることとなる。

【００３６】以上の説明から明らかなように本実施例に
よれば、複数の命令を同時に実行できるスーパースケー
ラー型のマイクロプロセッサにおいて特定の命令の直後
に一定の命令を実行しなければシーケンス誤動作が発生
する場合に対応することができる。なお、図３では命令
レジスタ２が２命令を記憶し、これに対応して２命令だ
けを記憶する１つの命令記憶手段４を設けた場合につい
て説明しているが、もちろん複数個の命令記憶手段と各
命令記憶手段に対応する複数個の比較手段とを具備し、
かつ各比較手段の出力に対応した命令生成手段を具備し
たものであっても同等の効果が得られることは言うまで
もない。

【００３７】さて、上記の説明では命令Ｉ１１，Ｉ１２
の次のサイクルに命令Ｉ０１，Ｉ０２を挿入することで
シーケンス誤動作を回避する場合を説明したが、複数の
命令を同時に実行できるスーパースケーラー型のマイク
ロプロセッサでは例えば命令Ｉ１１とＩ１２とを同時に
実行したときにシーケンス誤動作が発生する場合も考え
られる。このようなシーケンス誤動作を回避するために
は、命令置換手段１８は、命令Ｉ１１，Ｉ１２の同時実
行を避けるように命令の置き換えを行う。例えば命令Ｉ
１１，Ｉ０２（あるいは命令Ｉ０１，Ｉ１２）を先に第
１及び第２の命令実行手段１２−１，１２−２に各々送
り、次のサイクルで命令Ｉ０１，Ｉ１２（あるいは命令
Ｉ１１，Ｉ０２）を第１及び第２の命令実行手段１２−
１，１２−２に各々送るように命令の置換を実行するの
である。この場合、命令Ｉ０１，Ｉ０２として例えばＮ
ＯＰ命令を採用することができる。

【００３８】（実施例４）図４は本発明の第４の実施例
を示すブロック図である。本実施例も、複数の命令を同
時に実行できるように複数個の命令実行手段を備えたス
ーパースケーラー型のマイクロプロセッサにおいて、特
定の命令の直後に一定の命令を実行しなければシーケン
ス誤動作が発生する場合への対応を可能にしたものであ
る。図４において、２は２個の命令を記憶できる命令レ
ジスタ、４は命令記憶手段、６は比較手段、８は命令生
成手段、１０−１，１０−２は各々第１及び第２の命令
選択手段、１２−１，１２−２は各々第１及び第２の命
令実行手段、１４は命令アドレス生成手段、１６は命令
キャッシュである。ただし、説明を容易にするために命
令実行手段を２個（１２−１，１２−２）に限定し、こ
れに対応して命令レジスタ２が２個の命令を記憶できる
場合について説明する。

【００３９】最初に、通常のシーケンスについて説明す
る。命令フェッチステージでは命令アドレス生成手段１
４で生成された命令アドレスＩＡが命令キャッシュ１６
に転送されてアクセスを行い、読み出された２個の命令
ＩＣ１，ＩＣ２が命令レジスタ２に格納される。命令記
憶手段４は、比較手段６が比較動作を行わないように初
期化状態“Ｌ”（ディセーブル状態）の比較イネーブル
ビットＩＶを出力する。この場合の命令生成手段８は、
命令ＩＧ１，ＩＧ２を生成することはなく、命令レジス
タ２の内容ＩＲ１，ＩＲ２が第１及び第２の命令選択手
段１０−１，１０−２で各々選択されるように、いずれ
も“Ｌ”の第１及び第２の選択信号ＩＳ１，ＩＳ２を出
力する。そして、第１及び第２の命令選択手段１０−
１，１０−２は、命令レジスタ２の内容ＩＲ１，ＩＲ２
の各々を次のサイクル（命令解読ステージ）で実行され
る命令ＩＥ１，ＩＥ２として第１及び第２の命令実行手
段１２−１，１２−２にそれぞれ発行する。

【００４０】次に、マイクロプロセッサの評価段階にお
いて発見されたシーケンス誤動作の回避動作について説
明する。評価の結果から例えば特定の命令Ｉ１１，Ｉ１
２の直後に一定の命令Ｉ０１，Ｉ０２を実行しなければ
シーケンス誤動作が発生することが分かっている場合に
は、まず命令ＩＸ１，ＩＸ２を用いて命令記憶手段４に
命令Ｉ１１，Ｉ１２を書き込み、比較イネーブルビット
ＩＶを“Ｈ”にセットしてイネーブル状態にする。この
場合に命令Ｉ１１，Ｉ１２の６４ビット（２命令分）全
てを比較する必要がない場合（例えば命令で指定できる
レジスタ番号など）もあるので、第１の実施例の場合と
同様に比較を行わなければならないビットを指定するた
めのマスクレジスタを設け、このマスクレジスタに値を
設定することで命令Ｉ１１，Ｉ１２の各々の要部例えば
オペコード部のみの一致を検査する構成を採用すること
ができる。また、このようなマスクレジスタへの書き込
みを命令によって行うことも可能である。さらに、命令
ＩＹ１，ＩＹ２を用いて命令生成手段８が出力ＩＧ１，
ＩＧ２として命令Ｉ０１，Ｉ０２を生成できるように設
定する。

【００４１】比較手段６は、各サイクル毎に命令レジス
タ２の内容ＩＲ１，ＩＲ２と命令記憶手段４の内容ＩＤ
１，ＩＤ２（例えば命令Ｉ１１，Ｉ１２）とが一致して
いるかどうかを調べる。この比較手段６は、一致を検出
したときには一致検出信号ＩＭを“Ｈ”にセットして命
令生成手段８に与える。“Ｈ”の一致検出信号ＩＭを受
けた命令生成手段８は、命令Ｉ０１，Ｉ０２を生成し、
生成した各々の命令を第１及び第２の命令選択手段１０
−１，１０−２にそれぞれ与える。同時に命令生成手段
８から第１及び第２の命令選択手段１０−１，１０−２
へ命令の選択に関する情報として各々第１及び第２の選
択信号ＩＳ１，ＩＳ２が送られる。第１の命令選択手段
１０−１は、第１の選択信号ＩＳ１に基づいて命令レジ
スタ２の内容ＩＲ１と命令生成手段８から出力された命
令Ｉ０１とのうちのいずれか一方を選択し、選択した命
令を第１の出力命令ＩＥ１として第１の命令実行手段１
２−１に与える。一方、第２の命令選択手段１０−２
は、第２の選択信号ＩＳ２に基づいて命令レジスタ２の
内容ＩＲ２と命令生成手段８から出力された命令Ｉ０２
とのうちのいずれか一方を選択し、選択した命令を第２
の出力命令ＩＥ２として第２の命令実行手段１２−２に
与える。上記のように特定の命令の直後に一定の命令を
実行しなければシーケンス誤動作が発生する場合への対
応を可能にするためには、第１及び第２の命令選択手段
１０−１，１０−２は、各々命令レジスタ２の内容ＩＲ
１，ＩＲ２を選択したうえで、次のサイクルで命令Ｉ０
１，Ｉ０２を選択する。すなわち、命令生成手段８は、
命令Ｉ１１，Ｉ１２が第１及び第２の命令実行手段１２
−１，１２−２に各々転送された次のサイクルに命令生
成手段８の出力である命令ＩＧ１，ＩＧ２（例えば命令
Ｉ０１，Ｉ０２）を挿入するように第１及び第２の命令
選択手段１０−１，１０−２に各々いずれも“Ｈ”の第
１及び第２の選択信号ＩＳ１，ＩＳ２を与え、かつ命令
アドレス生成手段１４及び命令レジスタ２に次のサイク
ルの命令フェッチ動作を停止させるように“Ｈ”のウェ
イト要求信号ＣＰを与える。なお、例えばこの“Ｈ”の
ウェイト要求信号ＣＰにより一致検出信号ＩＭをリセッ
トすれば、比較手段６の状態を通常の命令シーケンスに
戻すことができる。

【００４２】以上のようにして命令生成手段８が第１及
び第２の命令選択手段１０−１，１０−２をそれぞれ通
して第１及び第２の命令実行手段１２−１，１２−２に
各々命令Ｉ０１，Ｉ０２を供給した後は、第１及び第２
の選択信号ＩＳ１，ＩＳ２をいずれも“Ｌ”に戻すとと
もに、ウェイト要求信号ＣＰを“Ｌ”にすることにより
命令フェッチ動作を再開させる。ウェイト要求信号ＣＰ
が“Ｌ”になると、命令アドレス生成手段１４はアドレ
スＩＡを生成して命令キャッシュ１６のアクセスを再開
するのである。

【００４３】図９は本実施例の動作を示す動作波形図で
ある。命令フェッチのために命令アドレス生成手段１４
は命令アドレスＩＡをサイクル毎生成して命令キャッシ
ュ１６をアクセスする。命令レジスタ２は、命令アドレ
スＩＡ（ｎ）に対して命令Ｉ１１，Ｉ１２を、命令アド
レスＩＡ（ｎ＋１）に対して命令Ｉ２１，Ｉ２２を、命
令アドレスＩＡ（ｎ＋２）に対して命令Ｉ３１，Ｉ３２
を順次各々記憶する。一方、命令記憶手段４は命令Ｉ１
１，Ｉ１２を記憶している。比較手段６は、命令Ｉ１
１，Ｉ１２の実行直後に必ず命令Ｉ０１，Ｉ０２を実行
するように、命令Ｉ１１，Ｉ１２を検出すると“Ｈ”の
一致検出信号ＩＭを命令生成手段８に与える。命令生成
手段８は命令Ｉ０１，Ｉ０２を発行するとともに、第１
及び第２の命令選択手段１０−１，１０−２にいずれも
“Ｈ”の第１及び第２の選択信号ＩＳ１，ＩＳ２を与え
て命令Ｉ１１，Ｉ１２の次のサイクルに命令Ｉ０１，Ｉ
０２を第１及び第２の命令実行手段１２−１，１２−２
に各々発行するようにしている。これによって、特定の
命令シーケンス（例えば命令Ｉ１１，Ｉ１２の直後に命
令Ｉ０１，Ｉ０２以外の命令が実行される場合）に起因
して発生するシーケンス誤動作のためにマイクロプロセ
ッサが正常に動作しなくなることを回避することができ
る。なお、命令生成手段８は、命令Ｉ０１，Ｉ０２の出
力と同時に命令アドレス生成手段１４及び命令レジスタ
２を制御するためのウェイト要求信号ＣＰを出力して命
令レジスタ２に次のサイクルでも命令Ｉ２１，Ｉ２２を
保持させる。命令アドレスＩＡの生成を停止することで
命令キャッシュ１６のアクセスを中断するのである。し
たがって、命令Ｉ１１，Ｉ１２、命令Ｉ０１，Ｉ０２、
命令Ｉ２１，Ｉ２２という命令シーケンスを実現するう
えで挿入すべき命令Ｉ０１，Ｉ０２を得るために命令キ
ャッシュ１６をアクセスする必要がないだけでなく、そ
の後続命令Ｉ２１，Ｉ２２を得るために命令キャッシュ
１６を再度アクセスする必要もなく、該命令シーケンス
が円滑かつ高速に実行されることとなる。

【００４４】以上の説明から明らかなように本実施例に
よれば、複数の命令を同時に実行できるスーパースケー
ラー型のマイクロプロセッサにおいて特定の命令の直後
に一定の命令を実行しなければシーケンス誤動作が発生
する場合に対応することができる。なお、図４では命令
レジスタ２が２命令を記憶するものであって、これに対
応して２命令を記憶する１つの命令記憶手段４を設けた
場合について説明しているが、もちろん複数個の命令記
憶手段と各命令記憶手段に対応する複数個の比較手段と
を具備し、かつ各比較手段の出力に対応した命令生成手
段を具備したものであっても同等の効果が得られること
は言うまでもない。

【００４５】さて、上記の説明では命令Ｉ１１，Ｉ１２
の次のサイクルに命令Ｉ０１，Ｉ０２を挿入することで
シーケンス誤動作を回避する場合を説明したが、複数の
命令を同時に実行できるスーパースケーラー型のマイク
ロプロセッサでは例えば命令Ｉ１１とＩ１２とを同時に
実行したときにシーケンス誤動作が発生する場合も考え
られる。このようなシーケンス誤動作を回避するために
は、第１及び第２の命令選択手段１０−１．１０−２
は、命令Ｉ１１，Ｉ１２の同時実行を避けるように命令
を選択する。例えば命令Ｉ１１，Ｉ０２（あるいは命令
Ｉ０１，Ｉ１２）を先に第１及び第２の命令実行手段１
２−１，１２−２に各々送り、次のサイクルで命令Ｉ０
１，Ｉ１２（あるいは命令Ｉ１１，Ｉ０２）を第１及び
第２の命令実行手段１２−１，１２−２に各々送るよう
に命令を選択するのである。この場合、命令Ｉ０１，Ｉ
０２として例えばＮＯＰ命令を採用することができる。

【００４６】（実施例５）上記第３及び第４の実施例は
いずれも複数の命令を同時に実行できるスーパースケー
ラー型のマイクロプロセッサにおいて特定の命令の直後
に一定の命令以外の命令が実行された場合に発生するシ
ーケンス誤動作への対応を可能にしたものであったが、
それだけでは必ずしも全てのシーケンス誤動作を防止で
きるわけではない。そこで、同じくスーパースケーラー
型のマイクロプロセッサにおいて特定の２個の命令が連
続して実行された直後に一定の命令以外の命令が実行さ
れた場合に発生するシーケンス誤動作への対応を可能に
したものを第５の実施例として説明する。

【００４７】図５は本発明の第５の実施例を示すブロッ
ク図である。図５において、２は２個の命令を記憶でき
る命令レジスタである。４は４個の命令が記憶できる命
令記憶手段であって、各々２個の命令が記憶できる第１
及び第２の命令記憶手段４−１，４−２で構成される。
６は比較手段であって、第１及び第２の比較手段６−
１，６−２で構成される。８は命令生成手段、１０−
１，１０−２は各々第１及び第２の命令選択手段、１２
−１，１２−２は各々第１及び第２の命令実行手段、１
４は命令アドレス生成手段、１６は命令キャッシュであ
る。ただし、説明を容易にするために命令実行手段の数
を２個（１２−１，１２−２）に限定し、これに対応し
て命令レジスタ２が２個の命令を記憶できる場合を示し
たものである。図１０は本実施例の動作を示す動作波形
図である。

【００４８】第１のサイクルで命令Ｉ１１，Ｉ１２が同
時実行され、第２のサイクルで命令Ｉ２１，Ｉ２２が同
時実行された直後に、第３のサイクルで命令Ｉ３１，Ｉ
３２が同時実行されたときにマイクロプロセッサがシー
ケンス誤動作を発生する場合を例に挙げて、図５及び図
１０に基づいて本実施例の動作を説明する。

【００４９】まず最初に、命令ＩＸ１，ＩＸ２により第
１の命令記憶手段４−１に命令Ｉ１１，Ｉ１２を書き込
み、第１の比較イネーブルビットＩＶ１をセットする。
続いて命令ＩＸ３、ＩＸ４により第２の命令記憶手段４
−２に命令Ｉ２１，Ｉ２２を書き込み、第２の比較イネ
ーブルビットＩＶ２をセットする。次に、命令ＩＹ１，
ＩＹ２により命令生成手段８が命令Ｉ０１，Ｉ０２を生
成できるようにする。第１の比較手段６−１は、各サイ
クル毎に命令レジスタ２の内容ＩＲ１，ＩＲ２と第１の
命令記憶手段４−１の内容ＩＤ１１，ＩＤ１２（例えば
命令Ｉ１１，Ｉ１２）とが一致しているかどうかを調べ
る。第１の比較手段６−１で一致を検出したときに、次
のサイクルで第２の比較手段６−２は命令レジスタ２の
内容ＩＲ１，ＩＲ２と第２の命令記憶手段４−２の内容
ＩＤ２１，ＩＤ２２（例えば命令Ｉ２１，Ｉ２２）とが
一致しているかどうかを調べる。第２の比較手段６−２
でも一致が検出された場合には、さらに次のサイクルで
命令生成手段８が命令ＩＧ１，ＩＧ２（例えば命令Ｉ０
１，Ｉ０２）を生成して、これらの命令を第１及び第２
の命令実行手段１２−１，１２−２に各々発行する。こ
れにより、上記のように命令が連続する命令シーケンス
の検出と、該命令シーケンスに起因する誤動作を回避す
るための命令の生成とを行うことができる。

【００５０】この動作を具体的かつ詳細に説明すると、
第１のサイクルで命令Ｉ１１，Ｉ１２が第１の比較手段
６−１で検出されて第１の一致検出信号ＩＭ１が“Ｈ”
にセットされる。次に、第２のサイクルで命令Ｉ２１，
Ｉ２２が第２の比較手段６−２で検出されて第２の一致
検出信号ＩＭ２が“Ｈ”にセットされる。ここで、第２
の一致検出信号ＩＭ２がセットされなければ、第１の一
致検出信号ＩＭ１はリセット状態に戻される。両一致検
出信号ＩＭ１，ＩＭ２がいずれも“Ｈ”になると、第３
のサイクルで命令生成手段８は、第１及び第２の命令選
択信号ＩＳ１，ＩＳ２をいずれも“Ｈ”にセットし、命
令Ｉ０１，Ｉ０２を第１及び第２の命令選択手段１０−
１，１０−２に各々与える。第１及び第２の命令選択手
段１０−１，１０−２は、同じく第３のサイクルで命令
Ｉ０１，Ｉ０２を選択し、選択した各々の命令を第１及
び第２の命令実行手段１２−１，１２−２にそれぞれ発
行する。また命令生成手段８は、同時にウェイト要求信
号ＣＰを“Ｈ”にセットして命令アドレス生成手段１４
の動作を停止させる。この結果、命令Ｉ３１，Ｉ３２は
第３のサイクルから第４のサイクルにかけて命令レジス
タ２に保持され、該保持された命令Ｉ３１，Ｉ３２が命
令Ｉ０１，Ｉ０２に続いて直ちに第１及び第２の命令実
行手段１２−１，１２−２にそれぞれ発行されることと
なる。なお、例えばこの“Ｈ”のウェイト要求信号ＣＰ
により第１及び第２の一致検出信号ＩＭ１，ＩＭ２をリ
セットすれば、第１及び第２の比較手段６−１，６−２
の状態を通常の命令シーケンスに戻すことができる。

【００５１】以上の説明から明らかなように本実施例に
よれば、複数の命令を同時に実行できるスーパースケー
ラー型のマイクロプロセッサにおいて連続した複数の特
定命令の直後に一定の命令を実行しなければシーケンス
誤動作が発生する場合に対応することができる。なお、
シーケンス誤動作の防止にあたってはマイクロプロセッ
サの内部のパイプラインの段数を越えるシーケンスまで
を検出する必要はない。例えばマイクロプロセッサの内
部のパイプライン構成が４段（例えば命令フェッチ、ロ
ード、実行及びストアの４段）ならば、５命令におよぶ
シーケンスまで検出する必要はない。また、図５では命
令レジスタ２が２命令を記憶するものであって、これに
対応して各々２命令を記憶する１組の命令記憶手段４−
１，４−２からなる１つの命令記憶手段４を設けた場合
について説明しているが、もちろん複数個の命令記憶手
段と各命令記憶手段に対応する複数個の比較手段とを具
備し、かつ各比較手段の出力に対応した命令生成手段を
具備したものであっても同等の効果が得られることは言
うまでもない。

【００５２】以上、５つの実施例を説明してきた。ただ
し、上記の説明では命令記憶手段４が出力する比較イネ
ーブルビットＩＶが“Ｌ”（ディセーブル状態）の場合
には命令生成手段８は命令を生成しないものとしたが、
比較イネーブルビットＩＶが“Ｌ”の場合には命令生成
手段８は常に例えばＮＯＰ命令を生成する構成を採用し
ても構わない。また、説明を簡単にするために１命令の
語長を例えば３２ビットの固定長としてきたが、命令が
可変長の場合にも同等の効果が得られることは言うまで
もないことである。

【００５３】最後に、以上の各実施例中の各々のブロッ
クの具体的な回路構成例について説明する。まず、図１
中の命令記憶手段４の具体的な回路構成の一例を図１１
に示す。図１１の命令記憶手段４は、命令ＩＸをデコー
ドして制御信号などを生成するデコード制御回路３０
と、命令を記憶するためのメモリ回路（トランスファー
ゲートとラッチ回路とで構成される。）３２と、比較イ
ネーブルビットＩＶの状態を示すＲＳフリップフロップ
３４とで構成される。デコード制御回路３０は、メモリ
回路３２に命令を書き込むためのイネーブル信号Ｅ及び
その反転信号、ＲＳフリップフロップ３４で構成される
比較イネーブルビットＩＶをセット及びリセットするた
めのセット信号及びリセット信号を各々生成している。
動作はサイクルを決めるクロックＣＫに同期して行うこ
とができる。

【００５４】図１中の比較手段６の具体的な回路構成の
一例を図１２に示す。図１２の比較手段６は、比較すべ
きビットの指定を行うためのマスクレジスタ４０と、命
令レジスタ２の内容ＩＲと命令記憶手段４の内容ＩＤと
を比較するための３２ビットの比較器４２と、比較イネ
ーブルビットＩＶの状態に応じて該比較器４２を動作さ
せるための論理回路４４と、一致検出結果を記憶するた
めのラッチ４６とで構成される。比較イネーブルビット
ＩＶがセット状態である場合に限って、３２ビットの命
令をビット毎に比較して全てのビットが一致しているか
どうかを調べる構成になっている。ただし、比較を要し
ないビットについては、マスクレジスタ４０の該当ビッ
トをセットしておくことにより比較器４２の比較動作を
一部停止させることができる。一致検出信号ＩＭは、動
作サイクルを決めるクロックＣＫを反転した信号に同期
して生成することができる。

【００５５】図１中の命令生成手段８の具体的な回路構
成の一例を図１３に示す。図１３の命令生成手段８は、
命令ＩＹをデコードして制御信号などを生成するデコー
ド制御回路５０と、記憶すべき命令を選択するセレクタ
回路５２と、命令を記憶するためのメモリ回路（トラン
スファーゲートとラッチ回路とで構成される。）５４
と、ウェイト要求信号ＣＰ及び選択信号ＩＳを生成する
ためのフリップフロップ５６とで構成される。デコード
制御回路５０では、セレクタ回路５２の選択を制御する
ための制御信号とメモリ回路５４に命令を書き込むため
のイネーブル信号Ｅ及びその反転信号とを生成してい
る。また、一致検出信号ＩＭをフリップフロップ５６に
入力して、クロックＣＫに同期したウェイト要求信号Ｃ
Ｐ及び選択信号ＩＳを生成している。

【００５６】図１中の命令選択手段１０の具体的な回路
構成の一例を図１４に示す。図１４の命令選択手段１０
は、命令レジスタ２の内容ＩＲと命令生成手段８の出力
ＩＧとのうちのいずれか一方を出力する３２ビットのセ
レクタ回路６０で構成されたものである。

【００５７】図２中の比較手段６の具体的な回路構成の
一例を図１５に示す。図１５の比較手段６は、第１及び
第２の比較手段６−１，６−２と、これら両比較手段の
出力に基づいて一致検出信号ＩＭ１，ＩＭ２を生成する
論理回路６５とで構成される。第１及び第２の比較手段
６−１，６−２の各々は、図１２に示したものを用いる
ことができる。図２中の第１及び第２の命令記憶手段４
−１，４−２は各々図１１に示す構成を用いて、図２中
の命令生成手段８は図１３に示す構成を用いて、図２中
の命令選択手段１０は図１４に示す構成を用いてそれぞ
れ実現できることは言うまでもない。

【００５８】図３中の命令置換手段１８の具体的な回路
構成の一例を図１６に示す。図１６の命令置換手段１８
は、命令レジスタ２の第１の内容ＩＲ１と命令生成手段
８で生成された第１の命令ＩＧ１とのうちのいずれか一
方を選択する第１のセレクタ７０と、命令レジスタ２の
第２の内容ＩＲ２と命令生成手段８で生成された第２の
命令ＩＧ２とのうちのいずれか一方を選択する第２のセ
レクタ７２とで構成される。図３中の命令記憶手段４、
比較手段６、命令生成手段８及び命令選択手段１０は、
各々図１１〜図１４に示す構成を用いてそれぞれ実現で
きる。

【００５９】図４中の命令記憶手段４、比較手段６、命
令生成手段８及び命令選択手段１０も、各々図１１〜図
１４に示す構成を用いてそれぞれ実現できる。図５中の
第１及び第２の命令記憶手段４−１，４−２、比較手段
６、命令生成手段８並びに第１及び第２の命令選択手段
１０−１，１０−２についても同様である。

【００６０】なお、上記図１１〜図１６の具体的な回路
構成は一例を示したものであって、同等の機能を有する
他の回路構成でも構わない。例えば、命令記憶手段４及
び比較手段６を連想記憶装置を用いて実現することがで
きる。命令生成手段８は、記憶されているデータを読み
出す方式で実現できるので通常のメモリで構成すること
も可能である。

【００６１】図１７には、命令記憶手段４、比較手段６
及び命令生成手段８を連想記憶装置２０を用いて実現し
た例を示している。連想記憶装置２０は、連想メモリセ
ルアレイ２２、制御回路２４及びＳＲＡＭアレイ２６で
構成されている。連想メモリセルアレイ２２は命令記憶
手段４と比較手段６との機能を備え、ＳＲＡＭアレイ２
６は命令生成手段８の機能を備えており、制御回路２４
は連想メモリセルアレイ２２での比較結果に基づいてウ
ェイト要求信号ＣＰ、選択信号ＩＳ及びＳＲＡＭアレイ
２６を読み出すためのワード選択信号を生成することが
できる。連想メモリセルアレイ２２で命令レジスタ２の
出力ＩＲと特定命令との一致が検出されれば、次のサイ
クルでＳＲＡＭアレイ２６へのワード選択信号が出力さ
れてシーケンス誤動作の回避のための命令の生成が行わ
れる。同時に制御回路２４は、命令アドレスの生成を停
止させるためのウェイト要求信号ＣＰと命令選択手段１
０への選択信号ＩＳとを生成することにより、命令実行
手段１２への命令の供給を制御している。

【００６２】

【発明の効果】以上説明してきたように、請求項１〜７
の発明によれば、シーケンス誤動作の原因となる種々の
態様の特定命令を記憶しておき、該特定命令を含むシー
ケンスが検出された場合は該命令シーケンスを変更して
誤動作の発生を回避させるような補償命令をハードウェ
アで発行する構成を採用したので、マイクロプロセッサ
の評価段階において発見された種々の態様のシーケンス
誤動作にソフトウェアの変更を伴わずにハードウェアで
対応できる命令供給装置を提供することができ、マイク
ロプロセッサの開発期間の短縮が可能になる。しかも、
命令アドレス生成手段によってアドレスが指定される命
令格納手段とは別の命令生成手段から補償命令を発行
し、かつアドレス生成の中断の結果として命令レジスタ
に保持された後続命令を補償命令の発行後に直ちに発行
する構成を採用したので、補償命令を挿入した命令シー
ケンスが円滑かつ高速に実行される効果がある。

【００６３】また、請求項８の発明は命令記憶手段の特
定命令が命令の実行によって書き込まれる構成を採用
し、請求項９の発明は命令生成手段の補償命令が命令の
実行によって変更され得る構成を採用したので、両発明
によれば、いずれも命令供給装置のフレキシビリティを
向上させることができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例の命令供給装置のブロ
ック図である。

【図２】 本発明の第２の実施例の命令供給装置のブロ
ック図である。

【図３】 本発明の第３の実施例の命令供給装置のブロ
ック図である。

【図４】 本発明の第４の実施例の命令供給装置のブロ
ック図である。

【図５】 本発明の第５の実施例の命令供給装置のブロ
ック図である。

【図６】 本発明の第１の実施例の動作波形図である。

【図７】 本発明の第２の実施例の動作波形図である。

【図８】 本発明の第３の実施例の動作波形図である。

【図９】 本発明の第４の実施例の動作波形図である。

【図１０】 本発明の第５の実施例の動作波形図であ
る。

【図１１】 本発明の第１の実施例における命令記憶手
段の具体的な回路構成を示す回路図である。

【図１２】 本発明の第１の実施例における比較手段の
具体的な回路構成を示す回路図である。

【図１３】 本発明の第１の実施例における命令生成手
段の具体的な回路構成を示す回路図である。

【図１４】 本発明の第１の実施例における命令選択手
段の具体的な回路構成を示す回路図である。

【図１５】 本発明の第２の実施例における比較手段の
具体的な回路構成を示す回路図である。

【図１６】 本発明の第３の実施例における命令置換手
段の具体的な回路構成を示す回路図である。

【図１７】 本発明の命令供給装置に連想記憶装置を用
いた場合の具体的な回路構成を示す回路図である。

【符号の説明】

２ 命令レジスタ ４ 命令記憶手段 ４−１ 第１の命令記憶手段 ４−２ 第２の命令記憶手段 ６ 比較手段 ６−１ 第１の比較手段 ６−２ 第２の比較手段 ８ 命令生成手段 １０ 命令選択手段 １０−１ 第１の命令選択手段 １０−２ 第２の命令選択手段 １２ 命令実行手段 １２−１ 第１の命令実行手段 １２−２ 第２の命令実行手段 １４ 命令アドレス生成手段 １６ 命令キャッシュ １８ 命令置換手段 ２０ 連想記憶装置 ２２ 連想メモリセルアレイ ２４ 連想記憶装置の制御回路 ２６ ＳＲＡＭアレイ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 実行すべき複数の命令を格納するための
   命令格納手段と、 フェッチすべき命令のアドレスを生成するための命令ア
   ドレス生成手段と、 前記命令アドレス生成手段により生成されたアドレスに
   従って前記命令格納手段から フェッチした命令を一時記
   憶するための命令レジスタと、 一定の命令が後続して実行された場合に誤動作が発生す
   る特定命令を記憶するための命令記憶手段と、 前記命令レジスタの記憶内容と前記命令記憶手段に記憶
   された特定命令とを比較することにより、少なくとも要
   部が該特定命令と一致する原因命令が前記命令レジスタ
   に一時記憶されたかどうかを検出するための比較手段
   と、 前記原因命令に引き続いて実行すれば誤動作の発生を回
   避できる補償命令を出力し、かつ前記原因命令が前記命
   令レジスタに一時記憶されたことが前記比較手段により
   検出された場合には前記原因命令の後続命令が前記命令
   レジスタに保持されるように前記命令アドレス生成手段
   にアドレス生成の中断を指示するための命令生成手段
   と、 前記原因命令が前記命令レジスタに一時記憶されていな
   いことが前記比較手段により検出された場合は前記命令
   レジスタに一時記憶された命令を実行すべき命令として
   発行し、前記原因命令が前記命令レジスタに一時記憶さ
   れたことが前記比較手段により検出された場合は該原因
   命令を実行すべき命令として発行したうえで前記命令生
   成手段から出力された補償命令を次に実行すべき命令と
   して発行しかつ前記命令レジスタに保持された後続命令
   をその次に実行すべき命令として発行するための命令選
   択手段と を備えたことを特徴とする命令供給装置。
2. 【請求項２】 実行すべき複数の命令を格納するための
   命令格納手段と、 フェッチすべき命令のアドレスを生成するための命令ア
   ドレス生成手段と、 前記命令アドレス生成手段により生成されたアドレスに
   従って前記命令格納手段から フェッチした命令を一時記
   憶するための命令レジスタと、 連続して実行された後にさらに一定の命令が後続して実
   行された場合に誤動作が発生する第１及び第２の特定命
   令を記憶するための命令記憶手段と、 前記命令レジスタの記憶内容と前記命令記憶手段に記憶
   された第１及び第２の特定命令とを比較することによ
   り、少なくとも要部が該第１の特定命令と一致する第１
   の原因命令に引き続いて少なくとも要部が該第２の特定
   命令と一致する第２の原因命令が前記命令レジスタに一
   時記憶されたかどうかを検出するための比較手段と、 前記第１及び第２の原因命令に引き続いて実行すれば誤
   動作の発生を回避できる補償命令を出力し、かつ前記第
   １の原因命令に引き続いて前記第２の原因命令が前記命
   令レジスタに一時記憶されたことが前記比較手段により
   検出された場合には前記第２の原因命令の後続命令が前
   記命令レジスタに保持されるように前記命令アドレス生
   成手段にアドレス生成の中断を指示するための命令生成
   手段と、 前記第１の原因命令に引き続いて前記第２の原因命令が
   前記命令レジスタに一時記憶されることがなかったこと
   が前記比較手段により検出された場合は前記命令レジス
   タに一時記憶された命令を実行すべき命令として順次発
   行し、前記第１の原因命令に引き続いて前記第２の原因
   命令が前記命令レジスタに一時記憶されたことが前記比
   較手段により検出された場合は該第１及び第２の原因命
   令を実行すべき命令として順次発行したうえで前記命令
   生成手段から出力された補償命令を次に実行すべき命令
   として発行しかつ前記命令レジスタに保持された後続命
   令をその次に実行すべき命令として発行するための命令
   選択手段と を備えたことを特徴とする命令供給装置。
3. 【請求項３】 実行すべき複数の命令を格納するための
   命令格納手段と、 フェッチすべき命令のアドレスを生成するための命令ア
   ドレス生成手段と、 前記命令アドレス生成手段により生成されたアドレスに
   従って前記命令格納手段から フェッチしたｎ個の命令を
   同時に一時記憶するための命令レジスタと、 一定の命令が後続して実行された場合に誤動作が発生す
   る特定命令を記憶するための命令記憶手段と、 前記命令レジスタの記憶内容と前記命令記憶手段に記憶
   された特定命令とを比較することにより、前記命令レジ
   スタに同時に一時記憶されたｎ個の命令の中に少なくと
   も要部が該特定命令と一致する原因命令が含まれている
   かどうかを検出するための比較手段と、 前記原因命令に引き続いて実行すれば誤動作の発生を回
   避できる補償命令を出力し、かつ前記命令レジスタに同
   時に一時記憶されたｎ個の命令の中に前記原因命令が含
   まれていることが前記比較手段により検出された場合に
   は前記原因命令を含むｎ個の命令に後続するｎ個の後続
   命令が前記命令レジスタに保持されるように前記命令ア
   ドレス生成手段にアドレス生成の中断を指示するための
   命令生成手段と、 前記命令レジスタに同時に一時記憶されたｎ個の命令の
   中に前記原因命令が含まれていることが前記比較手段に
   より検出された場合に、該ｎ個の命令中の原因命令を前
   記補償命令に置き換えて得られるｎ個の命令を出力する
   ための命令置換手段と、 前記命令レジスタに同時に一時記憶されたｎ個の命令の
   中に前記原因命令が含まれていないことが前記比較手段
   により検出された場合は前記命令レジスタに同時に一時
   記憶されたｎ個の命令を同時実行すべきｎ個の命令とし
   て発行し、前記命令レジスタに同時に一時記憶されたｎ
   個の命令の中に前記原因命令が含まれていることが前記
   比較手段により検出された場合は該原因命令を含むｎ個
   の命令を同時実行すべきｎ個の命令として発行したうえ
   で前記命令置換手段から出力されたｎ個の命令を次に同
   時実行すべきｎ個の命令として発行しかつ前記命令レジ
   スタに保持されたｎ個の後続命令をその次に同時実行す
   べきｎ個の命令として発行するための命令選択手段と を備えたことを特徴とする命令供給装置。
4. 【請求項４】 実行すべき複数の命令を格納するための
   命令格納手段と、 フェッチすべき命令のアドレスを生成するための命令ア
   ドレス生成手段と、 前記命令アドレス生成手段により生成されたアドレスに
   従って前記命令格納手段から フェッチしたｎ個の命令を
   同時に一時記憶するための命令レジスタと、 同時に実行された場合に誤動作が発生する第１及び第２
   の特定命令を記憶するための命令記憶手段と、 前記命令レジスタの記憶内容と前記命令記憶手段に記憶
   された第１及び第２の特定命令とを比較することによ
   り、前記命令レジスタに同時に一時記憶されたｎ個の命
   令の中に少なくとも要部が該第１の特定命令と一致する
   第１の原因命令と、少なくとも要部が該第２の特定命令
   と一致する第２の原因命令とがいずれも含まれているか
   どうかを検出するための比較手段と、 前記第１の原因命令と同時に実行しても誤動作が発生し
   ない第１の補償命令と、前記第２の原因命令と同時に実
   行しても誤動作が発生しない第２の補償命令とを出力
   し、かつ前記命令レジスタに同時に一時記憶されたｎ個
   の命令の中に前記第１及び第２の原因命令のいずれもが
   含まれていることが前記比較手段により検出された場合
   には前記第１及び第２の原因命令を含むｎ個の命令に後
   続するｎ個の後続命令が前記命令レジスタに保持される
   ように前記命令アドレス生成手段にアドレス生成の中断
   を指示するための命令生成手段と、 前記命令レジスタに同時に一時記憶されたｎ個の命令の
   中に前記第１及び第２の原因命令のいずれもが含まれて
   いることが前記比較手段により検出された場合に、該命
   令レジスタに同時に一時記憶されたｎ個の命令中の前記
   第２の原因命令を前記第１の補償命令に置き換えて得ら
   れる前記第１の原因命令と前記第１の補償命令とを含む
   ｎ個の命令を同時に出力したうえで、該命令レジスタに
   同時に一時記憶されたｎ個の命令中の前記第１の原因命
   令を前記第２の補償命令に置き換えて得られる前記第２
   の原因命令と前記第２の補償命令とを含むｎ個の命令を
   同時に出力するための命令置換手段と、 前記命令レジスタに同時に一時記憶されたｎ個の命令の
   中に前記第１及び第２の原因命令のうちのいずれかが含
   まれていないことが前記比較手段により検出された場合
   は前記命令レジスタに同時に一時記憶されたｎ個の命令
   を同時実行すべきｎ個の命令として発行し、前記命令レ
   ジスタに同時に一時記憶されたｎ個の命令の中に前記第
   １及び第２の原因命令のいずれもが含まれていることが
   前記比較手段により検出された場合は前記命令置換手段
   から出力された前記第１の原因命令と前記第１の補償命
   令とを含むｎ個の命令を同時実行すべきｎ個の命令とし
   て発行したうえで前記命令置換手段から次に出力された
   前記第２の原因命令と前記第２の補償命令とを含むｎ個
   の命令を次に同時実行すべきｎ個の命令として発行しか
   つ前記命令レジスタに保持されたｎ個の後続命令をその
   次に同時実行すべきｎ個の命令として発行するための命
   令選択手段と を備えたことを特徴とする命令供給装置。
5. 【請求項５】 実行すべき複数の命令を格納するための
   命令格納手段と、 フェッチすべき命令のアドレスを生成するための命令ア
   ドレス生成手段と、 前記命令アドレス生成手段により生成されたアドレスに
   従って前記命令格納手段から フェッチしたｎ個の命令を
   同時に一時記憶するための命令レジスタと、 一定の命令が後続して実行された場合に誤動作が発生す
   る特定命令を記憶するための命令記憶手段と、 前記命令レジスタの記憶内容と前記命令記憶手段に記憶
   された特定命令とを比較することにより、前記命令レジ
   スタに同時に一時記憶されたｎ個の命令の中に少なくと
   も要部が該特定命令と一致する原因命令が含まれている
   かどうかを検出するための比較手段と、 前記原因命令に引き続いて実行すれば誤動作の発生を回
   避できる補償命令を出力し、かつ前記命令レジスタに同
   時に一時記憶されたｎ個の命令の中に前記原因命令が含
   まれていることが前記比較手段により検出された場合に
   は前記原因命令を含むｎ個の命令に後続するｎ個の後続
   命令が前記命令レジスタに保持されるように前記命令ア
   ドレス生成手段にアドレス生成の中断を指示するための
   命令生成手段と、 前記命令レジスタに同時に一時記憶されたｎ個の命令の
   各々がそれぞれ第１の入力命令として与えられ、かつ前
   記命令生成手段から出力された補償命令がそれぞれ第２
   の入力命令として与えられ、前記命令レジスタに同時に
   一時記憶されたｎ個の命令の中に前記原因命令が含まれ
   ていないことが前記比較手段により検出された場合は前
   記第１の入力命令を同時実行すべきｎ個の命令のうちの
   １つとしてそれぞれ発行し、前記命令レジスタに同時に
   一時記憶されたｎ個の命令の中に前記原因命令が含まれ
   ていることが前記比較手段により検出された場合は前記
   第１の入力命令を同時実行すべきｎ個の命令のうちの１
   つとしてそれぞれ発行したうえで前記第２の入力命令を
   次に同時実行すべきｎ個の命令のうちの１つとしてそれ
   ぞれ発行しかつ前記命令レジスタに保持されたｎ個の後
   続命令の各々をその次に同時実行すべきｎ個の命令のう
   ちの１つとしてそれぞれ発行するためのｎ個の命令選択
   手段と を備えたことを特徴とする命令供給装置。
6. 【請求項６】 実行すべき複数の命令を格納するための
   命令格納手段と、 フェッチすべき命令のアドレスを生成するための命令ア
   ドレス生成手段と、 前記命令アドレス生成手段により生成されたアドレスに
   従って前記命令格納手段から フェッチしたｎ個の命令を
   同時に一時記憶するための命令レジスタと、 同時に実行された場合に誤動作が発生する第１及び第２
   の特定命令を記憶するための命令記憶手段と、 前記命令レジスタの記憶内容と前記命令記憶手段に記憶
   された第１及び第２の特定命令とを比較することによ
   り、前記命令レジスタに同時に一時記憶されたｎ個の命
   令の中に少なくとも要部が該第１の特定命令と一致する
   第１の原因命令と、少なくとも要部が該第２の特定命令
   と一致する第２の原因命令とがいずれも含まれているか
   どうかを検出するための比較手段と、 前記第１の原因命令と同時に実行しても誤動作が発生し
   ない第１の補償命令と、前記第２の原因命令と同時に実
   行しても誤動作が発生しない第２の補償命令とを出力
   し、かつ前記命令レジスタに同時に一時記憶されたｎ個
   の命令の中に前記第１及び第２の原因命令のいずれもが
   含まれていることが前記比較手段により検出された場合
   には前記第１及び第２の原因命令を含むｎ個の命令に後
   続するｎ個の後続命令が前記命令レジスタに保持される
   ように前記命令アドレス生成手段にアドレス生成の中断
   を指示するための命令生成手段と、 前記命令レジスタに同時に一時記憶されたｎ個の命令の
   各々がそれぞれ入力命令として与えられ、該ｎ個の命令
   の中に前記第１及び第２の原因命令のうちのいずれかが
   含まれていないことが前記比較手段により検出された場
   合は該入力命令を同時実行すべきｎ個の命令のうちの１
   つとしてそれぞれ発行するためのｎ個の命令選択手段と を備え、 前記命令レジスタに同時に一時記憶されたｎ個の命令の
   中に前記第１及び第２の原因命令のいずれもが含まれて
   いることが前記比較手段により検出された場合には、前
   記ｎ個の命令選択手段のうち前記第１の原因命令の入力
   を受けた第１の命令選択手段は該第１の原因命令を、前
   記ｎ個の命令選択手段のうち前記第２の原因命令の入力
   を受けた第２の命令選択手段は前記命令生成手段から出
   力された第１の補償命令を各々同時実行すべきｎ個の命
   令のうちの１つとしてそれぞれ発行したうえで、前記第
   １の命令選択手段は前記命令生成手段から出力された第
   ２の補償命令を、前記第２の命令選択手段は該第２の原
   因命令を各々同時実行すべきｎ個の命令のうちの１つと
   してそれぞれ発行し、かつ前記第１及び第２の命令選択
   手段は前記命令レジスタに保持されたｎ個の後続命令の
   各々をその次に同時実行すべきｎ個の命令のうちの１つ
   としてそれぞれ発行する機能を有することを特徴とする
   命令供給装置。
7. 【請求項７】 実行すべき複数の命令を格納するための
   命令格納手段と、 フェッチすべき命令のアドレスを生成するための命令ア
   ドレス生成手段と、 前記命令アドレス生成手段により生成されたアドレスに
   従って前記命令格納手段から フェッチしたｎ個の命令を
   同時に一時記憶するための命令レジスタと、 連続して実行された後にさらに一定の命令が後続して実
   行された場合に誤動作が発生する第１及び第２の特定命
   令を記憶するための命令記憶手段と、 前記命令レジスタの記憶内容と前記命令記憶手段に記憶
   された第１及び第２の特定命令とを比較することによ
   り、前記命令レジスタに同時に一時記憶されたｎ個の命
   令の中に少なくとも要部が該第１の特定命令と一致する
   第１の原因命令が含まれ、かつ該第１の原因命令に引き
   続いて少なくとも要部が該第２の特定命令と一致する第
   ２の原因命令が該命令レジスタに一時記憶されたかどう
   かを検出するための比較手段と、 前記第１及び第２の原因命令に引き続いて実行すれば誤
   動作の発生を回避できる補償命令を出力し、かつ前記第
   １の原因命令に引き続いて前記第２の原因命令が前記命
   令レジスタに一時記憶されたことが前記比較手段により
   検出された場合には前記第２の原因命令を含むｎ個の命
   令に後続するｎ個の後続命令が前記命令レジスタに保持
   されるように前記命令アドレス生成手段にアドレス生成
   の中断を指示するための命令生成手段と、 前記命令レジスタに同時に一時記憶されたｎ個の命令の
   各々がそれぞれ入力命令として与えられ、前記第１の原
   因命令に引き続いて前記第２の原因命令が前記命令レジ
   スタに一時記憶されることがなかったことが前記比較手
   段により検出された場合は該入力命令を同時実行すべき
   ｎ個の命令のうちの１つとしてそれぞれ発行するための
   ｎ個の命令選択手段と を備え、 前記第１の原因命令に引き続いて前記第２の原因命令が
   前記命令レジスタに一時記憶されたことが前記比較手段
   により検出された場合には、前記ｎ個の命令選択手段の
   うち前記第１及び第２の原因命令の入力を順次受けた命
   令選択手段は、該第１及び第２の原因命令を各々同時実
   行すべきｎ個の命令のうちの１つとして順次発行したう
   えで、前記命令生成手段から出力された補償命令を次に
   同時実行すべきｎ個の命令のうちの１つとして発行し、
   かつ前記命令レジスタに保持されたｎ個の後続命令のう
   ちの１つをその次に同時実行すべきｎ個の命令のうちの
   １つとして発行する機能を有することを特徴とする命令
   供給装置。
8. 【請求項８】 請求項１〜７のいずれか１項に記載の命
   令供給装置において、前記命令記憶手段は、前記特定命
   令が命令の実行によって書き込まれることを特徴とする
   命令供給装置。
9. 【請求項９】 請求項１〜８のいずれか１項に記載の命
   令供給装置において、前記命令生成手段は、前記補償命
   令が命令の実行によって変更され得ることを特徴とする
   命令供給装置。