JPH0782452B2

JPH0782452B2 - 演算処理装置

Info

Publication number: JPH0782452B2
Application number: JP62005941A
Authority: JP
Inventors: 敏彦小倉; 一実窪田; 博道榎本; 義弘藤上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-01-16
Filing date: 1987-01-16
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: CN88100357A; KR910003014B1; CN1026633C; KR880009300A; JPS63175952A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデジタル演算処理に係り、特にビットマップデ
ィスプレイにおける描画処理に代表されるような、大量
メモリアクセスを行うデータ処理に好適な演算処理装置
に関する。

〔従来の技術〕

ビットマップディスプレイにおける描画処理はラスタ演
算と呼ばれる、ビットマップメモリ上の矩形領域間のデ
ータ演算が基本的な演算である。このラスタ演算をプロ
グラムで実現しようとすると、その処理は第４図（ａ）
に示すような処理で実現される。なお、同図中、デスト
データはデスティネーションデータの意である。図に示
した処理の繰返しの回数は、矩形領域の面積に比例して
おり、10⁵〜10⁶のオーダーになる場合もある。さらに１
回の処理の５命令の中で、メモリのアクセス命令は３命
令あり、ラスタ演算の処理時間は、メモリアクセス時間
で決定されると言える。ラスタ演算の高速化を図るため
には、ラスタ演算のハードウェア化により、リードモデ
ィファイライトを実現することで、第４図（ｂ）に示す
ように、３命令で実行可能となる。この中で、繰返しの
判断命令は、メモリアクセスと無関係であり、メモリの
ライトアクセスと繰返しの判断命令が並列に実行される
と、メモリアクセスの方が命令実行よりも遅ければ、判
断命令はメモリアクセス時間に含まれる。この結果図の
処理時間は、メモリアクセス時間のみで決定され、判断
命令の実行時間は無視できるため高速化が実現する、メ
モリのライトアクセスと演算処理を並列に実行させるた
めには、ライトアドレス及びライトデータをレジスタに
ラッチし、演算処理装置はライトアクセスの完了を待た
ずに次の命令を実行する方法が考えられる。この考えを
用いたシステムの例は、例えばアドバンスト・マイクロ
デバイス社のAm29116によるシステムの例がある。

〔発明が解決しようとする問題点〕

上記従来技術はメモリのライト時におけるデータ演算と
の並列動作は実現できているが、メモリリード時の並列
動作については考慮されておらず、より複雑なデータ処
理においては高速化が図れないという問題があった。

本発明の目的は、メモリリード時にも効率の良い並列動
作を実行する演算処理装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、メモリリードアクセス時のリードデータ入
力タイミングをプログラムでコントロールする手段を設
け、メモリからのリードデータ入力のタイミングとプロ
グラム上のリードデータ入力のタイミングを独立とする
ことで、リード時にもメモリアクセスと演算処理の並列
動作を実現し、高速処理が達成される。

回路構成的には、リードデータ格納レジスタを少なくと
も一個設け、メモリリードアクセス時に入力するレジス
タを指定し、指定されたレジスタに入力する処理と、他
の演算処理を並列に実行する構成とする。

又、通常のメモリアクセスと演算を並列に実行しない処
理装置では、メモリリード時に指定したレジスタにデー
タが入力するまで待ち、入力完了後次の命令を実行する
ことで、メモリ上のデータを演算の対象とする。一方、
リード要求時に入力すべきレジスタを指定し、入力後そ
のレジスタの内容を演算対象とする方法では、リード要
求によりメモリアクセスは開始するが、処理装置は待ち
状態にならず次の命令を実行する、メモリアクセス完了
後は、通常は処理装置と同様に、入力データを演算でき
るので、メモリデータの演算と無関係な命令とメモリデ
ータ演算命令とを入れ換えることで、メモリアクセス中
に演算の実行が可能となり、通常の処理装置と比べ、待
ち状態が解消されただけ高速処理が可能となる。

〔作用〕

プログラムからのリードデータ入力タイミングのコント
ロールとして、プログラムがメモリのリードアクセス要
求後、リードデータ入力タイミングのコントロールを行
う際に、メモリから既に入力済であれば、そのデータを
用い、メモリからの入力が済んでいない場合は、ウェイ
ト状態に入り、メモリからの入力が完了後、そのデータ
を用いて動作を続行する。これにより、演算処理装置
は、リードアクセス要求後、リードデータを必要としな
い命令をリードデータを必要とする命令の前に置くこと
で、メモリのリードアクセスと演算処理の並列動作を実
現できる。又、リードデータを必要とする命令に、リー
ドデータ入力タイミングのコントロールも行わせること
で、メモリアクセスが遅い場合でも、正しいデータを受
けとることが可能となる。

〔実施例〕

以下、本発明の一実施例を第１図〜第３図を用いて説明
する。第１図は実施例の演算処理装置のブロック図であ
る。１は命令レジスタ（IR）,2は制御回路（CNTL）,3は
演算データセレクタ（SEL）,4はデータ演算器（ALU）,5
は汎用レジスタ（GR）,6はリードデータ格納レジスタ
（IDR）,7はリードデータワークレジスタ（MR）,8はラ
イトデータレジスタ（ODR）,9はメモリアドレスレジタ
（MAR）,Fはフェッチ信号,Wはウェイト信号,Lはリード
データ格納レジスタ６へのデータラッチ信号,Aはメモリ
アドレス信号,Dはメモリデータ信号,AKはメモリアクノ
リッジ信号である。なお制御回路２の具体的構成はあと
で説明する。

第２図は第１図の制御回路２の動作タイミングである。
同図中CLKは演算処理装置のクロックを、ILは命令レジ
スタ１へのロード信号,IRDは命令レジスタ１のデータ,M
AはIRDがメモリアクセス命令であることを示す信号,FA
はフェッチ指示であることを示す信号,MMはメモリアク
セス中であることを示す信号である。第３図は本実施例
の演算処理装置の命令フォーマットである。Ｍはメモリ
アクセスであることを示すフィールド,FFはフェッチ信
号Ｆに対応するフィールド,OPは演算フィールド,OPRは
演算データフィールドである。

次に第１図に示した実施例の演算処理装置の動作につい
て説明する。レジスタ間の演算の場合、汎用レジスタ５
からのデータは、セレクタ３を経由してデータ演算器４
で演算され、汎用レジスタ５に格納する。セレクタ３は
３入力端子からのデータの２つをセレクトする構成をも
つ。メモリライトの場合は、汎用レジスタ５からのアド
レスデータはメモリアドレスレジスタ（MAR）９を経由
してアドレスバスに出力され、汎用レジスタ（GR）５か
らのライトデータはセレクタ３及びデータ演算器４を通
り、ライトデータレジスタ（ODR）８を経由してデータ
バスに出力される。メモリライトは、メモリアドレスレ
ジスタ（MAR）９及びライトデータレジスタ（ODR）８に
データを格納時点で終了し、実際のメモリライトアクセ
ス完了前に次の命令に実行が移る。

メモリリードは、メモリリード要求とリードデータ入力
に分離される。メモリリード要求では汎用レジスタ５の
アドレスデータをメモリアドレスレジスタ（MAR）９経
由でアドレスバスに出力し、メモリリード要求は、アド
レスデータをメモリアドレスレジスタ（MAR）９に格納
時点で終了する。リードデータ入力は第３図の命令フォ
ーマットでFFを１にすることで実行する。FF以外のフィ
ールドは無関係であるため、演算処理装置のFFが０以外
の全ての命令を実行できる。

リードデータ入力の動作は第２図により説明する。第２
図において、命令データIRDの命令データI1はメモリリ
ード要求,I2はメモリアクセス以外の命令,I3はFFが１の
命令である。命令レジスタロード信号ILにより、命令レ
ジスタ１に命令I1が入力され、メモリーリードが開始す
る。次のクロックで命令I2がロードされるが、I2はメモ
リアクセスでないため正常に実行し、次のクロックで、
命令I3がロードされる。命令I3はFFが１であるため、メ
モリアクセス実行中を示すMMの信号によりウェイト信号
Ｗが１となる。ウェイト信号Ｗが１になると命令ロード
信号ILは抑止され、命令アドレスの更新も抑止されるた
めウェイト状態となる。メモリリード完了のAK信号の入
力により、メモリアクセス実行中を示す信号MMは０とな
り、リードデータはリードデータワークレジスタ７に格
納される。その後、次のクロックで、MMが０であること
によりウェイト信号Ｗは０に戻り、データラッチ信号Ｌ
が出力されることでリードデータ格納レジスタ６にリー
ドデータワークレジスタ７の出力、すなわちメモリリー
ドデータが格納されリードデータ入力が完了する。次の
クロックでウェイト信号Ｗは０に戻っているため、次の
命令が命令レジスタにロードされ、命令は順次実行され
ていく。

第２図ではFFが１でウェイトがかかる場合の制御回路２
のタイミングチャートを示したが、メモリアクセスが早
い場合にはＷが０のためウェイトがかからないのは明ら
かである。また、命令I3の最後でリードデータがリード
データ格納レジスタ６に格納されるため、命令I2及びI3
がリードデータ格納レジスタ６の内容を参照する場合、
命令I1によるリード要求実行前のメモリデータを参照す
ることになり、メモリアクセス時間に依存せずに、プロ
グラムによるFFフィールドの制御だけで、リードデータ
格納レジスタ６の内容が前回のリードアクセスデータか
今回のリードアクセスデータかを決定できる。

以上に示したように、本実施例ではプログラムによりメ
モリアクセスと演算処理の並行動作が容易に行える。ま
た、実際にリードデータを演算する前にリード動作が終
了しているため、リードデータがエラーした場合の修復
処理も容易である。なお、本実施例では全ての命令にFF
フィールドを設けているが、特定の命令に限定しても、
あるいは複数フィールドのデコードされた結果により制
御する方式にしても良いことは明らかである。また、本
実施例ではリードデータ格納レジスタ６は１つである
が、複数にしたり、汎用レジスタで代用したりしても良
いことも明らかである。

次に、本発明の第２の実施例として、リードデータ格納
レジスタを複数個設けた場合の回路構成，及び動作説明
を第５図〜第８図を用いて説明する。第５図は第２の実
施例の演算処理装置のブロック図である。同図におい
て、６−1,6−２は第1,第２のリードデータ格納レジス
タ（IDR0,1）を,3−1,3−２は第1,第２の演算データセ
レクタ（SEL1,2）を示し，他は第１図の実施例と同様で
ある。又、信号中、Ｍはメモリリード信号,IDは入力レ
ジスタ指示信号,ILは命令ラッチ信号,L0,L1はリードデ
ータ格納レジスタ６−1,6−２へのラッチ信号,IRD′は
命令データであり、他は第１図の実施例と同様である。
第６図は制御回路２の動作タイミングである。なお、制
御回路２の具体例については、後で第９図を用いて説明
する。MAは命令データがメモリリードであることを示す
信号,FAは入力ワークレジスタ７からリードデータ格納
レジスタ６−1,6−２へデータを転送する指示信号,MMは
メモリアクセス中であることを示す信号であることは先
の実施例と同じである。第７図に本実施例の処理装置の
命令フォーマットを示す。OPは演算フィールド,OPRは演
算データフィールド,Mはメモリアクセスであることを示
すフィールド,FFはフェッチ信号Ｆに対応するフィール
ドであることは先の実施例と同様であり、IDが本実施例
固有の、リードデータ格納レジスタ番号を示すフィール
ドである。

以下に本実施例の演算処理装置の動作について説明す
る。演算処理装置の命令がレジスタ間の演算の場合、汎
用レジスタ５からのデータはセレクタ３−１を経由し
て、リードデータ格納レジスタ６−１または６−２のデ
ータはセレクタ３−２及び３−１を経由して、演算器４
で演算され、汎用レジスタ５に格納される。命令がメモ
リライトアクセスの場合は、汎用レジスタ５からのアド
レスデータはメモリアドレスレジスタ９にラツチされ、
汎用レジスタ５からのライトデータは演算器４を経由し
て出力レジスタ８にラッチされ、メモリアクセスが開始
する、メモリライト動作に必要なデータは、ラッチする
ことで保持されるため、処理装置はライトアクセス完了
を待たずに次の命令の実行を開始する。

命令がメモリリードアクセスの場合は、処理装置はリー
ドアクセスの開始を指示するだけである。すなわち、汎
用レジスタ５からのアドレスデータをメモリアドレスレ
ジスタ９にラッチし、ID信号で入力データレジスタ番号
の指定を行い、メモリリードアクセスを開始する。処理
装置はアクセス開始の指示をした後、次の命令の実行を
開始し、待ち状態には入らない。メモリのリードデータ
の入力は、処理装置のＦフィールドを１にすることで行
う。

この部分を含めた動作は第６図の制御回路２の動作タイ
ミングにより説明する。図中のIRD′が処理装置の命令
データであり、リードアクセスのフェッチの部分だけが
説明上必要なため、他の命令の部分については命令内容
を書いてない。（I₁,I₂等で記述してある）まずリード
命令により、メモリリード信号MAが１になり、MAの立下
りでメモリアクセス信号MMを１とする。これによりメモ
リリードアクセスを開始し、第７図に示すようなリード
命令と一緒に記述されているIDの値をラッチする。ID信
号は０のとき、リードデータ格納レジスタ６−1,1のと
きはリードデータ格納レジスタ６−２を指定するものと
する。第６図において、ラッチされたID信号をIDDとし
て示してある。処理装置は次の命令I₁の実行後、リード
命令を実行する。この命令実行時には、メモリからのア
クノレッジ信号AKはきていないため、待ち状態に入る。
待ち状態を指示する信号Ｗは、メモリアクセス信号MMを
フェッチ信号FAでラッチする事で作られる。この後、ア
クノレッジ信号AKが入力されると、入力ワークレジスタ
７にリードデータがラッチされ、待ち状態が解除される
ので新しいメモリアクセスが開始される。この命令の最
後で、リードデータ格納レジスタ６−１へのラッチ信号
L0が出力され入力ワークレジスタ７にラッチされている
メモリのデータが入力される。また、この命令ではID信
号が１であるため、IDDも１になる。I₃命令はメモリア
クセスではないが、フェッチ信号Ｆが１のフェッチ命令
であるため、リードデータ格納レジスタ６−２へのラッ
チ信号L1が出力される。I₃では前のリード命令と同様メ
モリアクセス中のため待ち状態に入っているが、I₇のフ
ェッチでは、アクセス完了後のため待ちは生じない。リ
ードデータ格納レジスタ６−1,6−２へのラッチ信号L0,
L1はフェッチ命令I₃またはI₇指示するのではなく、それ
以前に実行されたリード命令のIDでセットされるIDD信
号で決定される。

以上に示したように、本実施例ではメモリのリード要求
時に入力するリードデータ格納レジスタの指示を行い、
データ入力時にはフェッチの指示を出すだけで良い。こ
の結果、リードデータ格納レジスタの指示に演算データ
フィールドにOPRを使う必要がないので、フェッチ命令
でも通常の演算が可能となり、フェッチ命令を専用命令
とする必要がなくなる。このことにより、メモリアクセ
スと演算処理の並列動作を、通常の処理装置と同様の命
令で実現できるため高速化が図れる。また、メモリリー
ドデータを演算対象とする命令の前で、フェッチの指示
するだけで、通常の処理装置と同様のプログラムの記述
が可能となるので、メモリアクセスと演算処理を並列に
処理することによる問題も発生しない。

第８図にプログラムの記述の一例を示す。第８図（ａ）
は通常の処理装置の場合の例で、同図（ｂ）は本実施例
の例である。（R0）はアドレスデータをR0のレジスタか
ら出力することを意味し、（ａ）と（ｂ）はレジスタの
名前が一部、リードデータ格納レジスタの名前（IDR0,I
DR1）になっていることと、フェッチを指示するＦが命
令についていること以外は同じとなっている。このよう
に、殆ど同じ命令の記述で、メモリアクセスの並列動作
が実現されるため、高速処理の実現が容易となってい
る。なお、本実施例では、リードデータ格納レジスタを
別に設けてあるが、汎用レジスタに演算結果とメモリデ
ータの格納を同一命令内で行う手段を設け、リードデー
タ格納レジスタを汎用レジスタで代用しても良いことは
明らかである。

第９図は第５図に示した制御回路２の具体的回路図であ
る。G1〜６はANDゲート,I1〜３はインバータ,F1〜３は
Ｄフリップフロップ,OSCは処理装置のクロック発生器で
ある。ゲートG1,2及びフリップフロップF1,2でMA,FA,M
M,Wの信号を生成し、ゲートG3,G5,G6,インバータI1,I3
及びフリップフロップF3でL0,L1の信号を生成し、イン
バータI2及びゲートG4でILの信号を生成している。この
回路の動作タイミングを先に説明した第６図に示されて
いる。本回路構成において、フェッチの動作の完了のタ
イミングは、第６図のタイムチャートにより明らかなよ
うに、フェッチを指示した命令完了のタイミングと同じ
である。このことは、フェッチを指示した命令でリード
データ格納レジスタIDR0,IDR1を参照する時には、フェ
ッチが実行される前の値を参照することを意味してい
る。フェッチ動作完了のタイミングのもう１つの例は、
フェッチを指示した命令の最初でフェッチ動作を実行
し、完了後フェッチを指示した命令を実行する方法であ
る。この場合はフェッチ指示の命令でリードデータ格納
レジスタIDR0,1を参照すると、フェッチの後の更新した
値を参照することになる。本実施例では前者で説明した
が、後者も本発明の範囲であることは明白である。

〔発明の効果〕

本発明によれば、メモリアクセスと演算処理の並行動作
をプログラムで制御できるため、メモリアクセスの多い
データ処理で、メモリアクセス中に演算処理が実行可能
となり、処理時間の短縮が図れる。

【図面の簡単な説明】

第１図は本発明の実施例の演算処理装置のブロック図，
第２図は第１図の実施例の動作波形図，第３図は第１図
の実施例で用いられる命令フォーマットの一例を示す
図，第４図はラスタ演算をプログラムで実現するための
処理フロー，第５図は本発明の第２の実施例の演算処理装置のブロッ
ク図，第６図は第５図の実施例の動作波形図，第７図は
第５図の実施例で用いられる命令フォーマットの一例を
示す図，第８図は本発明におけるプログラム記述を説明
するための図，第９図は第５図における制御回路２の具
体的構成図である。１……命令レジスタ,2……制御回路,3,3−1,3−２……
演算データセレクタ,4……データ演算器,5……汎用レジ
スタ,6,6−1,6−２……リードデータ格納レジスタ,7…
…リードデータワークレジスタ,8……ライトデータレジ
スタ,9……メモリアドレスレジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤上義弘神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内

Claims

【特許請求の範囲】

【請求項１】データの演算および論理演算を実行するデ
ータ演算手段、上記データ演算手段に接続され、上記デ
ータ演算手段により演算される上記データを一次格納す
るオペランドデータ記憶手段、上記オペランドデータ記
憶手段とデータ記憶装置との中間に配置されたデータイ
ンタフェース手段、実行する命令を一次格納する命令イ
ンタフェース手段、および上記命令を実行し、上記命令
の実行により上記演算手段と上記命令インタフェース手
段に接続され、上記オペランド記憶手段を制御する制御
手段からなり、メモリリード命令が上記制御手段により実行され、上記
データ記憶装置から上記データインタフェース手段へデ
ータ転送するメモリアクセス操作が行われる際、上記メ
モリアクセス操作は上記メモリリード命令の実行に引き
続き実行される命令の演算処理と並行して行われ、上記
引き続き実行される命令の一つには、上記データインタ
フェース手段から上記オペランドデータ記憶装置へのデ
ータ転送を上記演算処理の一つとして実行させるフィー
ルドを設け、上記データ記憶装置からデータ入手するメ
モリアクセス操作と演算処理を並行して実行することを
特徴とする演算処理装置。
【請求項２】上記データインタフェース手段は、上記デ
ータ記憶装置から読み出した上記データを記憶するため
のメモリデータレジスタ手段を含む特許請求の範囲第１
項記載の演算処理装置。
【請求項３】特許請求の範囲第１項記載の演算処理装置
において、上記オペランドデータ記憶手段には少なくと
も一つの入力データ格納レジスタ手段が含まれ、上記メ
モリリード命令には上記の少なくとも一つの入力データ
格納レジスタ手段の一つを指示するもう一つのフィール
ドが含まれることを特徴とする演算処理装置。
【請求項４】命令を保持する命令保持手段、上記命令保
持手段からの命令の実行し上記命令の実行により制御信
号を発生する制御手段、データを記憶するデータ記憶装
置、メモリリード命令の実行で上記制御手段から出力さ
れる制御信号により上記制御手段で行われるメモリアク
セス操作による上記データ記憶装置からの転送データを
保持するメモリデータ格納手段、上記制御手段からの制
御信号により転送された上記データの演算あるいは論理
演算処理を実行する演算手段、および上記メモリデータ
格納手段と上記演算手段との中間に配置されて上記読込
みデータを保持する少なくとも一つの入力データ格納手
段とからなり、各上記命令には上記メモリデータ格納手段から上記入力
データ格納手段へのデータ転送を含む演算処理を行わせ
る第１の情報が含まれており、かつ上記メモリアクセス
操作は上記メモリリード命令の実行に引き続き実行され
る命令の演算処理と並行して行われることにより、デー
タを入手するメモリアクセス操作と演算処理を並行して
実行することを特徴とする演算処理装置。
【請求項５】特許請求の範囲第４項記載の演算処理装置
において、それぞれの上記命令は、上記メモリデータ格
納手段から転送されたデータを保持するための少なくと
も一つの上記入力データ格納手段を選択的に認識するフ
ィールドとを備えたことを特徴とする演算処理装置。
【請求項６】特許請求の範囲第４項記載の演算処理装置
において、命令のフィールドに有るデータは、上記第１
の情報に対応することを特徴とする演算処理装置。
【請求項７】特許請求の範囲第４項記載の演算処理装置
において、アドレスバスを介して上記データ記憶装置に
接続され、上記命令保持手段に保持された上記メモリリ
ード命令の実行により上記データのアドレスを一次格納
するメモリアドレスレジスタを備えたことを特徴とする
演算処理装置。
【請求項８】特許請求の範囲第７項記載の演算処理装置
において、上記命令保持手段において引き続き保持され
る上記命令の一つであるもう一つの命令の上記第１の情
報により上記メモリデータ格納手段から読み取られたデ
ータを格納するよう上記入力データ格納手段の一つに指
示する第２の情報と上記メモリリード命令に備えたこと
を特徴とする演算処理装置。
【請求項９】接続されたデータメモリ手段にアクセスす
るメモリアドレスレジスタ、接続されたデータメモリ手
段からのデータを受け取るメモリデータレジスタ手段、
接続された上記メモリデータレジスタ手段からフェッチ
されたデータを格納する入力データレジスタ手段、上記
データメモリ手段以外からの演算処理用に入力されるそ
の他のデータを格納する汎用レジスタ手段、上記入力デ
ータレジスタと上記汎用レジスタ手段とからデータをオ
ペランドデータ入力として受け取り上記オペランドデー
タ入力の演算または論理演算処理を行う演算手段、なら
びに上記メモリアドレス、メモリデータ、入力データお
よび汎用レジスタ手段と上記演算手段との制御により上
記命令の命令実行を制御する制御手段とから構成される
とともに、命令を記憶する命令記憶手段とデータを記憶
するデータメモリとに接続され、上記メモリアドレスレジスタへの上記データに対応する
アクセスアドレスの決定は、上記命令の一つであるメモ
リアクセス要求命令の実行により行われ、データメモリ
手段へのメモリアクセスが開始され、上記アクセスされ
たデータは上記メモリアクセス要求命令の実行に引き続
き行われる命令の実行と独立かつ並行して上記メモリデ
ータレジスタ手段に格納され、上記メモリデータレジス
タ手段から上記入力データレジスタ手段への上記データ
フェッチは上記メモリアクセスと並列して実行される後
続命令の一つに含まれる情報により指示され、それによ
り上記メモリアクセスが上記後続命令の上記実行と並行
して行い、メモリアクセスおよび命令実行とを並行実行
することを特徴とする演算処理装置。
【請求項１０】特許請求の範囲第９項記載の演算処理装
置において、上記フェッチングが上記後続命令の上記実
行と同時に行えるよう指示する上記情報が上記一つの命
令のフィールドに含まれることを特徴とする演算処理装
置。
【請求項１１】特許請求の範囲第９項記載の演算処理装
置において、さらに、上記入力データレジスタは複数の
入力データレジスタを備え、上記メモリアクセス要求命
令のフィールドは、上記入力データレジスタの一つを指
示する情報を含むことを特徴とする演算処理装置。
【請求項１２】接続されたデータメモリ手段にアクセス
するメモリアドレスレジスタ手段、接続されたデータメ
モリ手段からデータを受け取るメモリデータレジスタ手
段、接続された上記メモリレジスタ手段からのデータを
ロードする入力データレジスタ手段、上記入力データレ
ジスタ手段からオペランドデータ入力としてデータを受
け取り上記オペランドデータ入力の演算処理を行う演算
手段、ならびに上記メモリアドレス、メモリデータおよ
び入力データレジスタ手段と上記演算手段を制御するこ
とにより上記命令の命令実行を制御する制御手段とから
構成されるとともに、命令を記憶するための命令メモリ
手段とデータを記憶するためのデータ記憶装置とに接続
され、上記命令の一つであるメモリアクセス要求命令の実行に
よるデータメモリ手段に格納されたデータへのデータア
クセスが、上記メモリアクセス要求命令の実行に引き続
き行われるもう一つの命令と同時に行うことにより、メ
モリアクセスと命令実行とを行うことを特徴とする演算
処理装置。
【請求項１３】上記メモリデータレジスタ手段から上記
入力データレジスタ手段への上記ローディングがもう一
つの命令に含まれた情報により指示されることを特徴と
する特許請求の範囲第12項記載の演算処理装置。
【請求項１４】上記入力データレジスタ手段は、複数の
入力データレジスタを備え、上記命令のそれぞれには上
記入力データレジスタの一つを選択的に認識する一つの
フィールドを備え、上記メモリデータレジスタ手段に格
納されたデータをロードすることを特徴とする特許請求
の範囲第12項記載の演算処理装置。
【請求項１５】上記メモリアドレスレジスタ手段は、上
記メモリアクセス要求命令実行中にデータメモリ手段の
アドレスを保持することを特徴とする特許請求の範囲第
12項記載の演算処理装置。
【請求項１６】データの演算処理を行うデータ演算手
段、上記データ演算手段に接続され、上記データ演算手
段により演算処理されるデータを一次格納するオペラン
ドデータ格納手段、上記オペランドデータ格納手段と上
記データ記憶装置の間に配置されたデータインタフェー
ス手段、命令を一次格納する命令インタフェース手段、
ならびに上記命令インタフェース手段に接続され、上記
命令インタフェースからの命令を実行し、上記データ演
算手段と上記オペランドデータ格納手段とを上記命令の
実行により制御する制御手段から構成され、メモリアクセス要求命令の実行により上記制御手段によ
って行われる上記データ記憶装置から上記データインタ
フェース手段へのデータの読み取りは、上記メモリアク
セス要求命令の実行に引き続いて実行されるもう一つの
命令のフィールドにあるデータに対応して上記制御手段
が行う上記データインタフェース手段から上記オペラン
ドデータ格納手段へのデータ転送を含む演算処理とは独
立して行われ、上記の転送処理は、上記もう一つの命令
の演算処理を実行中に行うことにより、上記データ記憶
装置からデータを入手するメモリアクセス操作と演算処
理を相互に独立して実行することを特徴とする演算処理
装置。
【請求項１７】命令を保持する命令保持手段、上記命令
保持手段からの命令を実行し上記命令の実行により制御
信号を発生する制御手段、データを記憶するデータ記憶
装置、メモリアクセス命令の実行の結果出力される上記
制御手段からの制御信号により上記制御手段が上記デー
タ記憶装置から読み取ったデータを格納するメモリデー
タ格納手段、上記制御手段からの制御信号により上記の
読み取りデータの演算または論理演算処理を行う演算手
段、および上記格納手段と上記演算手段との中間に配置
され、上記読み込みデータを保持する少なくとも一つの
入力データ格納手段から構成され、上記命令のそれぞれには上記メモリデータ格納手段から
上記入力データ格納手段へのデータ転送を指示する第１
の情報が含まれ、上記入力データ格納手段へデータ転送
する演算処理とは独立して、上記メモリアクセス命令の
実行により上記データ記憶装置からデータを読み込む上
記メモリアクセスが行われ、上記転送は上記メモリアク
セス命令に後続の命令の演算処理実行中に行われること
により、データのメモリアクセス操作と演算処理とを相
互に独立して行うことを特徴とする演算処理装置。
【請求項１８】接続されたデータメモリ手段へアクセス
するメモリアドレスレジスタ手段、接続されたデータメ
モリ手段からデータを受け取るメモリデータレジスタ手
段、接続された上記メモリデータレジスタ手段からのフ
ェッチデータを格納する入力データレジスタ手段、上記
データメモリ手段以外からの演算処理に使用されるその
他のデータを格納する汎用レジスタ手段、上記入力デー
タレジスタ手段と汎用レジスタ手段からオペランドデー
タ入力を受け取り上記オペランドデータ入力の演算また
は論理演算を行う演算手段、ならびに上記メモリアドレ
ス、メモリデータ、入力データおよび汎用レジスタ手段
と上記演算手段の制御を行うことにより上記命令の命令
実行を制御する制御手段とから構成され、上記メモリアドレスレジスタ手段への上記データに対応
するアクセスアドレスの決定が、上記命令の一つである
メモリアクセス要求命令の実行により行われてデータメ
モリ手段へのメモリアクセスが開始され、上記アクセス
されたデータの上記メモリデータレジスタ手段への格納
が上記メモリアクセスの終了後に上記メモリアクセス要
求命令の実行に続いて実行される命令とは独立して行わ
れ、上記メモリデータレジスタ手段から上記入力データ
レジスタ手段への上記データフェッチが上記制御手段に
より実施される上部後続命令の一つに含まれる情報で指
示されることにより、命令を記憶する命令記憶手段とデ
ータを記憶するデータメモリ手段とに接続するメモリア
クセスと命令実行とを相互に独立して行うことを特徴と
する演算処理装置。