JPH0412503B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はベクトル演算プロセツサに係り、特に
ベクトル演算時のマイクロプログラミングを容易
とするサポート機能を有したベクトル演算プロセ
ツサに関する。

行列やフーリエ変換の諸計算に代表されるよう
なベクトル演算を高速に行うものの１つに、パイ
プライン演算器を用いたベクトル演算プロセツサ
がある。このパイプライン演算器では、演算処理
のための複数ステージが設けられており、ある処
理が順次この各ステージを流れている間に、次の
処理が続けてこの各ステージを流れていく。

第１図はかかるベクトル演算プロセツサの従来
例を示すもので、２個のレジスタ２００，４０
０、パイプライン乗算及び加算器７００及び１０
００、これらへの入力を選択するセレクタ１０
０，３００，５００，６００，８００、及び９０
０を有しており、この他にメモリやアドレス演算
ユニツト等の図示しないユニツトがある。各信号
ライン中にカツコ書きで指示している数字はビツ
ト数である。他の図面でも同様に扱つている。

このうち、レジスタ２００及び４００は、読出
しポインタRPX、RPYと書込みポインタWPX、
WPYによりアクセスされ、１マシンサイクルに
１個のデータ読出し及び書込みが可能なレジスタ
である。

又、乗算器７００及び加算器１０００は、米国
特許4075704等で例示されるように、フローテイ
ング演算を３及び２ステージに分割して、データ
のオーバラツプ演算を可能にするパイプライン演
算器である。

このようなパイプライン演算器を用いてベクト
ル演算を実行する場合、異つたデータ間の演算を
できるだけオーバラツプさせて演算ループを最も
短かくすることにより、演算の高速化が行われ
る。このような演算を次のフオートラン言語で記
述された簡単なベクトル演算を例として説明す
る。

DO100I＝１、Ｎ Ｆ（Ｉ）＝Ｘ（Ｉ）＋Ｃ Ｙ（Ｉ）＝Ａ※Ｆ（Ｉ）＋Ｆ（Ｉ） 100 CONTINUE ……(1) 上記の例は、正弦関数等の関数ベクトル演算を
極めて単純化したものである。プログラム(1)にお
いてＮ＝１のときを第１図の構成のベクトル演算
プロセツサで実行する場合の手順をマイクロプロ
グラム言語としてのRTL（Register Transfer
Language）言語で記述すると第２図となり、又
この手順をデータの流れを中心に記述すると第３
図イ，ロ，ハとなる。

即ち、ステツプS1ではレジスタ４００のアド
レス０に格納されている内容REGY（０）＝Ｃ（こ
の設定は計算開始時に図示しないホストコンピユ
ータから行われる。他のデータも同様）と、入力
信号線１０よりINP1（Ｘ(1)）によつて図示しない
メモリから入力されるデータＸ(1)が、それぞれセ
レクタ８００及び９００で選択されて加算器１０
００の第１段ステージに於て加算され始める。ス
テツプS2では、加算器１０００に於る加算の第
２ステージが実行され、このマシンサイクルでは
加算器１０００内で自動的にステージの移動が行
われるので、演算の指定は不要（NOOP：NO
OPERATION）となる。ステツプS3では、レジ
スタ２００のアドレス２に、REGX(2)＝Ａが格
納されているとすると、ステツプS2で得られた
加算器出力FA十Ｆ(1)がレジスタ２００のアドレ
ス０へREGX（０）←FAによりセレクタ１００
を介して入力され、又セレクタ６００を介して乗
算器７００へ一方の入力として与えられる。更に
REGX(2)＝Ａもセレクタ５００を介して入力さ
れ、乗算器７００に於て乗算Ｆ(1)×Ａの第１ステ
ージが開始される。乗算器７００は前述のように
３ステージなので、続くステツプS4、S5では乗
算器内で自動的に処理ステージがすすみ、この間
の演算指定も不要となる。ステツプS6では、ス
テツプS5迄で得られた結果FM＝Ａ・Ｆ(1)とステ
ツプS3でレジスタ２００に格納されたREGX
（０）＝Ｆ(1)とが、それぞれセレクタ８００及び９
００により選択されて加算器１０００に入力さ
れ、ステツプS7を経て加算される。この加算結
果のFA＝Ｙ(1)はOUTAにより出力線４０から図
示しないメモリへ出力される。

以上はプログラム(1)のＩ＝１だけの場合である
が、Ｉ＝１、２、…、Ｎに対する演算、即ちベク
トル演算を行わせる時はパイプライン処理、即ち
添字Ｉ＝１のデータの演算を実行している途中か
ら添字Ｉ＝２のデータの演算を開始するというよ
うに、添字の異るデータの演算をオーバラツプさ
せ、全体として実行的な演算時間を短縮させう
る。このため、Ｉ＝１のステツプＳ２からＩ＝２
のステツプS1を開始し、Ｉ＝２のステツプS2か
らＩ＝３のステツプS1を開始する、というよう
に１マシンサイクルだけずらしたのでは第１図の
ハードウエアが不足となる。それはこの場合、定
常的にはステツプS1〜S8のすべてを各Ｉに対し
て同時に実行することになるが、例えば加算器１
０００は２ステージしかなく、一方ステツプS1、
S2、S6、S7はいずれも加算のどれかのステージ
を異なるデータに対して実行する必要があるの
で、加算器１個のこの例ではこのような多重処理
は不可能である。

そこで第４図に示すように２ステツプ（２マシ
ンサイクル）のずれで各添字Ｉに対する演算をオ
ーバラツプさせれば、上記のようなハードウエア
上の衝突はない。そして定常的には、第２図のス
テツプS1、S3、S5、S7を添字Ｉ、Ｉ＋１、Ｉ＋
２、Ｉ＋３のデータに対して実行するサイクル
と、ステツプS2、S4、S6、S8を同様に実行する
サイクルのくり返しになる。従つてこれをRTL
言語で記述すると第５図のフローが得られる。

第５図では、ステツプS30が第２図のステツプ
S1、S3を、ステツプS50が第２図のステツプS1、
S3、S5を、ステツプS70及びS90が第２図のステ
ツプS1、S3、S5、S7の動作を（異なる添字デー
タに対して）含んでおり、ステツプS80及びS100
が第２図のステツプS2、S4、S6、S8を含んだも
のであり、これらにはLOOPCHECK命令により
必要なくり返し（Ｉ＝１〜Ｎ）が終了したか否か
を判定する動作も含まれる。

ところで、第４図で示したように２マシンサイ
クルずらしたパイプライン化を行つているにも拘
らず、第５図のくり返しループは４マシンサイク
ル（４ステツプ）となつている。この理由は、第
５図のステツプS70で命令REGX（０）←FAによ
り加算結果Ｆ（Ｉ）がレジスタ２００のアドレス
０に入力され、それが使われるのはステツプ
S100に達した時の命令FM＜＋＞REGX（０）に
於てである。ところが、パイプライン化のため、
この間のステツプ90の命令REX(1)←FAによりレ
ジスタ２００のアドレス１にはＦ（Ｉ＋１）の値
が格納される。従つてもしＦ（Ｉ）の値を同一ア
ドレス０に入れると、Ｆ（Ｉ）がレジスタからと
り出される時にはその値が書換えられてしまうの
で、レジスタ２００のアドレス０と１を交互に使
うことによつてこれを避けているためである。従
つてステツプS70とS90はレジスタ２００のアド
レスを示すREGX（０）とREGX(1)が異なる以外
は同じであり、ステツプ80と100でも同様である。

このため、従来の装置では、くり返しループの
部分のマイクロプログラムのステツプ数が、本来
必要なステツプ数の２倍となり、その内容も複雑
となる。この問題は、プログラム(1)で例としたよ
うな簡単なプログラムではさほど問題にならない
が、一般の関数演算等の場合、くり返しループの
ステツプ数は数十ステツプに及ぶため、それがさ
らに２倍に増加すると、マイクロプログラムのプ
ログラミング及びそれを格納するコントロールメ
モリの容量を考えると大きな欠点となる。

本発明の目的は、上記の従来装置の問題点を解
決して、マイクロプログラミングが容易で、かつ
マイクロプログラムのステツプ数も少なくてすむ
パイプライン形のベクトル演算プロセツサを提供
することにある。

本発明は、マイクロプログラムの制御にて読
み／書きされるレジスタであつて、１マシンサイ
クルで指定される読出アドレスを少なくとも２つ
有し指定された読出アドレスのデータを前記パイ
プライン演算器に出力するレジスタと、マイクロ
プログラムにて読み出しと書き込みが別個に制御
されるFIFOバツフアであつて、繰り返し演算の
中間結果として前記パイプライン演算器から出力
されるデータを一時記憶し時間的に先に入力され
たデータを先に前記パイプライン演算器に出力す
るFIFOバツフアとを備えることを特徴とする。
従来は第１図のレジスタ２００，４００のどちら
にデータを入れるかを考えてプログラムの作成を
行わなければならなかつたが、本発明では、上記
のレジスタを設けることで、このようなことは考
えずにプログラムを作成することが可能となり、
また、プログラムのステツプ数も減少し演算速度
が速くなる。更に、本発明では、FIFOバツフア
を設けることで、ループ間のアドレスの衝突が回
避でき、ループのステツプ数が減少する。

以下、本発明を実施例により詳細に説明する。
第６図は本発明の一実施例を示すもので、第１図
と基本的には同様な構成である。但し第１図では
省略したアドレス演算ユニツト１１００、これに
よりアドレス指定される２つのメモリユニツト１
２００，１３００も図示されており、第１図のレ
ジスタ２００，４００に該当するものは１つのレ
ジスタ４５０として示されている。但しこのレジ
スタ４５０は２つの読み出し（ポインタRP1、
RP2による）と１つの書込み（ポインタWPによ
る）を同時に行える２ポートレジスタである。
FIFOバツフア２５０は本発明の特徴とするもの
で、入力及び出力制御信号WE、REにより制御
される。パイプライン型の乗算器７００（３ステ
ージ）及び加算器１０００（２ステージ）への上
記各メモリユニツト、レジスタ、FIFOバツフア
等からの入力は、本例ではゲート群G1〜G6を通
して所要のデータを入力バスB1〜B4へのせるこ
とにより行われる。

アドレス演算ユニツト１１００は、レジスタ１
１２０の一方の出力データ、メモリーユニツト１
２００，１３００の出力データのいずれかがセレ
クタ１１３０で選択されたものと、レジスタ１１
２０のもう一方の出力データとに演算器（ALU）
１１１０で演算を行い、その結果をレジスタ１１
２０、メモリアドレスレジスタ１２２０，１３２
０へセツトする。

各メモリーユニツト１２００，１３００は、ア
ドレスレジスタ１２２０，１３２０にセツトされ
たアドレスのデータを、１マシンサイクルかけて
読出して読出しレジスタ１２５０，１３５０へセ
ツトするか、あるいはそのアドレスへ、セレクタ
１２４０，１３４０を介して乗算器７００又は加
算器１０００から書込みレジスタ１２３０，１３
３０にセツトされていたデータを１マシンサイク
ルかけて書込む。更に、アドレスレジスタ１２２
０，１３２０はカウンタより構成されており、１
度ALU１１１０からセツトされると、±１するこ
とにより連続したアドレスのデータの読み出しあ
るいは書き込みができる構成となつている。

FIFOバツフア２５０への書込み及び読出しは、
前述したように制御信号RE及びWEにより行わ
れ、書込まれるのは加算器１０００あるいは乗算
器７００の出力の内、セレクタ１００により選択
されたもので、FIFOバツフア２５０の出力は本
例では加算器１０００へ転送される。

同様に、レジスタ４５０への入力は、加算器１
０００、乗算器７００の出力のいずれかがセレク
タ３００により選択されたものであり、出力は乗
算器７００、加算器１０００へ転送可能である。

第７図はFIFOバツフア２５０の構成例で、こ
れは２ワードバツフアの場合である。同図に於
て、書込み点指定用フリツプフロツプ２５４のオ
フ又はオンに応じて書き込み点コントロール回路
２５５からレジスタ２５１又は２５２に書込み信
号が出力され、同様に読出し点指定用のフリツプ
フロツプ２５７のオン又はオフに応じて、レジス
タ２５２又は２５１の内容が読出されるように、
読出し点コントロール回路２５８が出力セレクタ
２５３を制御する。更に各コントロール回路２５
５及び２５８は、１つの書込みあるいは読出しを
行う毎に、フリツプフロツプ２５４及び２５７の
状態を反転させるから、第２図の２ワードバツフ
アは２ワード長の待行列、即ちFIFOバツフアと
して動作する。

以上が第６図の実施例の概要であり、これらの
各ユニツト、例えば各セレクタ、ゲートG1〜
G4、レジスタ、FIFOバツフアの読み／書き等は
マイクロプログラムにより制御される。

次に本実施例の動作を、従来装置の例として用
いたプログラム(1)により説明する。まず、プログ
ラム(1)のループで、Ｉ＝１の時の演算を第６図の
実施例で実行させる時のマイクロプログラムのフ
ローをRTL言語で記述すると第８図のようにな
る。但し同図に於て、REG1（０）、REG2（０）は
読出しポインタRP1、RP2がそれぞれ０の時にレ
ジスタ４５０の指定されるアドレスの内容を示
し、これらには演算開始前にプログラム(1)の定数
Ｃ及びＡが格納されており、又読出しレジスタ１
２５０にはデータＸ(1)がセツトされているとす
る。

第８図に於て、ステツプP1ではREG1（０）＝Ｃ
と読出しレジスタ１２５０の内容Ｘ(1)が加算器１
０００に入力され、ステツプP2を経ての演算結
果FA＝Ｆ(1)が得られる。ステツプP3では、命令
FIFO←FAによりその結果FAが、出力信号４０、
セレクタ１００を介してFAFOバツフア２５０に
入力される。同時に命令REG2（０）＜×＞FAに
より、加算器出力FAはゲートG6を介して、又定
数Ａがレジスタ４５０からポインタRP2＝０によ
り読み出されて、それぞれ乗算器７００へ入力さ
れ、乗算が開始される。乗算は３ステージ（１ス
テツプは１ステージと同じ時間）であるので、乗
算はステツプP4、P5を経て完了する。ステツプ
P6では命令FM＜＋＞FIFOにより、乗算結果
FM＝AF(1)がゲートG5を介して、又FIFOバツフ
ア２５０からＦ(1)が読出され、それぞれ加算器１
０００に入力され、加算が開始される。２ステー
ジの加算がステツプP7を経て終ると、ステツプ
P8の命令MWR2←FAにより加算結果FA＝Ｙ(1)
が、セレクタ１３４０を介して書込みレジスタ１
３３０へセツトされる。同時に命令MAR2←
ALUにより、ALU１１１０で算出されたアドレ
スレジスタ１３２０にセツトされ、メモリ１３１
０のこのアドレスへの書込みレジスタ１３３０に
セツトされた結果Ｙ(1)の書込みが起動される。

以上の演算ステツプは添字Ｉ＝２、３、４、…
に対しても同様であるが、これを従来例と同様に
パイプライン化すると、第９図に示すように各添
字Ｉに対して２ステツプずつずらせたものとな
る。これに対応するループ構成のマイクロプログ
ラムは、第１０図に示すような２ステツプのみの
くり返しループをもつフローとなる。

即ち、第１０図に於て、ステツプP10は第８図
のステツプP1に対応するが、パイプライン化の
ために、命令MAR1←MAR1＜＋＞１によりカ
ウンタ構成のアドレスレジスタ１２２０の内容を
＋１して、ステツプP30に於る加算命令REG1
（０）＜＋＞MRR1のために次のデータＸ(2)のメ
モリ１２１０からの読出しを起動するものであ
り、これはステツプP30、P50、P70の命令
MAR1←MAR1＜＋＞１についても同様である。
又、ステツプP80の命令MAR2←MAR2＜＋＞１
もアドレスレジスタ１３２０の内容を＋１し、ル
ープを一周して再びステツプP80へ戻つた時の演
算結果Ｙ（Ｉ）の格納番地を更新するものである。
従つて初期値としては、（Ｙ(1)のアドレス）−１の
値が、レジスタ１３２０にセツトされている。

ステツプP30では、ステツプP10と同じ動作を、
命令REG1（０）＜＋＞MAR1、MAR←MAR1＜
＋＞１により添字Ｉ＝２に対して実行し、かつ命
令FIFO←FA、REG2（０）＜×＞FAによつて第
８図のステツプP3に対応する動作を、Ｉ＝１の
データに対して実行する。更にステツプP50で
は、ステツプP30と同じ動作を添字を１ふやした
ものについて実行する。そしてこの時点では
FIFOバツフア２５０には、ステツプP30、P50の
命令FIFO←FAによりＦ(1)、Ｆ(2)の値が順次格納
されており、従来の第５図のステツプS30、S50
に於るREGX（０）←FA、REGX(1)←FAのよう
に異なる命令を必要としないことが特徴となつて
いる。

ステツプP60では、命令FA＜＋＞FIFOにより
Ｉ＝１に対する乗算結果FM＝Ａ・Ｆ(1)とFIFO
バツフア２５０に最初にステツプP30で入力され
たＦ(1)が加算開始される。このためにはFIFOバ
ツフア２５０は第７図で説明したように２ワード
構成であればよい。

続いてループへ入つて、ステツプP70ではステ
ツプP50と同じ動作を更に添字を１大きくしたも
のについて実行し、ステツプP80ではステツプ
P60に開始された加算の結果FA＝Ａ・Ｆ(1)＋Ｆ
(1)を、命令MWR2←FAにより書込みレジスタ１
３２０へセツトし、命令MAR2←MAR2＜＋＞
１により前述のようにメモリ１３１０の、次の格
納（Ｉ＝２）のためのアドレス更新を行い、更に
命令FM＜＋＞FIFOによつて、ステツプP60のＩ
＝２とした時の加算AF(2)＋Ｆ(2)を開始する。又
命令LOOPCHECKは、アドレス演算ユニツト１
１００内のレジスタ１１２０に予めくり返し回数
Ｎをセツトしておき、ステツプP70でこれをALU
１１１０により１減じ（この命令は第１０図では
省略した）、ステツプP80で０になつたかどうか
をしらべるもので、０になつた時終了として
ENDへ出る。０でない時はステツプP70へもどり
ループをくり返す。

以上のマイクロ命令によりプログラム(1)が実行
されるが、従来の第５図と比べると、ステツプ
P30、P50と同様、ステツプP70に於ても、各添
字Ｉに対応する中間加算結果FA＝Ｘ（Ｉ）＋Ｃ＝
Ｆ（Ｉ）は同一形式の命令FIFO←FAによりFIFO
バツフア２５０へ順次格納され、ステツプP80で
は命令FM＜＋＞FIFOにより、この命令より以
前に入力されたもののうち２つ前の入力データが
Ｆ（Ｉ）として自動的にとり出され、その時の加
算結果FM＝AF（Ｉ）と加算される。これは、
FIFOバツフアを有しない従来装置の場合の第５
図と比べると、ステツプS70〜S100に於て、中間
結果Ｆ（Ｉ）をパイプライン化のためにREGX
（０）、REGX(1)と区別して格納、読出していた
のに比べ、プログラム上、極めて簡単化されるこ
とを示しており、ループは２ステツプで構成可能
となり、プログラミングも中間結果格納レジスタ
のアドレスを意識せずに作れるから容易となる。

特に、フオートランプログラム(1)は、極めて簡
単な例となつているが、実際の関数演算の例で
は、多くのユニツトが同一マシンサイクルで並列
に動作し、第６図のセレクタ、バツフア等も複雑
に制御されることになるから、くり返し部分が10
ステツプ以上となり、本発明によると、このくり
返し部分が大幅に縮小されることの結果は極めて
大きい。

なお、関数演算等でマイクロプログラミングに
より評価した結果によると、FIFOバツフアの容
量は、２ワードとすれば多くの場合十分であるこ
とが示される。

又、メモリユニツト１２００，１３００、レジ
スタ４５の出力は、乗算器７００、加算器１００
０の左右の入力に接続されているが、これは、乗
算器出力が、加算器の左入力にしか接続されてお
らず、また加算器の出力が乗算器の右入力にしか
接続されていないため、入力が非対称となつてお
り、また加算器１０００の機能自体も非対称とな
つているため、乗算器７００、加算器１０００へ
の左右の入力の組合せが任意にできるようにする
ためである。一方、FIFOバツフア２５０の出力
は加算器１０００の左右の入力にしか接続されて
いないが、関数演算等の例では、加算器への入力
だけで、十分効果があることが判つている。但
し、これらの接続関係の種々の変更に対しても、
本発明を適用できることは明らかである。

以上の説明から明らかなように、本発明によれ
ば、演算器のバツフアレジスタをアドレス方式に
よりアクセスする従来方法に比較して、ベクトル
演算に対するループ演算部のステツプ数を大幅に
減少させることができ、又マイクロプログラムの
作成を容易化できるという効果がある。

【図面の簡単な説明】

第１図は従来のベクトル演算プロセツサの構成
例を示すブロツク図、第２図は第１図のプロセツ
サに対するマイクロプログラム例を示す図、第３
図イ，ロ，ハは第２図のプログラムによる演算を
データの各ハード上への流れで示した図、第４図
は第２図のプログラムを添字を変えてくり返す時
のパイプライン処理ステツプの説明図、第５図は
第４図に対応するパイプライン処理演算のマイク
ロプログラムフローを示した図、第６図は本発明
の一実施例を示す図、第７図は本発明の特徴とす
るFIFOバツフアの構成例を示す図、第８図は第
６図の一実施例に対するマイクロプログラム例を
示す図、第９図は第８図のプログラムを添字を変
えてくり返す時のパイプライン処理ステツプの説
明図、第１０図は第９図に対応するパイプライン
処理演算のマイクロプログラムフローを示す図で
ある。 ２５０……FIFOバツフア、４５０……レジス
タ、７００……乗算器、１０００……加算器、１
１００……アドレス演算ユニツト、１２００，１
３００……メモリユニツト。

Claims (1)

1. 【特許請求の範囲】 １ 複数の変数を一括して添字で区別されるベク
   トル変数とし、このベクトル変数を用いる関数演
   算をパイプライン演算器により実行するように構
   成したベクトル演算プロセツサにおいて、マイク
   ロプログラムの制御にて読み／書きされるレジス
   タであつて１マシンサイクルで指定される読出ア
   ドレスを少なくとも２つ有し指定された読出アド
   レスのデータを前記パイプライン演算器に出力す
   るレジスタと、マイクロプログラムにて読み出し
   と書き込みが別個に制御されるFIFOバツフアで
   あつて繰り返し演算の中間結果として前記パイプ
   ライン演算器から出力されるデータを一時記憶し
   時間的に先に入力されたデータを先に前記パイプ
   ライン演算器に出力するFIFOバツフアとを備え
   ることを特徴とするベクトル演算プロセツサ。 ２ 前記パイプライン演算器を、１個のパイプラ
   イン加算器と１個のパイプライン乗算器から構成
   するとともに、該パイプライン加算器及び乗算器
   の出力が前記FIFOバツフアへ入力可能であり、
   かつ該FIFOバツフアの出力が上記パイプライン
   加算器及び乗算器の双方又は一方へ入力可能であ
   るように構成したことを特徴とする特許請求の範
   囲第１項記載のベクトル演算プロセツサ。