JPH0782759B2 - 音響録音再生装置 - Google Patents
音響録音再生装置Info
- Publication number
- JPH0782759B2 JPH0782759B2 JP63106538A JP10653888A JPH0782759B2 JP H0782759 B2 JPH0782759 B2 JP H0782759B2 JP 63106538 A JP63106538 A JP 63106538A JP 10653888 A JP10653888 A JP 10653888A JP H0782759 B2 JPH0782759 B2 JP H0782759B2
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- JP
- Japan
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- gate
- recording
- signal
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- Electrophonic Musical Instruments (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、外部音をデジタル録音し、適宜読み出すこ
とによって任意の音響信号を発生させることのできる音
響録音再生装置に関する。
とによって任意の音響信号を発生させることのできる音
響録音再生装置に関する。
従来のPCM録音機能付電子機器例えばサンプラーは、第
９図に示すように、CPU11の制御により、外部音入力端
子12から入力した音をA/D変換回路13でデジタル信号に
変換して波形メモリ14に録音し、再生の際はDMAC（Cire
ct Memory Access Controller）15の制御により波形メ
モリ14からFIFO（First in First Out）バッファ16へDM
A転送し、FIFOバッファ16が空く海にDMA転送が行なわれ
るもので、キーボード17の鍵に対応した周波数をVCO18
に設定して、このVCO18の設定周波数に従ってFIFOバッ
ファ16からD/A変換回路19に出力することにより、波形
メモリ14に録音された音響信号波形に対応する音響を出
力端子20に出力するようになっている。
９図に示すように、CPU11の制御により、外部音入力端
子12から入力した音をA/D変換回路13でデジタル信号に
変換して波形メモリ14に録音し、再生の際はDMAC（Cire
ct Memory Access Controller）15の制御により波形メ
モリ14からFIFO（First in First Out）バッファ16へDM
A転送し、FIFOバッファ16が空く海にDMA転送が行なわれ
るもので、キーボード17の鍵に対応した周波数をVCO18
に設定して、このVCO18の設定周波数に従ってFIFOバッ
ファ16からD/A変換回路19に出力することにより、波形
メモリ14に録音された音響信号波形に対応する音響を出
力端子20に出力するようになっている。
しかしながら、この種のサンプラーでは、DMA転送を頻
繁に行なうためCPUに負担がかかり、特に高い周波数で
再生する際やポリフォニックで再生する際には、CPUがD
MA処理に専有されて他の処理をする時間が無くなってし
まう問題があった。
繁に行なうためCPUに負担がかかり、特に高い周波数で
再生する際やポリフォニックで再生する際には、CPUがD
MA処理に専有されて他の処理をする時間が無くなってし
まう問題があった。
また、ある音を録音したいとき、その音の立上りに対す
る録音開始操作のタイミングが難かしく、頭の部分が切
れたり、無音部分が長くなったりする問題があった。
る録音開始操作のタイミングが難かしく、頭の部分が切
れたり、無音部分が長くなったりする問題があった。
この発明は上記事情に鑑みて成されたもので、録音開始
時に、頭の部分が切れないように録音／再生することの
できる音響録音再生装置を提供することを目的とする。
時に、頭の部分が切れないように録音／再生することの
できる音響録音再生装置を提供することを目的とする。
この発明の特徴は、前録音命令により前録音を実行し、
本録音命令により本録音を開始してループ再生時におい
て、前記部分と本録音部分とが連続して頭切れのない音
響を得るようにしたものである。
本録音命令により本録音を開始してループ再生時におい
て、前記部分と本録音部分とが連続して頭切れのない音
響を得るようにしたものである。
第１図はこの発明をサンブラーに適用した一実施例の全
体構成を示すもので、図中31はCPUであり、キーボード3
2の鍵操作により対応する楽音を発生する制御を行なう
と共に、キースイッチ群33のキー入力に従って録音、再
生の制御を行なう。34は楽音の録音／再生を行なう音源
制御回路で、CPU31とアドレスバスAB、データパスDB、
コントロールバスCBと介して接続されており、CPU31か
ら命令に従って、外部音入力端子35、A/D変換回路36を
介して入力された外部音を録音し、D/A変換回路37、VCA
380〜383、出力端子390〜393を介して再生する。本実施
例では４音ポリフオニックとなっており、VCA380〜383
に４チャンネルの時分割タイミング信号T0〜T3が入力さ
れ、VCA前段に設けられたチャンネル切換え回路により
時分割動作する。また、CPU31からはチャンネル切換信
号CH0〜CH3が供給され、指定されたチャンネルのみ楽音
を出力するようになっている。なお、φRECは外部音を
サンプリングするブロック、φＳは波形読み出しクロッ
クで、いずれも音源制御回路34内で作られる。
体構成を示すもので、図中31はCPUであり、キーボード3
2の鍵操作により対応する楽音を発生する制御を行なう
と共に、キースイッチ群33のキー入力に従って録音、再
生の制御を行なう。34は楽音の録音／再生を行なう音源
制御回路で、CPU31とアドレスバスAB、データパスDB、
コントロールバスCBと介して接続されており、CPU31か
ら命令に従って、外部音入力端子35、A/D変換回路36を
介して入力された外部音を録音し、D/A変換回路37、VCA
380〜383、出力端子390〜393を介して再生する。本実施
例では４音ポリフオニックとなっており、VCA380〜383
に４チャンネルの時分割タイミング信号T0〜T3が入力さ
れ、VCA前段に設けられたチャンネル切換え回路により
時分割動作する。また、CPU31からはチャンネル切換信
号CH0〜CH3が供給され、指定されたチャンネルのみ楽音
を出力するようになっている。なお、φRECは外部音を
サンプリングするブロック、φＳは波形読み出しクロッ
クで、いずれも音源制御回路34内で作られる。
第２図は音源制御回路34のブロック構成を示す図で、イ
ンターフェース部41、メインコントロール部42、アドレ
スコントロール部43、波形メモリ部44、補間部45から成
る。インターフェース部41はCPU31からのアドレスパスA
B、データバスDB、コントロールバスCBに接続され、CPU
31と音源制御回路34内のデータのインターフェースを行
なう部分で、各種制御信号を内部コントロールバスICB
を介してメインコントロール部42へ送出すると共に、先
頭アドレス、ピッチなどの初期データを内部データバス
IDBを介してアドレスコントロール部43へ送出する。ま
た、RAMデータバスRDを介して波形データを波形メモリ
部44との間で授受する。このRAMデータバスRDは、A/D変
換回路36からゲート46を介して入力される波形データの
通路でもあり、この波形データは補間部45へ送出され
る。メインコントロール部42は、音源制御回路34全体を
制御する回路であり、第３図に示すように、内部コント
ロールパスICBを介して送られてくる制御信号をコマン
ド制御回路421でデコードして、各種コマンドをアドレ
スコントロール部43へ送出すると共に、内部のトリガー
制御回路422へも送出する。このトリガー制御回路422
は、詳細は後述するが、録音開始時に頭の部分が切れな
いように前録音と本録音を行なうディレイ・トリガー機
能を実現する回路である。このトリガー制御回路422か
らもコマンドがアドレスコントロール部43へ送出され、
また上記ゲート46へゲートオープン信号GADが送出され
る。また、内部にタイミング制御回路423を有し、各種
タイミング信号を発生する。各タイミング信号の関係
は、第８図（１）〜（８）に示すとおりである。更に、
424はDMA制御回路であり、内部コントロールバスICBを
介してDMA要求信号RQを出力すると共に、DMA許可信号AK
を受けてDMAの制御を行なう回路である。そしてコマン
ド制御回路421から、DMAの方向を決める信号とDMAスタ
ート指令が与えられる。また、コマンド制御回路421か
ら出力される信号BSは、内部データバスIOBを介してデ
ータがCPU31へ読み込まれているときの、データバスの
データ移動方向を切換えるスイッチング信号である。
ンターフェース部41、メインコントロール部42、アドレ
スコントロール部43、波形メモリ部44、補間部45から成
る。インターフェース部41はCPU31からのアドレスパスA
B、データバスDB、コントロールバスCBに接続され、CPU
31と音源制御回路34内のデータのインターフェースを行
なう部分で、各種制御信号を内部コントロールバスICB
を介してメインコントロール部42へ送出すると共に、先
頭アドレス、ピッチなどの初期データを内部データバス
IDBを介してアドレスコントロール部43へ送出する。ま
た、RAMデータバスRDを介して波形データを波形メモリ
部44との間で授受する。このRAMデータバスRDは、A/D変
換回路36からゲート46を介して入力される波形データの
通路でもあり、この波形データは補間部45へ送出され
る。メインコントロール部42は、音源制御回路34全体を
制御する回路であり、第３図に示すように、内部コント
ロールパスICBを介して送られてくる制御信号をコマン
ド制御回路421でデコードして、各種コマンドをアドレ
スコントロール部43へ送出すると共に、内部のトリガー
制御回路422へも送出する。このトリガー制御回路422
は、詳細は後述するが、録音開始時に頭の部分が切れな
いように前録音と本録音を行なうディレイ・トリガー機
能を実現する回路である。このトリガー制御回路422か
らもコマンドがアドレスコントロール部43へ送出され、
また上記ゲート46へゲートオープン信号GADが送出され
る。また、内部にタイミング制御回路423を有し、各種
タイミング信号を発生する。各タイミング信号の関係
は、第８図（１）〜（８）に示すとおりである。更に、
424はDMA制御回路であり、内部コントロールバスICBを
介してDMA要求信号RQを出力すると共に、DMA許可信号AK
を受けてDMAの制御を行なう回路である。そしてコマン
ド制御回路421から、DMAの方向を決める信号とDMAスタ
ート指令が与えられる。また、コマンド制御回路421か
ら出力される信号BSは、内部データバスIOBを介してデ
ータがCPU31へ読み込まれているときの、データバスの
データ移動方向を切換えるスイッチング信号である。
アドレスコントロール部43は波形メモリ部44内の波形メ
モリ441（後述）のアドレスを指定する回路で、メイン
コントロール部42からの制御によりアドレスを更新して
いき、更新終了でEND信号をメインコントロール部42の
トリガー制御回路422へ出力する。このアドレスコント
ロール部43から出力されるアドレスデータは、整数部分
が波形メモリ部44へ供給され、小数部分が補間部45へ供
給される。
モリ441（後述）のアドレスを指定する回路で、メイン
コントロール部42からの制御によりアドレスを更新して
いき、更新終了でEND信号をメインコントロール部42の
トリガー制御回路422へ出力する。このアドレスコント
ロール部43から出力されるアドレスデータは、整数部分
が波形メモリ部44へ供給され、小数部分が補間部45へ供
給される。
波形メモリ部44は、A/D変換回路36から供給される波形
データを記録し、記録した波形データをRAMデータバスR
Dを介してCPU31または補間部45に出力する回路である。
データを記録し、記録した波形データをRAMデータバスR
Dを介してCPU31または補間部45に出力する回路である。
補間部45は、波形メモリ部44から読み出した波形データ
に対し、直線補間を行なってD/A変換回路37へ出力する
回路である。
に対し、直線補間を行なってD/A変換回路37へ出力する
回路である。
次に、アドレスコントロール部43の詳細を第４図に示
す。図中、51はピッチデータを記憶するピッチレジス
タ、52は波形メモリ441のアドレスを記憶する一時記憶
レジスタ、53は上記一時記憶レジスタの内容更新の最終
値を記憶するエンドレジスタ、54は繰り返し指定アドレ
スの先頭アドレスを記憶するループスタートレジスタ、
55は繰り返し指定アドレスの最終値を記憶するループエ
ンドレジスタ、56は上記一時記憶レジスタ52の内容更新
のスタート／ストップを制御するプレイフリップフロッ
プ、57は繰り返しアドレス指定のオン／オフを制御する
ループオンフリップフロップ、58はピッチレジスタ51か
ら読み出すピッチの極性を反転させるためのインバース
フリップフロップであり、上記51〜58はいずれも４段の
シフトレジスタから構成され、タイミング信号φｓに同
期してシフトしている。すなわち、４チャンネルの４音
ポリフォニック構成となっており、T0,T1,T2,T3のタイ
ミングで時分割駆動される。ビツチレジスタ51には、内
部データバスIDBを介してピッチデータが供給され、メ
インコントロール部42から印加されるコマンド「PITCH
WRITE」がゲート59を開きインバータ60を介してゲー
ト61を閉じることによって、ピッチデータがセットされ
る。セットされたピッチデータはゲート61を介して循環
すると共に、エクスクルーシプオアゲート62を介してア
ンドゲート63に入力される。一時記憶レジスタ52には、
内部データバスIDBを介してアドレスデータが供給さ
れ、メインコントロール部42から出力されるコマンドイ
「TEMP WRITE」がアンドゲート64を介してゲート65に
印加され、またノアゲート66を介してゲート67に印加さ
れてゲート65が開きゲート67が閉じることによってアド
レスデータがセットされる。セットされたアドレスデー
タは加算器68に入力して上記アンドゲート63を介して入
力されるピッタデータと加算され、比較器69に入力され
ると共に、ゲート67を介して一時記憶レジスタ52に戻さ
れ。また、その整数部17ビットは波形メモリ441へアド
レス指定データとして出力され、小数部13ビットは補間
部45へ補間データとして出力される。更に、メインコン
トロール部42からコマンド「TEMP READ」が印加される
と、ゲート70が開いて一時記憶レジスタ52の内容は内部
データバスIDBに出力される。エンドレジスタ53には内
部データバスIDBを介してエンドアドレスデータが供給
され、メインコントロール部42から出力されるコマンド
「END WRITE」がゲート71を開きインバータ72を介して
ゲート73を閉じることによってエンドアドレスデータが
セットされる。セットされたエンドアドレスデータは、
タイミング信号φＳがインバータ74を介して印加されて
いるゲート75を介して上記比較器69に入力される。しか
してこの比較器69はこのエンドレジスタ53から出力され
るエンドアドレスと加算器68を介して出力される一時記
憶レジスタ52のアドレスデータとを比較し、加算器68か
ら出力されるアドレスデータの方が大きいか等しいとき
信号LOOPを出力する。この信号LOOPはアンドゲート76に
入力すると共にタイミング信号φＷに同期してバッファ
77に読み込まれる。このバッファ77の出力信号ENDは、
エンド信号としてメインコントロール部42へ送出される
と共に、ノアゲート78に入力される。ループスタートレ
ジスタ54には、ループスタートアドレスデータが内部デ
ータバスIDBを介して供給され、メインコトロール部42
から出力されるコマンド「LS WRITE」がゲート79を開
きインバータ80を介してゲート81を閉じることによって
ループスタートアドレスデータがセットされる。このセ
ットされたループスタートアドレスデータは、通常はゲ
ート81を介して循環しており、上記LOOP信号がアンドゲ
ート76を介してゲート82を開き、インバータ83を介して
アンドゲート64を閉じると共にノアゲート66を介してゲ
ート67を閉じたとき、ゲート82を介して一時記憶レジス
タ52にセットされる。ループエンドレジスタ55には、レ
ープエンドアドレスデータが内部データバスIDBを介し
て供給され、メインコントロール部42から出力されるコ
マンド「LE WRITE」がゲート84を開き、インバータ85
を介してゲート86を閉じることによってループエンドア
ドレスデータがセットされる。このセットされたループ
エンドアドレスデータは、ゲート86を介して循環すると
共に、タイミング信号φＳが印加されたときに開くゲー
ト87を介して比較器69に入力される。従って比較器69に
入力されて一時記憶レジスタ52と比較されるデータは、
タイミング信号φＳが印加されているときはループエン
ドレジスタ55の内容、タイミングシンゴーφＳの無いと
きはエンドレジスタ53の内容ということになる。プレイ
フリップフロップ56は、メインコントロール部42からコ
マンド「START」がノアゲート88に入力されたときにセ
ットされ、コマンド「STOP」またはバッファ77からのエ
ンド信号がノアゲート78に入力されたときリセットされ
る。このプレイリップフロップ56の出力はノアゲート88
に戻されると共に、アンドゲート63に入力してゲートを
開く。更に、メインコントロール部42からコマンド「ST
ATUS READ」に出力されたときに、ゲート89が開いてプ
レイフリッフフロップ56の出力は内部データバスIDBに
出力される。ループオンフリップフロップ57は、メイン
コントロール部42からコマンド「LOOP ON」がノアゲー
ト90に入力されたときセットされ、コマンド「LOOP OF
F」がノアゲート91に入力されたときリセットされる。
このループオンフリップフロップ57の出力はノアゲート
90に戻されると共に、アンドゲート76へ入力してゲート
を開く。インバースフリップフロップ58は、メインコン
トロール部42からコマンドド「INV ON」がノアゲート9
2に入力されたときセットされ、コマンド「INV OFF」
がノーアゲート93に入力されたときリセットされる。こ
のインバースフリップフロップ58の出力は、ノアゲート
92に戻されると共に、エクスクルーシブオアゲート62に
入力されてピッチレジスタ51からのピッチデータを反転
する。
す。図中、51はピッチデータを記憶するピッチレジス
タ、52は波形メモリ441のアドレスを記憶する一時記憶
レジスタ、53は上記一時記憶レジスタの内容更新の最終
値を記憶するエンドレジスタ、54は繰り返し指定アドレ
スの先頭アドレスを記憶するループスタートレジスタ、
55は繰り返し指定アドレスの最終値を記憶するループエ
ンドレジスタ、56は上記一時記憶レジスタ52の内容更新
のスタート／ストップを制御するプレイフリップフロッ
プ、57は繰り返しアドレス指定のオン／オフを制御する
ループオンフリップフロップ、58はピッチレジスタ51か
ら読み出すピッチの極性を反転させるためのインバース
フリップフロップであり、上記51〜58はいずれも４段の
シフトレジスタから構成され、タイミング信号φｓに同
期してシフトしている。すなわち、４チャンネルの４音
ポリフォニック構成となっており、T0,T1,T2,T3のタイ
ミングで時分割駆動される。ビツチレジスタ51には、内
部データバスIDBを介してピッチデータが供給され、メ
インコントロール部42から印加されるコマンド「PITCH
WRITE」がゲート59を開きインバータ60を介してゲー
ト61を閉じることによって、ピッチデータがセットされ
る。セットされたピッチデータはゲート61を介して循環
すると共に、エクスクルーシプオアゲート62を介してア
ンドゲート63に入力される。一時記憶レジスタ52には、
内部データバスIDBを介してアドレスデータが供給さ
れ、メインコントロール部42から出力されるコマンドイ
「TEMP WRITE」がアンドゲート64を介してゲート65に
印加され、またノアゲート66を介してゲート67に印加さ
れてゲート65が開きゲート67が閉じることによってアド
レスデータがセットされる。セットされたアドレスデー
タは加算器68に入力して上記アンドゲート63を介して入
力されるピッタデータと加算され、比較器69に入力され
ると共に、ゲート67を介して一時記憶レジスタ52に戻さ
れ。また、その整数部17ビットは波形メモリ441へアド
レス指定データとして出力され、小数部13ビットは補間
部45へ補間データとして出力される。更に、メインコン
トロール部42からコマンド「TEMP READ」が印加される
と、ゲート70が開いて一時記憶レジスタ52の内容は内部
データバスIDBに出力される。エンドレジスタ53には内
部データバスIDBを介してエンドアドレスデータが供給
され、メインコントロール部42から出力されるコマンド
「END WRITE」がゲート71を開きインバータ72を介して
ゲート73を閉じることによってエンドアドレスデータが
セットされる。セットされたエンドアドレスデータは、
タイミング信号φＳがインバータ74を介して印加されて
いるゲート75を介して上記比較器69に入力される。しか
してこの比較器69はこのエンドレジスタ53から出力され
るエンドアドレスと加算器68を介して出力される一時記
憶レジスタ52のアドレスデータとを比較し、加算器68か
ら出力されるアドレスデータの方が大きいか等しいとき
信号LOOPを出力する。この信号LOOPはアンドゲート76に
入力すると共にタイミング信号φＷに同期してバッファ
77に読み込まれる。このバッファ77の出力信号ENDは、
エンド信号としてメインコントロール部42へ送出される
と共に、ノアゲート78に入力される。ループスタートレ
ジスタ54には、ループスタートアドレスデータが内部デ
ータバスIDBを介して供給され、メインコトロール部42
から出力されるコマンド「LS WRITE」がゲート79を開
きインバータ80を介してゲート81を閉じることによって
ループスタートアドレスデータがセットされる。このセ
ットされたループスタートアドレスデータは、通常はゲ
ート81を介して循環しており、上記LOOP信号がアンドゲ
ート76を介してゲート82を開き、インバータ83を介して
アンドゲート64を閉じると共にノアゲート66を介してゲ
ート67を閉じたとき、ゲート82を介して一時記憶レジス
タ52にセットされる。ループエンドレジスタ55には、レ
ープエンドアドレスデータが内部データバスIDBを介し
て供給され、メインコントロール部42から出力されるコ
マンド「LE WRITE」がゲート84を開き、インバータ85
を介してゲート86を閉じることによってループエンドア
ドレスデータがセットされる。このセットされたループ
エンドアドレスデータは、ゲート86を介して循環すると
共に、タイミング信号φＳが印加されたときに開くゲー
ト87を介して比較器69に入力される。従って比較器69に
入力されて一時記憶レジスタ52と比較されるデータは、
タイミング信号φＳが印加されているときはループエン
ドレジスタ55の内容、タイミングシンゴーφＳの無いと
きはエンドレジスタ53の内容ということになる。プレイ
フリップフロップ56は、メインコントロール部42からコ
マンド「START」がノアゲート88に入力されたときにセ
ットされ、コマンド「STOP」またはバッファ77からのエ
ンド信号がノアゲート78に入力されたときリセットされ
る。このプレイリップフロップ56の出力はノアゲート88
に戻されると共に、アンドゲート63に入力してゲートを
開く。更に、メインコントロール部42からコマンド「ST
ATUS READ」に出力されたときに、ゲート89が開いてプ
レイフリッフフロップ56の出力は内部データバスIDBに
出力される。ループオンフリップフロップ57は、メイン
コントロール部42からコマンド「LOOP ON」がノアゲー
ト90に入力されたときセットされ、コマンド「LOOP OF
F」がノアゲート91に入力されたときリセットされる。
このループオンフリップフロップ57の出力はノアゲート
90に戻されると共に、アンドゲート76へ入力してゲート
を開く。インバースフリップフロップ58は、メインコン
トロール部42からコマンドド「INV ON」がノアゲート9
2に入力されたときセットされ、コマンド「INV OFF」
がノーアゲート93に入力されたときリセットされる。こ
のインバースフリップフロップ58の出力は、ノアゲート
92に戻されると共に、エクスクルーシブオアゲート62に
入力されてピッチレジスタ51からのピッチデータを反転
する。
第５図は、メインコントロール部24内のトリガー制御回
路422の詳細を示す図である。図中101は録音フリップフ
ロップであり、コマンド制御回路421からのコマンド「R
EC START」がノアゲート102に入力されたときタイミン
グ信号φＲに同期してセットされ、コマンド「REC STO
P」がノアゲート103に入力されたときリセットされる。
この録音フリップフロップ101のＱ側出力はノアゲート1
02に戻されると共に、ノアゲート104を介して出力され
るREC ON信号となる。また側出力は、ノアゲート105
を介して出力されREC OFF信号となると共に、ノアゲー
ト106に入力される。一方、上記ノアゲート103の出力は
ノアゲート105に入力されると共に、インバータ107を介
してノアゲート104に入力される。上記REC ON信号は一
方の入力端にタイミング信号T0が入力されるナンドゲー
ト108に入力され、REC OFF信号はタイミング信号T0とT
1がオアゲート109を介して入力されているナンドゲート
110に入力される。111はトリガーフリップフロップであ
り、コマンド制御回路421からコマンド「REC TRIG」が
ノアゲート112に入力されたときタイミング信号φＲに
同期してセットされ、上記コマンド「REC START」がノ
アゲート113に入力されたときリセットされる。このト
リガーフリップフロップ111のＱ側出力は、ノアゲート1
12に戻されると共に、一方の入力側にタイミング信号T1
が入力されているアンドゲート114を介してノアゲート1
15に入力される。また、側出力は、一方の入力端にタ
イミング信号T0が入力されているアンドゲート116を介
してノアゲート115に入力されると共に、一方の入力端
にノアゲート113の出力が入力されているアンドゲート1
17を介してTRIG ON信号となる。上記ノアゲート115の
出力は、ノアゲート106に入力されると共に、バッファ1
18に読み込み信号として与えられる。このブッファ118
は、アドレスコントロール部43のバッファ77からEND信
号が供給され、その出力はバッファ119にタイミング信
号φＲで読み込まれる。そしてバッファ119の出力は、
ノアゲート103に入力される。上記アンドゲート117から
出力されるTRIG ON信号は、一方の入力端にタイミング
信号T1が入力されているナンドゲート120を介してナン
ドゲート121に入力されると共に、一方の入力端にタイ
ミング信号T0が供給されているナンドゲート122を介し
てナンドゲート123に入力される。上記ナンドゲート121
の他方の入力端にはナンドゲート108の出力が、ナンド
ゲート123の他方の入力端にはナンドゲート110の出力が
入力されており、ナンドゲート121の出力は一方の入力
端にコマンド制御回路421からのコマンド「PLAY」が入
力されているオアゲート124を介してSTART信号としてア
ドレスコントロール部43へ出力され、ナンドゲート123
の出力は一方の入力端にコマンド制御回路421からコマ
ンド「STOP」が入力されているオアゲート125を介し
て、STOP信号としてアドレスコントロール部43へ出力さ
れる。一方、ノアゲート115の出力と録音フリップフロ
ップ101の側出力が入力されているノアゲート106に
は、タイミング信号φRECが入力され、その出力GAD信号
としてゲート46に印加され、ゲートを開いてA/D変換回
路36からの波形データをRAMデータバスRDに取り込む。
路422の詳細を示す図である。図中101は録音フリップフ
ロップであり、コマンド制御回路421からのコマンド「R
EC START」がノアゲート102に入力されたときタイミン
グ信号φＲに同期してセットされ、コマンド「REC STO
P」がノアゲート103に入力されたときリセットされる。
この録音フリップフロップ101のＱ側出力はノアゲート1
02に戻されると共に、ノアゲート104を介して出力され
るREC ON信号となる。また側出力は、ノアゲート105
を介して出力されREC OFF信号となると共に、ノアゲー
ト106に入力される。一方、上記ノアゲート103の出力は
ノアゲート105に入力されると共に、インバータ107を介
してノアゲート104に入力される。上記REC ON信号は一
方の入力端にタイミング信号T0が入力されるナンドゲー
ト108に入力され、REC OFF信号はタイミング信号T0とT
1がオアゲート109を介して入力されているナンドゲート
110に入力される。111はトリガーフリップフロップであ
り、コマンド制御回路421からコマンド「REC TRIG」が
ノアゲート112に入力されたときタイミング信号φＲに
同期してセットされ、上記コマンド「REC START」がノ
アゲート113に入力されたときリセットされる。このト
リガーフリップフロップ111のＱ側出力は、ノアゲート1
12に戻されると共に、一方の入力側にタイミング信号T1
が入力されているアンドゲート114を介してノアゲート1
15に入力される。また、側出力は、一方の入力端にタ
イミング信号T0が入力されているアンドゲート116を介
してノアゲート115に入力されると共に、一方の入力端
にノアゲート113の出力が入力されているアンドゲート1
17を介してTRIG ON信号となる。上記ノアゲート115の
出力は、ノアゲート106に入力されると共に、バッファ1
18に読み込み信号として与えられる。このブッファ118
は、アドレスコントロール部43のバッファ77からEND信
号が供給され、その出力はバッファ119にタイミング信
号φＲで読み込まれる。そしてバッファ119の出力は、
ノアゲート103に入力される。上記アンドゲート117から
出力されるTRIG ON信号は、一方の入力端にタイミング
信号T1が入力されているナンドゲート120を介してナン
ドゲート121に入力されると共に、一方の入力端にタイ
ミング信号T0が供給されているナンドゲート122を介し
てナンドゲート123に入力される。上記ナンドゲート121
の他方の入力端にはナンドゲート108の出力が、ナンド
ゲート123の他方の入力端にはナンドゲート110の出力が
入力されており、ナンドゲート121の出力は一方の入力
端にコマンド制御回路421からのコマンド「PLAY」が入
力されているオアゲート124を介してSTART信号としてア
ドレスコントロール部43へ出力され、ナンドゲート123
の出力は一方の入力端にコマンド制御回路421からコマ
ンド「STOP」が入力されているオアゲート125を介し
て、STOP信号としてアドレスコントロール部43へ出力さ
れる。一方、ノアゲート115の出力と録音フリップフロ
ップ101の側出力が入力されているノアゲート106に
は、タイミング信号φRECが入力され、その出力GAD信号
としてゲート46に印加され、ゲートを開いてA/D変換回
路36からの波形データをRAMデータバスRDに取り込む。
第６図は、波形メモリ部44と補間部45の詳細を示すもの
である。アドレスコントロール部43から出力されるアド
レスデータのうち、整数部17ビットは、タイミング信号
φＷがインバータ442を介して与えられるゲート443を介
して波形メモリ441に与えられると共に、＋１回路444で
＋１された後、タイミング信号φＷによって開くゲート
445を介して波形メモリ441に与えられる。なお、波形メ
モリ441にはメインコントロール部42から読み出し／書
き込み信号R/が与えられている。
である。アドレスコントロール部43から出力されるアド
レスデータのうち、整数部17ビットは、タイミング信号
φＷがインバータ442を介して与えられるゲート443を介
して波形メモリ441に与えられると共に、＋１回路444で
＋１された後、タイミング信号φＷによって開くゲート
445を介して波形メモリ441に与えられる。なお、波形メ
モリ441にはメインコントロール部42から読み出し／書
き込み信号R/が与えられている。
この波形メモリ441の指定されたアドレスから出力され
る波形データは、RAMデータバスRDを介してタイミング
信号φＳに同期してレジスタ451に読込まれると共に、
タイミング信号φＷに同期してラッチ452に読込まれた
後、タイミング信号φＳに同期してレジスタ453に読込
まれる。レジスタ451に読込まれたデータは、減算器454
でレジスタ453に読込まれているデータを減算され、乗
算器455に供給される。この乗算器455にはアドレスコン
トロール部43からアドレスデータの小数部が与えられて
おり、この小数部データと減算器454から供給されるデ
ータを乗算して加算器456へ出力する。加算器456には上
記レジスタ453の出力が供給されており、この両者を加
算してD/A変換回路37へ出力する。
る波形データは、RAMデータバスRDを介してタイミング
信号φＳに同期してレジスタ451に読込まれると共に、
タイミング信号φＷに同期してラッチ452に読込まれた
後、タイミング信号φＳに同期してレジスタ453に読込
まれる。レジスタ451に読込まれたデータは、減算器454
でレジスタ453に読込まれているデータを減算され、乗
算器455に供給される。この乗算器455にはアドレスコン
トロール部43からアドレスデータの小数部が与えられて
おり、この小数部データと減算器454から供給されるデ
ータを乗算して加算器456へ出力する。加算器456には上
記レジスタ453の出力が供給されており、この両者を加
算してD/A変換回路37へ出力する。
次に、上記のように構成された本実施例の動作を、第７
図及び第８図を参照して説明する。第７図は、録音の動
作を示すフローチャートである。外部音を録音する場合
は、まずキースイッチ群33の録音キーをオンする（ステ
ップS1）。次に、任意の初期値をセットする。この初期
値とはアドレスコントロール部43の各レジスタにあらか
じめセットするデータであり、使用チャンネルのビッチ
データ、先頭アドレスデータ、ループスタートアドレス
データ、ループエンドアドレスデータ、エンドアドレス
データ、ループオンデータ等をキースイッチ群33から入
力する（ステップS2）。このときCPU31は、第８図
（１）に示すように、16ビットのデータを下位８ビッ
ト、上位８ビットの２回に分けて出力する。なお、この
CPU31の動作タイミングは、第８図（１）〜（８）に示
す音源制御回路34内のタイミングとは非同期である。そ
して例えば１チャンネルのピッチデータの入力であれ
ば、上記ピッチデータに続けてチャネル１指定データと
ピッチ指定データが出力される。この出力されたデータ
の音源制御回路34へ取り込みは、第８図（10）〜（13）
に示すようにコマンド制御回路421が発生する読み込み
信号WR0〜W3により行なわれる。この読み込み信号WR0に
より下位８ビットデータが、WR1より上位８ビットデー
タがそれぞれインターフェース部41を介して内部データ
バスIDBに取り込まれ、WR3によりBUSY信号がコマンド制
御回路421からCPU31へ出力されて次のインストラクショ
ンの実行を禁止する。しかして、このBUSY信号の出力φ
ＲによりCPU31と音源制御回路34の同期をとるタイミン
グでありコマンド同期信号がメインコントロール部42内
で立上る。このコマンド同期信号の発生中に、メインコ
ントロール42からのコマンドが出力される。しかして、
メインコントロール部42内のコマンド制御回路421で
は、タイミング信号T1のタイミングでコマンド「PITCH
WRITE」を出力する。一方、コマンド同期信号は次の
タイミング信号φＲにより立下り、この立下りによりBU
SY信号を立下られる。さて、コマンド制御回路421から
コマンド「PITCH WRITE」が出力されると、アドレスコ
ントロール部43のゲート59が開き、内部データパスIDB
に出力されているピッチデータがタイミング信号φＳに
同期して１チャンネルのピッチレジスタ51にセットされ
る。他のレジスタについてもセット動作は同様である。
図及び第８図を参照して説明する。第７図は、録音の動
作を示すフローチャートである。外部音を録音する場合
は、まずキースイッチ群33の録音キーをオンする（ステ
ップS1）。次に、任意の初期値をセットする。この初期
値とはアドレスコントロール部43の各レジスタにあらか
じめセットするデータであり、使用チャンネルのビッチ
データ、先頭アドレスデータ、ループスタートアドレス
データ、ループエンドアドレスデータ、エンドアドレス
データ、ループオンデータ等をキースイッチ群33から入
力する（ステップS2）。このときCPU31は、第８図
（１）に示すように、16ビットのデータを下位８ビッ
ト、上位８ビットの２回に分けて出力する。なお、この
CPU31の動作タイミングは、第８図（１）〜（８）に示
す音源制御回路34内のタイミングとは非同期である。そ
して例えば１チャンネルのピッチデータの入力であれ
ば、上記ピッチデータに続けてチャネル１指定データと
ピッチ指定データが出力される。この出力されたデータ
の音源制御回路34へ取り込みは、第８図（10）〜（13）
に示すようにコマンド制御回路421が発生する読み込み
信号WR0〜W3により行なわれる。この読み込み信号WR0に
より下位８ビットデータが、WR1より上位８ビットデー
タがそれぞれインターフェース部41を介して内部データ
バスIDBに取り込まれ、WR3によりBUSY信号がコマンド制
御回路421からCPU31へ出力されて次のインストラクショ
ンの実行を禁止する。しかして、このBUSY信号の出力φ
ＲによりCPU31と音源制御回路34の同期をとるタイミン
グでありコマンド同期信号がメインコントロール部42内
で立上る。このコマンド同期信号の発生中に、メインコ
ントロール42からのコマンドが出力される。しかして、
メインコントロール部42内のコマンド制御回路421で
は、タイミング信号T1のタイミングでコマンド「PITCH
WRITE」を出力する。一方、コマンド同期信号は次の
タイミング信号φＲにより立下り、この立下りによりBU
SY信号を立下られる。さて、コマンド制御回路421から
コマンド「PITCH WRITE」が出力されると、アドレスコ
ントロール部43のゲート59が開き、内部データパスIDB
に出力されているピッチデータがタイミング信号φＳに
同期して１チャンネルのピッチレジスタ51にセットされ
る。他のレジスタについてもセット動作は同様である。
仮りに、ここでは以下のとおり初期値を設定するものと
する。
する。
PITCH（０） ＝0.25 PITCH（１） ＝0.25 TEMP （０） ＝00000 LOOP START（０）＝00000 LOOP END（０） ＝01000 LOOP ON （０） ＝セット TEMP （１） ＝01000 END （１） ＝08000 ここで（０），（１）はチャンネルを示し、TEMPは一時
記憶レジスタ52を示す。
記憶レジスタ52を示す。
しかして、初期データのセットが完了すると、CPU31は
ステップS3で録音スタート命令を発生する。この録音ス
タート命令は上記同様に読み込み信号WR3により取り込
まれ、BUSY信号発生中のコマンド同期信号の出力タイミ
ングでコマンド制御回路421はコマンド「REC START」
を発生する。このコマンド「REC START」はトリガー制
御回路422のノアゲート102、ノアゲート103を介して録
音フリップフロップ101に入力され、次のタイミング信
号φＲでこの録音フリップフロップ101はセットされ
る。従って録音フリップフロップのＱ側出力が“0"から
“1"になるから、REC ON信号が第８図（17）のように
発生し、録音フリップフロップ101のＱ側出力は同図（1
8）のようになる。上記REC ON信号はナンドゲート108
に入力され、このナンドゲート108の出力はタイミング
信号T0のタイミングだけ“0"となり、更にこの出力はナ
ンドゲート121、オアゲート124を介して第８図（19）に
示す「START」のコマンド（START信号）としてアドレス
コントロール部43へ出力される。他方、コマンド「REC
START」はノアゲート113を介してトリガーフリップフ
ロップ111に入力し、タイミング信号φＲに同期してこ
れをリセットする。従ってトリガーフリップフロップ11
1のＱ側出力は第８図（20）に示すようになり、タイミ
ング信号０がアンドゲート116、ノアゲート115、ノアゲ
ート106を介して出力されゲートオープン信号GADとして
ゲート46へ送出される。この結果、T0のタイミング毎に
A/D変換回路36でサンプリングされた波形データがゲー
ト46を介してRAMデータバスRDへ取り込まれる。
ステップS3で録音スタート命令を発生する。この録音ス
タート命令は上記同様に読み込み信号WR3により取り込
まれ、BUSY信号発生中のコマンド同期信号の出力タイミ
ングでコマンド制御回路421はコマンド「REC START」
を発生する。このコマンド「REC START」はトリガー制
御回路422のノアゲート102、ノアゲート103を介して録
音フリップフロップ101に入力され、次のタイミング信
号φＲでこの録音フリップフロップ101はセットされ
る。従って録音フリップフロップのＱ側出力が“0"から
“1"になるから、REC ON信号が第８図（17）のように
発生し、録音フリップフロップ101のＱ側出力は同図（1
8）のようになる。上記REC ON信号はナンドゲート108
に入力され、このナンドゲート108の出力はタイミング
信号T0のタイミングだけ“0"となり、更にこの出力はナ
ンドゲート121、オアゲート124を介して第８図（19）に
示す「START」のコマンド（START信号）としてアドレス
コントロール部43へ出力される。他方、コマンド「REC
START」はノアゲート113を介してトリガーフリップフ
ロップ111に入力し、タイミング信号φＲに同期してこ
れをリセットする。従ってトリガーフリップフロップ11
1のＱ側出力は第８図（20）に示すようになり、タイミ
ング信号０がアンドゲート116、ノアゲート115、ノアゲ
ート106を介して出力されゲートオープン信号GADとして
ゲート46へ送出される。この結果、T0のタイミング毎に
A/D変換回路36でサンプリングされた波形データがゲー
ト46を介してRAMデータバスRDへ取り込まれる。
しかして、上記トリガー制御回路422から出力されるコ
マンド「START」（START信号）はアドレスコントロール
部43のノアゲート88、ノアゲート78を介してプレイフリ
ップロフロップ56に入力され、タイミング信号φＳに同
期してこれをセットする。この状態で、前録音がスター
トするもので、上記プレイフリップフロップ56がセット
されると、その出力がアンドゲート63を開き、ピッチレ
ジスタ51からのピッチデータを加算器68に供給する。一
時記憶レジスタ52には初期値“00000"（０番地）がセッ
トされており、ピッチレジスタ51にはピッチデータ“0.
25"がセットされているから、加算器68は一時記憶レジ
スタの内容に順次0.25を加算していく。その加算データ
は波形メモリ部44へ送られて、波形メモリ441の０番地
から順次指定し、A/D変換回路36でサンプリングされた
波形データが、波形メモリ441の０番地から順次格納さ
れていく。一方、ループエンドレジスタ55には“0100"
（1000番地）がセットされているから、比較器69におい
て加算器68から出力されるアドレスデータが1000と一致
したときLOOP信号を出力する。また、ループオンフリッ
プフロップ57はセットされているから、アンドゲート76
が開き、ゲート82をオンしてループスタートレジスタ81
にセットされているアドレスデータ“00000"を一時記憶
レジスタ52に転送する。この後は再びピッチデータに応
じてアドレス加算処理が続行される。すなわち、ループ
スタートレジスタ54に記憶されているループスタートア
ドレスから、ループエンドレジスタ55に記憶されている
ループエンドアドレスまで繰り返し指定し、録音動作を
行なうものである。これが前録音状態である。
マンド「START」（START信号）はアドレスコントロール
部43のノアゲート88、ノアゲート78を介してプレイフリ
ップロフロップ56に入力され、タイミング信号φＳに同
期してこれをセットする。この状態で、前録音がスター
トするもので、上記プレイフリップフロップ56がセット
されると、その出力がアンドゲート63を開き、ピッチレ
ジスタ51からのピッチデータを加算器68に供給する。一
時記憶レジスタ52には初期値“00000"（０番地）がセッ
トされており、ピッチレジスタ51にはピッチデータ“0.
25"がセットされているから、加算器68は一時記憶レジ
スタの内容に順次0.25を加算していく。その加算データ
は波形メモリ部44へ送られて、波形メモリ441の０番地
から順次指定し、A/D変換回路36でサンプリングされた
波形データが、波形メモリ441の０番地から順次格納さ
れていく。一方、ループエンドレジスタ55には“0100"
（1000番地）がセットされているから、比較器69におい
て加算器68から出力されるアドレスデータが1000と一致
したときLOOP信号を出力する。また、ループオンフリッ
プフロップ57はセットされているから、アンドゲート76
が開き、ゲート82をオンしてループスタートレジスタ81
にセットされているアドレスデータ“00000"を一時記憶
レジスタ52に転送する。この後は再びピッチデータに応
じてアドレス加算処理が続行される。すなわち、ループ
スタートレジスタ54に記憶されているループスタートア
ドレスから、ループエンドレジスタ55に記憶されている
ループエンドアドレスまで繰り返し指定し、録音動作を
行なうものである。これが前録音状態である。
次に、キースイッチ群33のトリガーキーを操作するか、
録音レベルが所定レベル以上になったときに、CPU31はR
EC TRIGGER命令を出力する（第７図ステップS4,S5及び
第８図（９））。すると、読み込み信号WR3によりその
命令が取り込まれ、コマンド制御回路421はコマンド「R
EC TRIG」を出力する。このコマンドはトリガー制御回
路422のノアゲート112、ノアゲート113を介してトリガ
ーフリップフロップ111に入力され、タイミング信号φ
Ｒに同期してこれをセットする。また、アンドゲート11
7からは第８図（22）に示すようにTRIG ON信号が出力
され、ナンドゲート122に入力される。従ってタイミン
グ信号T0がナンドゲート122、123、オアゲート125を介
してSTOP信号として出力され、アドレスコントロール部
43のノアゲート78へ入力されて０チャンネルのプレイフ
リップフロップ56をリセットする（第８図（23））。こ
れによりアンドゲート63のゲートを閉じてアドレス更新
が停止する。また、TRIG ON信号はナンドゲート120に
も入力され、タイミング信号T1がナンドゲート120、12
1、オアゲート124を介してSTART信号として出力する
（第８図（19））。このSTART信号はアドレスコントロ
ール部43のノアゲート88へ入力され、１チャンネルのプ
レイフリップフロップをセットする。１チャネルの一時
記憶レジスタ52には“01000"、エンドレジスタ53には
“08000"、ピッチレジスタ51には“0.25"がセットされ
ており、1000番地からアドレス更新動作が始まる。すな
わち、波形メモリセット441の1000番地から波形データ
が書き込まれる（ステップS6）。これが本録音動作であ
る。CPU31は、定期的にコマンド「STATUS READ」を出
力し、プレイフリップフロップ56のセット状態を読み取
る（ステップS7）。そしてプレイフリップフロップ56が
セットされていれば、録音中と判断して次の処理に移ら
ない（ステップS8）。しかして、比較期69において加算
器68から出力されるアドレスデータがエンドレジスタ53
から出力されるアドレスデータ“08000"と一致すると、
LOOP信号を出力する。このとき、１チャンネルのループ
オンフリップフロップ57はセットされていないので、ア
ンドゲート76は開かない。一方、上記LOOP信号はバッフ
ァ77に読み込まれてEND信号として出力され、ノアゲー
ト78に入力してプレイフリップフロップをリセットする
と共に、メインコントロール部42のトリガー制御回路42
2のバッファ118へ入力される。第８図（24）に示すよう
に、END信号がバッファ118に入力されると、トリガーフ
リップフロップ111のＱ側出力から“1"が供給されてい
るアンドゲート114、ノアゲート115を介して出力される
タイミング信号１の立上り（T1の立下り）でバッファ
118に読み込み、次のタイミング信号φＲでバッファ119
に読み込んで、ノアゲート103に供給する。この結果録
音フリップフロップ101がリセットされ、その側出力
が“1"となるから、ノアゲート105を介してREC OFF信
号が出力される（第８図（25）〜（27））。従って、ナ
ンドゲート110からはオアゲート109を介してタイミング
信号T0とT1が供給されてその出力は０と１となり、
ナンドゲート123、オアゲート125を介してT0とT1のタイ
ミングでSTOP信号が出力される（第８図（23））。この
STOP信号はアドレスコントロール部43のノアゲート78へ
入力され、プレイフリップフロップを０チャンネル、１
チャンネルの両方ともリセットする。そのため、アンド
ゲート63を閉じてアドレス更新が停止する。CPU31は、
コマンド「STATUS READ」によりプレイフリップフロッ
プ56の内容を読み、リセットされていることがわかると
次の処理に移る。
録音レベルが所定レベル以上になったときに、CPU31はR
EC TRIGGER命令を出力する（第７図ステップS4,S5及び
第８図（９））。すると、読み込み信号WR3によりその
命令が取り込まれ、コマンド制御回路421はコマンド「R
EC TRIG」を出力する。このコマンドはトリガー制御回
路422のノアゲート112、ノアゲート113を介してトリガ
ーフリップフロップ111に入力され、タイミング信号φ
Ｒに同期してこれをセットする。また、アンドゲート11
7からは第８図（22）に示すようにTRIG ON信号が出力
され、ナンドゲート122に入力される。従ってタイミン
グ信号T0がナンドゲート122、123、オアゲート125を介
してSTOP信号として出力され、アドレスコントロール部
43のノアゲート78へ入力されて０チャンネルのプレイフ
リップフロップ56をリセットする（第８図（23））。こ
れによりアンドゲート63のゲートを閉じてアドレス更新
が停止する。また、TRIG ON信号はナンドゲート120に
も入力され、タイミング信号T1がナンドゲート120、12
1、オアゲート124を介してSTART信号として出力する
（第８図（19））。このSTART信号はアドレスコントロ
ール部43のノアゲート88へ入力され、１チャンネルのプ
レイフリップフロップをセットする。１チャネルの一時
記憶レジスタ52には“01000"、エンドレジスタ53には
“08000"、ピッチレジスタ51には“0.25"がセットされ
ており、1000番地からアドレス更新動作が始まる。すな
わち、波形メモリセット441の1000番地から波形データ
が書き込まれる（ステップS6）。これが本録音動作であ
る。CPU31は、定期的にコマンド「STATUS READ」を出
力し、プレイフリップフロップ56のセット状態を読み取
る（ステップS7）。そしてプレイフリップフロップ56が
セットされていれば、録音中と判断して次の処理に移ら
ない（ステップS8）。しかして、比較期69において加算
器68から出力されるアドレスデータがエンドレジスタ53
から出力されるアドレスデータ“08000"と一致すると、
LOOP信号を出力する。このとき、１チャンネルのループ
オンフリップフロップ57はセットされていないので、ア
ンドゲート76は開かない。一方、上記LOOP信号はバッフ
ァ77に読み込まれてEND信号として出力され、ノアゲー
ト78に入力してプレイフリップフロップをリセットする
と共に、メインコントロール部42のトリガー制御回路42
2のバッファ118へ入力される。第８図（24）に示すよう
に、END信号がバッファ118に入力されると、トリガーフ
リップフロップ111のＱ側出力から“1"が供給されてい
るアンドゲート114、ノアゲート115を介して出力される
タイミング信号１の立上り（T1の立下り）でバッファ
118に読み込み、次のタイミング信号φＲでバッファ119
に読み込んで、ノアゲート103に供給する。この結果録
音フリップフロップ101がリセットされ、その側出力
が“1"となるから、ノアゲート105を介してREC OFF信
号が出力される（第８図（25）〜（27））。従って、ナ
ンドゲート110からはオアゲート109を介してタイミング
信号T0とT1が供給されてその出力は０と１となり、
ナンドゲート123、オアゲート125を介してT0とT1のタイ
ミングでSTOP信号が出力される（第８図（23））。この
STOP信号はアドレスコントロール部43のノアゲート78へ
入力され、プレイフリップフロップを０チャンネル、１
チャンネルの両方ともリセットする。そのため、アンド
ゲート63を閉じてアドレス更新が停止する。CPU31は、
コマンド「STATUS READ」によりプレイフリップフロッ
プ56の内容を読み、リセットされていることがわかると
次の処理に移る。
上記ステップS8までの処理でチャンネル０により波形メ
モリの０番地から1000番地まで繰り返し録音が成され
（前録音）、チャンネル１により波形メモリ441の1000
番地から8000番地まで録音が成されたわけであるが（本
録音）、次の処理で前録音部分と本録音部分をつなぐ処
理を行なう。まず、ステップS9でチャンネル０により録
音された波形メモリ441の０番地から1000番地の波形デ
ータをDMAによりCPU31内のメモリ（図示せず）に転送す
る。すなわち、コマンド制御回路421からDMA制御回路42
4に対しDMAスタート信号とDMAの方向を示す信号（ここ
では波形メモリ441→CPU31）が与えられ、DMA制御回路4
24はCPU31に対しDMA要求信号RQを出力する。CPU31は現
在進行中の処理を終わりDMA処理可能となったときにDMA
許可信号AKを送出し、DMA転送が始まる。しかして、CPU
31内のメモリでは波形メモリ441の番地から10000番地の
波形データを記憶して、そのデータを正しい順序に並べ
換える（ステップS10）。すなわち、０番地から1000番
地には繰り返し録音が成されているため、ループエンド
信号が出力されて前録音が停止した位置が600番地とす
ると、601番地以降には１ループ前の録音データが残っ
ているから、601番地→1000番地、０番地→600番地の順
で並べ換えるのである。しかして、このときのアドレス
コントロール部43の一時記憶レジスタ52の記憶内容は
“00600"であり、ループスタートレジスタ54に“0000
0"、ループエンドレジスタ55に“01000"をセットし、ル
ープオンレジスタ57をセットすれば、一時記憶レジスタ
52内容は601→1000、０→600と更新され、波形メモリ44
1から正しい順番で読み出される。なお、波形メモリ441
の０番地から1000番地を無条件に読み出して、CPU31内
のメモリで並べ換えてもよい。そのためには、CPU31は
コマンド「TEMP READ」を出力し、ゲート70を開いて一
時記憶レジスタ52の内容を読み取る。そしてその値が60
0番地とわかれば、上記の処理が可能となる。次にステ
ップS11にて、並べ換えたCPU31内のメモリの内容を波形
メモリ441の番地から1000番地へDMA転送する。
モリの０番地から1000番地まで繰り返し録音が成され
（前録音）、チャンネル１により波形メモリ441の1000
番地から8000番地まで録音が成されたわけであるが（本
録音）、次の処理で前録音部分と本録音部分をつなぐ処
理を行なう。まず、ステップS9でチャンネル０により録
音された波形メモリ441の０番地から1000番地の波形デ
ータをDMAによりCPU31内のメモリ（図示せず）に転送す
る。すなわち、コマンド制御回路421からDMA制御回路42
4に対しDMAスタート信号とDMAの方向を示す信号（ここ
では波形メモリ441→CPU31）が与えられ、DMA制御回路4
24はCPU31に対しDMA要求信号RQを出力する。CPU31は現
在進行中の処理を終わりDMA処理可能となったときにDMA
許可信号AKを送出し、DMA転送が始まる。しかして、CPU
31内のメモリでは波形メモリ441の番地から10000番地の
波形データを記憶して、そのデータを正しい順序に並べ
換える（ステップS10）。すなわち、０番地から1000番
地には繰り返し録音が成されているため、ループエンド
信号が出力されて前録音が停止した位置が600番地とす
ると、601番地以降には１ループ前の録音データが残っ
ているから、601番地→1000番地、０番地→600番地の順
で並べ換えるのである。しかして、このときのアドレス
コントロール部43の一時記憶レジスタ52の記憶内容は
“00600"であり、ループスタートレジスタ54に“0000
0"、ループエンドレジスタ55に“01000"をセットし、ル
ープオンレジスタ57をセットすれば、一時記憶レジスタ
52内容は601→1000、０→600と更新され、波形メモリ44
1から正しい順番で読み出される。なお、波形メモリ441
の０番地から1000番地を無条件に読み出して、CPU31内
のメモリで並べ換えてもよい。そのためには、CPU31は
コマンド「TEMP READ」を出力し、ゲート70を開いて一
時記憶レジスタ52の内容を読み取る。そしてその値が60
0番地とわかれば、上記の処理が可能となる。次にステ
ップS11にて、並べ換えたCPU31内のメモリの内容を波形
メモリ441の番地から1000番地へDMA転送する。
以上で録音処理が完了する。次に再生処理について説明
する。再生には、キーボード32上の鍵を押してその鍵に
対応した音高で再生する方法と、キースイッチ群33内の
モニタースイッチにより録音した音をそのまま再生する
方法があるが、ここでは前者の方法を説明する。まず、
キースイッチ群33の再生キーを押して再生モードにし、
チャンネル０〜４のいずれかを指定する。上記録音の例
で１チャンネルにより０〜8000番地に楽音波形を録音し
てあるので、チャンネル１を指定し、初期値として一時
記憶レジスタ52（TEMP）に“00000"を、エンドレス53に
“08000"をセットする。このセット動作は録音の場合と
同様である。次に、キーボード３上のある鍵を押すと、
その鍵に対応したピッチデータがピッチレジスタ51にセ
ットされる。しかして、CPUが再生命令を出力すると、
メインコントロール部42のコマンド制御回路421は、コ
マンド「PLAY」を出力する。このコマンド「PLAY」はト
リガー制御回路422のオアゲート124を介してアドレスコ
ントロール部43へ入力され、ノアゲート88、78を介して
プレイフリップフリップ56をタイミング信号φＳに同期
してセットする。従ってこのセットによりアンドゲート
63が開き、録音時に一時記憶レジスタ52のアドレスデー
タを、ピッチレジスタ51にセットされているピッチデー
タに応じて更新していく。このとき、インバースフリッ
プフロップ58をコマンド「INV ON」によりセットして
おくと、インバースフリップフロップ58から“1"信号が
エクスクルーシブオアゲート62に入力し、従ってピッチ
レジスタ51からエクスクルーシブオアゲート62を介して
出力するデータは“1"と“0"が反転する。従って加算器
68において一時記憶レジスタ52の内容に対しピッチデー
タの補数を加算することになり、すなわち減算処理を行
なうことになって、波形メモリ441からの逆転再生が可
能となる。また、このインバースフリップフロップ58の
リセットは、コマンド「INV OFF」によって行なう。
する。再生には、キーボード32上の鍵を押してその鍵に
対応した音高で再生する方法と、キースイッチ群33内の
モニタースイッチにより録音した音をそのまま再生する
方法があるが、ここでは前者の方法を説明する。まず、
キースイッチ群33の再生キーを押して再生モードにし、
チャンネル０〜４のいずれかを指定する。上記録音の例
で１チャンネルにより０〜8000番地に楽音波形を録音し
てあるので、チャンネル１を指定し、初期値として一時
記憶レジスタ52（TEMP）に“00000"を、エンドレス53に
“08000"をセットする。このセット動作は録音の場合と
同様である。次に、キーボード３上のある鍵を押すと、
その鍵に対応したピッチデータがピッチレジスタ51にセ
ットされる。しかして、CPUが再生命令を出力すると、
メインコントロール部42のコマンド制御回路421は、コ
マンド「PLAY」を出力する。このコマンド「PLAY」はト
リガー制御回路422のオアゲート124を介してアドレスコ
ントロール部43へ入力され、ノアゲート88、78を介して
プレイフリップフリップ56をタイミング信号φＳに同期
してセットする。従ってこのセットによりアンドゲート
63が開き、録音時に一時記憶レジスタ52のアドレスデー
タを、ピッチレジスタ51にセットされているピッチデー
タに応じて更新していく。このとき、インバースフリッ
プフロップ58をコマンド「INV ON」によりセットして
おくと、インバースフリップフロップ58から“1"信号が
エクスクルーシブオアゲート62に入力し、従ってピッチ
レジスタ51からエクスクルーシブオアゲート62を介して
出力するデータは“1"と“0"が反転する。従って加算器
68において一時記憶レジスタ52の内容に対しピッチデー
タの補数を加算することになり、すなわち減算処理を行
なうことになって、波形メモリ441からの逆転再生が可
能となる。また、このインバースフリップフロップ58の
リセットは、コマンド「INV OFF」によって行なう。
しかして、加算器68から出力されるアドレスデータは、
その整数部17ビットが波形メモリ部44へ供給され、小数
部13ビットが補間部45へ供給される。波形メモリ部44へ
入力されたアドレスデータは、φＷのタイミングで＋１
回路444により＋１されて波形メモリ441のアドレスを指
定し、▲▼のタイミングでそのまま波形メモリ441
のアドレスを指定する。すなわち、時分割であるアドレ
スとその次のアドレスを指定するわけである。そして、
波形メモリ441から読み出された波形データは、RAMデー
タバスRDを介し、タイミング信号φＷに同期して＋１さ
れたアドレスの波形データがラッチ452にセットされ、
次のタイミング信号φＳに同期してラッチ452のデータ
はレジスタ453に、＋１されないアドレスデータによっ
て読み出された波形データはレジスタ452に読み込まれ
る。そして、減算器454においてレジスタ451の値からレ
ジスタ453の値を減算し、その差データに上記アドレス
コントロール部43から送られてくるアドレスデータの小
数部を乗算器455により乗算することによって、整数部
のアドレスデータによって指定される波形データに対す
る小数部の割合が得られ、加算器456によりレジスタ453
に記憶されているデータと加算して直線補間を実現し、
D/A変換回路37へ出力する。D/A変換際路37では入力され
たディジタル波形データをアナログ値に変換し、チャネ
ル１指定により能動化されているVCA381を介して楽音出
力端子391に出力される。そして鍵を押し続けた場合に
は、ループオンフリップフロップ56をセットしていなけ
れば記憶波形を読み出し終わったところで音は停止する
が、ループオンフリップフロップ56をセットし、ループ
スタートレジスタ54をループエンドレジスタ55に適当な
値をセットしておけば、鍵を押し続けている間音が接続
する。鍵を離したときにレープオンレジスタ57をリセッ
トすれば、波形を最後まで読み出して停止する。
その整数部17ビットが波形メモリ部44へ供給され、小数
部13ビットが補間部45へ供給される。波形メモリ部44へ
入力されたアドレスデータは、φＷのタイミングで＋１
回路444により＋１されて波形メモリ441のアドレスを指
定し、▲▼のタイミングでそのまま波形メモリ441
のアドレスを指定する。すなわち、時分割であるアドレ
スとその次のアドレスを指定するわけである。そして、
波形メモリ441から読み出された波形データは、RAMデー
タバスRDを介し、タイミング信号φＷに同期して＋１さ
れたアドレスの波形データがラッチ452にセットされ、
次のタイミング信号φＳに同期してラッチ452のデータ
はレジスタ453に、＋１されないアドレスデータによっ
て読み出された波形データはレジスタ452に読み込まれ
る。そして、減算器454においてレジスタ451の値からレ
ジスタ453の値を減算し、その差データに上記アドレス
コントロール部43から送られてくるアドレスデータの小
数部を乗算器455により乗算することによって、整数部
のアドレスデータによって指定される波形データに対す
る小数部の割合が得られ、加算器456によりレジスタ453
に記憶されているデータと加算して直線補間を実現し、
D/A変換回路37へ出力する。D/A変換際路37では入力され
たディジタル波形データをアナログ値に変換し、チャネ
ル１指定により能動化されているVCA381を介して楽音出
力端子391に出力される。そして鍵を押し続けた場合に
は、ループオンフリップフロップ56をセットしていなけ
れば記憶波形を読み出し終わったところで音は停止する
が、ループオンフリップフロップ56をセットし、ループ
スタートレジスタ54をループエンドレジスタ55に適当な
値をセットしておけば、鍵を押し続けている間音が接続
する。鍵を離したときにレープオンレジスタ57をリセッ
トすれば、波形を最後まで読み出して停止する。
以上詳述したように、この発明によれば、録音開始時に
前録音を行なっておき、トリガー録音開始によって本録
音を行い、再生時には前録音部分と本録音分とが連続し
た状態でループさせるようにしたので、録音開始時に頭
の部分が切れずまた無駄な無録音部分ができない効果が
ある。
前録音を行なっておき、トリガー録音開始によって本録
音を行い、再生時には前録音部分と本録音分とが連続し
た状態でループさせるようにしたので、録音開始時に頭
の部分が切れずまた無駄な無録音部分ができない効果が
ある。
第１図乃至第８図は本発明の一実施例を示すもので、第
１図は全体構成図、第２図は音源制御回路34のブロック
構成図、第３図はメインコントロール部42の詳細図、第
４図はアドレスコントロール部43の詳細図、第５図はト
リガー制御回路422の詳細図、第６図は波形メモリ部44
と補間部45の詳細図、第７図は本発明の録音動作を説明
するためのフローチャート、第８図は本発明の録音動作
を説明するためのタイムチャートである。また第９図は
従来例を説明するための図である。 31……CPU、32……キーボード、 33……キースイッチ群、34……音源制御回路、 36……A/D変換回路、37……D/A変換回路、 41……インターフェース部、 42……メインコントロール部、 43……アドレスコントロール部、 44……波形メモリ部、45……補間部、 421……コマンド制御回路、 422……トリガー制御回路、 441……波形メモリ。
１図は全体構成図、第２図は音源制御回路34のブロック
構成図、第３図はメインコントロール部42の詳細図、第
４図はアドレスコントロール部43の詳細図、第５図はト
リガー制御回路422の詳細図、第６図は波形メモリ部44
と補間部45の詳細図、第７図は本発明の録音動作を説明
するためのフローチャート、第８図は本発明の録音動作
を説明するためのタイムチャートである。また第９図は
従来例を説明するための図である。 31……CPU、32……キーボード、 33……キースイッチ群、34……音源制御回路、 36……A/D変換回路、37……D/A変換回路、 41……インターフェース部、 42……メインコントロール部、 43……アドレスコントロール部、 44……波形メモリ部、45……補間部、 421……コマンド制御回路、 422……トリガー制御回路、 441……波形メモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 博之 東京都西多摩郡羽村町栄町３丁目２番１号 カシオ計算機株式会社羽村技術センター 内 審査官 斎藤 操
Claims (1)
- 【請求項１】音響波形信号を書き込み／読み出し可能な
波形メモリ手段と、 上記音響波形信号を書き込み／読み出しするための上記
波形メモリ手段のアドレスを指定するアドレス指定手段
と、 上記波形メモリ手段のアドレスの繰り返し指定の先頭ア
ドレスを記憶するループスタート記憶手段と、 上記波形メモリ手段のアドレスの繰り返し指定の最終ア
ドレスを記憶するループエンド記憶手段と、 本録音に先立って与えられる前録音指示に従って前録音
を行うために、上記与えられる音響波形信号を、上記ア
ドレス指定手段にて指定されるアドレスに対応する上記
波形メモリ手段のエリアに書き込む第１の書込手段と、 上記前録音の後に与えられる本録音指示に従って本録音
を行うために、上記与えられる音響波形信号を、上記前
録音に続いて上記アドレス指定手段にて指定されるアド
レスに対応する上記波形メモリ手段のエリアに書き込む
第２の書込手段と、 上記本録音の後に与えられる再生指示に従って、上記ア
ドレス指定手段に対して上記ループスタート記憶手段に
記憶されている先頭アドレス及び上記ループエンド記憶
手段に記憶されている最終アドレスで規定されるアドレ
ス区間内のアドレスを順次繰り返して指示させることに
より、このアドレス区間に対応する上記波形メモリ手段
のエリアに記憶されている音響波形信号を繰り返し読み
出して、上記前録音にて記録された音響波形信号と上記
本録音にて記録された音響波形信号とが連結された頭切
れのない音響波形信号を得る読出手段と、 を有することを特徴とする音響録音再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106538A JPH0782759B2 (ja) | 1988-04-28 | 1988-04-28 | 音響録音再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106538A JPH0782759B2 (ja) | 1988-04-28 | 1988-04-28 | 音響録音再生装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270954A Division JPS62161195A (ja) | 1986-11-14 | 1986-11-14 | 電子楽器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63282999A JPS63282999A (ja) | 1988-11-18 |
| JPH0782759B2 true JPH0782759B2 (ja) | 1995-09-06 |
Family
ID=14436162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63106538A Expired - Lifetime JPH0782759B2 (ja) | 1988-04-28 | 1988-04-28 | 音響録音再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782759B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116543745A (zh) * | 2023-04-20 | 2023-08-04 | 维沃移动通信有限公司 | 语音录制方法、装置、电子设备及存储介质 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62161195A (ja) * | 1986-11-14 | 1987-07-17 | カシオ計算機株式会社 | 電子楽器 |
-
1988
- 1988-04-28 JP JP63106538A patent/JPH0782759B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63282999A (ja) | 1988-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |