JPH0783124B2 - セルフアライン半導体装置を製造する方法 - Google Patents

セルフアライン半導体装置を製造する方法

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JPH0783124B2
JPH0783124B2 JP63500663A JP50066388A JPH0783124B2 JP H0783124 B2 JPH0783124 B2 JP H0783124B2 JP 63500663 A JP63500663 A JP 63500663A JP 50066388 A JP50066388 A JP 50066388A JP H0783124 B2 JPH0783124 B2 JP H0783124B2
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    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 発明の背景 半導体装置を製造する有効な方法が、半導体層の中に２
回又は更に多くの相次ぐドーピングを実施して、それ自
体が一方の導電型の層の中にある反対導電型の第２の領
域の中に一方の導電型の領域を設定することを含むこと
はよく知られている。製造された装置が正しい機能を持
つ様にする為に、種々の領域を所望の関係に整合させる
ことが望ましい。実際には、利用し得る半導体技術を用
いて、２つの領域を精密に整合させることは困難であ
り、従って、製造された装置が本来の動作をしないこと
がある。この様な装置の１例は絶縁ゲート・トランジス
タであり、反対導電型の第１の領域が一方の導電型の第
２の領域の中に配置され、この第２の領域が反対導電型
の層の中に配置されている。絶縁ゲート電極が層の内、
第２の領域の一部分と同じ所に配置され、該層及び第１
の領域の間で一方の導電型のキャリアを伝導させる。
然し、こう云う絶縁ゲート・トランジスタは、例えばソ
ースとベースの間の短絡が適切でないか、或はベースの
シート抵抗が小さすぎる場合、装置内にある寄生バイポ
ーラ・トランジスタが望ましくない形でターンオンする
様な、好ましくないモードで動作する惧れがある。寄生
NPN構造内に２番目の深いＰ＋拡散を用いて、装置のベ
ースのシート抵抗を改善し、Ｐ形ベース層のシート抵抗
を減少すると同時に、ソース電極と軽くドープされたＰ
形ベース領域の間を良好に接触させることが提案されて
いる。この深いＰ＋形拡散が、軽くドープされた浅いベ
ース拡散と組合さって、装置のチャンネル特性を決定す
る。
装置内に深いＰ＋形ベースを有利に用いる為、並びに商
業的に受入れることの出来る様な電流密度を持つ装置を
設ける為には、ソース領域をベース領域と注意深く整合
させることが必要である為、この深いＰ＋形拡散を作る
ことが容易に出来ないことが、従来の絶縁ゲート・トラ
ンジスタの制約であった。従来は僅か２つの別々の領域
を限定する為に、１個のマスクを用いていたから、２つ
の別々の領域を精密に整合させることが出来なかった。
整合外れが起り、装置はこの整数外れに合せる様な形に
しなけれなならなかった。具体的に云うと、絶縁ゲート
・トランジスタ内でソース領域とベース領域の整合外れ
があると、ソース及びベース領域の間の接合に沿った電
流通路が一層長くなり、従って、その接合に沿った電圧
降下が増加し、その接合の電圧降下に寄与する。この接
合で降伏が起ると、寄生トランジスタがターンオンし、
装置のゲート制御が出来なくなる。従って、接合の長さ
並びに装置の領域の寸法を最小限に抑え、装置の各領域
を精密に整合させることによって、望ましくない電圧降
伏を避けることが望ましい。
発明の目的 この発明の主な目的は、半導体装置を製造する新規で改
良された方法を提供することである。
この発明の別の目的は、２つ又は更に多くの装置の領域
が互いに精密に整合した関係を持って設定される様な半
導体装置を製造する方法を提供することである。
更に、この発明は２つ又は更に多くの装置の領域がセル
フアライン（自己整合）になる様な絶縁ゲート装置を設
定する。
この発明の別の目的は、望ましくないラッチアップに対
する抵抗力を改善した絶縁ゲート半導体装置を製造する
改良された方法を提供することである。
この発明の別の目的は、１個の写真製版によるマスクが
装置の保護層を、互いに精密に整合していて、精密に整
合した３つの領域を設定する様に、違う形で処理するこ
との出来る様な３つの別々の領域に分割する半導体装置
を製造する方法を提供することである。この為、この発
明は装置の基板の表面に相次いで適用される写真製版マ
スクの間に精密な整合関係を設定する必要をなくする。
この発明の別の目的は、第１の保護層の第１の部分に窓
をあけて、半導体基板の第１の部分を露出すると共に、
保護層の第２の中心部分及びその下にある半導体基板の
露出していない部分を限定する様な、改良された絶縁ゲ
ート半導体装置を製造する方法を提供する。第１の保護
層の第３の外側の、露出していない部分も、第１及び第
２の部分を取囲む様に限定される。
発明の要約 この発明に従ってセルフアライン絶縁ゲート半導体装置
を製造する方法の好ましい実施例に関する上記並びにそ
の他の目的及び特徴が、半導体基板を用意し、基板の上
に第１の保護層を設定することによって達成される。第
１の保護層の第１の部分に第１の窓をあけて、基板の表
面の第１の部分を露出する。第１の窓が第１の保護層の
第２の部分及びその下にある基板の露出していない第２
の部分を円周方向に限定する。第１の保護層の第３の部
分が、第１の保護層の第１及び第２の部分を取囲む。基
板の第１の部分の中には、第１の窓を介して精密な整合
関係をもって１つ又は更に多くの領域を形成することが
出来る。第１の保護層の第３の部分を耐食材料で被覆
し、第１の保護層の第２の部分に第２の窓をあける。基
板の第２の部分には、相互に、並びに第１の窓を介して
設定された領域と精密な整合関係をもって、１つ又は更
に多くの領域を設定することが出来る。
絶縁ゲート半導体装置の様なセルフアライン半導体装置
を製造する好ましい方法では、約５オーム/cmの比抵抗
を持つシリコン基板の様な半導体装置を用意することに
より、この発明の別の目的及び特徴が達成される。基板
を第１の保護層で覆う。この保護層は、例えば酸化物層
の上に沈積することが出来る。別の好ましい実施例で
は、第１の保護層を設定する工程が、天然の酸化物の様
な第１の絶縁層を設定し、その上にポリシリコン層の様
なゲート電極材料の層を沈積し、このゲート層を第２の
酸化物層の様な第２の絶縁層の中に閉込め、その後、第
２の絶縁層の上に窒化物層を沈積する工程を含む。例え
ば反応性イオン・エッチを用いて、第１の保護層に第１
の窓をあけて、基板の第１の部分を露出する。第１の窓
がその下にある基板の第２の中心部分を円周方向に限定
する。第１の窓を介して基板に対する第１のドーピング
を行ない、例えば拡散又は打込みドーピングにより、第
１の領域を設定する。例えば第１の窓の中に天然の酸化
物を成長させることにより、基板の露出部分の上で、第
１の窓に第２の保護層を形成する。第１の保護層が、第
２の保護層を除去しない様なエッチング方式によって除
去できることが重要である。一般的に、この条件の為、
第１及び第２の保護層は、窒化物及び酸化物材料と云う
様に、異なる材料であることが要求される。第１の保護
層の第２の部分に写真製版によって第２の窓をあけ、こ
うして例えば第１の保護層の内、基板の第２の部分に重
なる第２の部分にある材料に対して有効であるが、第２
の保護層を形成する保護材料に対しては効果のない様な
エッチを用いたエッチングにより、基板の露出していな
い第２の中心部分を露出する。例えば打込み又は拡散ド
ーピングにより、第２の窓を介して基板に第２のドーピ
ングを行ない、第２の領域を設定する。この為、第１及
び第２の領域が所定の関係又は整合関係をもって設定さ
れ、好ましい実施例は、この関係は対称的な関係であ
る。
後で詳しく説明するが、第１の写真製版マスクを用い
て、第１図及び第２の窓に対する境界を設定し、こうし
て第１の保護層及び基板を３つの別々の区域、即ち、第
２の窓の内側区域、第１の窓の中央区域、及び第１の窓
の外側にあってそれを取巻く外側区域に分割する。保護
層の第１の部分に第１の窓を設定し、それが基板の露出
していない第２の部分を円周方向に限定することによ
り、第１の領域を、第１の保護層の第２の部分に重なる
保護材料に切込み又はそれを除去する為に使われるエッ
チに対して抵抗力を持つ第２の保護材料を用いてマスク
することにより、基板の中に同じ又は基なる導電型の第
１及び第２の領域を設定することが出来る。
この方法は、例えば、第２の窓の中に第３の保護層を形
成し、第２の保護層を除去し、基板に第３のドーピング
を行なって、整合した第３の領域を設定することによ
り、更に拡張することが出来る。この代りに、第２の保
護層を除去し、第１及び第２の領域の上に第３のドーピ
ングを実施することが出来る。好ましい実施例では、第
１の領域は、反対導電型の基板の中に、拡散が遅い反対
導電型の材料を高い濃度で拡散することによって設定す
ることが出来、第２のドーピングは一方の導電型を持つ
拡散が速い材料によって設定することが出来、第３のド
ーピングは、拡散が速い一方の導電型の材料を用いた軽
いドーピングによって設定することが出来る。第１及び
第２の領域の一部分に重なる基板の表面に、第１及び第
２の領域とオーミック接触する様にメタライズ層を適用
して、その間の電気的な短絡を設定することが出来る。
好ましい実施例では、第３の窓が第１の窓と同じ所にあ
り、別の好ましい実施例では、第３の窓が第１及び第２
の窓の両方と同じ所にある。
別の好ましい実施例では、絶縁ゲート半導体装置の様な
セルフアライン半導体装置を製造する為に、約５オーム
/cmの比抵抗を持つシリコン基板の様な基板を用意し、
この基板を第１の保護層で被覆する。この保護層は酸化
物層で構成することが出来、ゲート電極を第１の酸化物
層の上に配置し、第２の酸化物層ゲート電極の上に配置
する。第２の酸化物層が第１の酸化物層と組合さって、
ゲート電極を包込む。窒化物層の様な不活性化層を第２
の絶縁層の上に配置することが出来る。第１の保護層の
第１の部分に第１の窓をあけて、基板の第１の部分の表
面を露出し、第１の保護層の第２の部分に内接させて、
その下にある基板の露出していない部分を限定する。第
１の窓は、例えば写真製版マスク方式を用いて、関心の
ある区域を限定し、その後適当なエッチを適用して、第
１の保護層を構成する窒化物、金属及び酸化物の各材料
（それがある場合）を除去する。その後、第１の領域を
ドープする前に、酸化物の様な第２の保護層を第１の窓
の中に配置し、これは例えば二酸化シリコンで構成する
ことが出来る。第１の窓より外側にある第１の保護層の
材料は、フォトレジストの様な耐食材料で被覆すること
が出来、材料に対して特定のエッチを用いて、第２の保
護層を除去せずに、第１の保護層の円周方向に限定され
た第２の部分を除去し、こうして前は露出していなかっ
た基板の第２の部分を露出する。第２の窓を介して第１
のドーピングを行ない、例えば拡散が速い一方の導電型
の高い濃度の材料を用いた拡散或いは打込み方式によ
り、第１の領域を設定する。窒化物材料の様な第３の保
護被覆を第２の窓の中に配置し、その後第１の窓の領域
に第３の窓をあけて、基板の第３の部分を露出する。第
３の窓は、第２の保護層の材料に対して特定のエッチを
用いることによって、設定することが出来る。第３の窓
を介して第２のドーピングを行ない、例えば拡散又は打
込み方式と組合せて、拡散の速い一方の導電型の軽い濃
度の材料を用いることにより、第２の領域を設定する。
この後、第３の窓を介して第３のドーピングを行ない、
例えば普通の拡散又は打込み方式と組合せて、拡散の遅
い反対導電型の高い濃度の材料を用いることにより、第
３の領域を設定する。この後、酸化物層の様な第４の保
護層を第３の窓の中に設定し、例えば前に設定された第
３の保護層をエッチングして、第１、第２及び第３の領
域の一部分を露出することにより、第２の窓の領域内に
第４の窓を設定することが出来る。第４の窓を介して第
１、第２及び第３の領域にメタライズ層を適用し、第
１、第２及び第３の領域の間の短絡部を設定することが
出来る。第４の窓の区域が第２の窓の区域と同じ所にあ
り、第３の窓の区域が第２の窓の区域と同じ所にあるこ
とが好ましい。
絶縁ゲート半導体装置の様なこの発明の別の好ましい実
施例のセルフアライン半導体装置は、例えば５オーム/c
mの比抵抗を持つシリコン材料の半導体基板を用意する
ことによって製造することが出来る。その上に第１の保
護層を配置する。第１の保護層は、酸化物層の様な第１
の絶縁層、この第１の絶縁層の上に配置されたゲート電
極、及びゲート電極を包んでいて第１の絶縁層と係合す
る酸化物層の様な第２の絶縁層で構成することが好まし
い。第２の絶縁層の上に窒化物の不活性化層を配置する
ことが出来る。その後、普通の写真製版マスク及びエッ
チング方式により、第１の保護層の第１の部分に第１の
窓をあけて、基板の第１の部分を露出すると共に、第１
の保護層の第２の部分及びその下にある基板の露出して
いない第２の中心部分を円周方向に限定する。第１の窓
は、異なるエッチを順次用いて、例えば酸化物、窒化物
及びポリシリコンで構成される様な前に沈積された材料
を除去することによって、あけることが好ましい。第１
の窓を介して第１のドーピングを行ない、拡散の遅い一
方の導電型の軽い濃度の材料を用いることによって第１
の領域を設定し、一方の導電型を持つ軽くドープされた
第１の領域を作ることが出来る。その後、第１の窓の中
に第２の保護層を配置し、これは例えば天然の酸化物で
構成することが出来る。第１の窓より外側にある第１の
保護層の材料は、フォトレジストの様な耐食材料で被覆
することが出来る。最初、上面全体に現像していないフ
ォトレジストを適用する。第１の保護層の第２の部分の
全部及び第２の保護層の一部分を緩くはめたマスクで覆
う。フォトレジストを露光し、フォトレジストを現像
し、マスクされた部分が除去される様にし、マスクされ
ない部分が第１の部分の一部と共に残る。
第１の保護層の第２の部分に第２の窓をあけて、基板の
露出していない中心部分を露出し、拡散の速い一方の導
電型の高い濃度の材料を用いて、第２の窓を介して基板
の第２のドーピングを行なって、一方の導電型を持つ第
２の領域を設定する。その後、天然の酸化物の様な第３
の保護層を第２の窓の中に配置することが出来る。前に
沈積したフォトレジスト層を除去することが出来、また
第２の保護層に第３の窓を例えば写真製版マスク及びエ
ッチング方式によってあけて、第１の領域の一部分を露
出することが出来る。この後、第１の領域を拡散の遅い
反対導電型の高い濃度の材料を用いて順次ドープして、
反対導電型の第３の領域を設定することが出来る。第３
の窓が第１の窓と同じ所にあることが好ましい。
更に別の好ましい実施例では、この発明のセルフアライ
ン絶縁ゲート半導体装置は、例えば５オーム/cmの比抵
抗を持つシリコン材料の半導体基板を用意することによ
って製造することが出来る。第１の保護層は、天然の酸
化物の様な第１の絶縁層、この絶縁層の上に配置された
ゲート電極、及びこのゲート電極を包込んでいて第１の
絶縁層と係合する天然の酸化物の様な第２の絶縁層で構
成することが好ましい。第２の絶縁層の上に窒化物の不
活性化層を配置することが出来る。その後、普通の写真
製版マスク及びエッチング方式によって、第１の保護層
の第１の部分に第１の窓をあけて、基板の第１の部分を
露出すると共に、第１の保護層の第２の部分及びその下
にある基板の露出していない第２の中心部分を円周方向
に限定する。第１の窓は、反応性イオン・エッチの様な
エッチを相次いで用いて、例えば酸化物、窒化物及びポ
リシリコンで構成される第１の保護層の既に沈積されて
いる材料を除去することによってあける。第１の窓を介
して第１のドーピングを行なって、拡散の速い一方の導
電型の軽い濃度の材料を用いて第１の領域を設定し、第
１の領域の中に一方の導電型を持つ軽くドープされた第
１の領域を作る。この後、第１の窓を介して第２のドー
ピングを行なって、反対導電型の第２の領域を設定す
る。好ましい実施例では、第２の領域は、普通の打込み
及び拡散ドーピング方式と組合せて、拡散の遅い反対導
電型の高い濃度の材料を用いることによって設定するこ
とが出来る。その後、第１の保護層の露出している材料
とは異なる第２の保護層を第１の窓の中に配置する。こ
れは例えば酸化物層で構成することが出来る。第１の保
護層の内、第１の保護層の第１の部分より外側にある部
分をフォトレジストの様な耐食材料で被覆することが出
来る。この為、第２の保護層まで重なるが、第１の保護
層の第２の部分には重ならない緩くはめ合せたマスクを
用いる。第１の保護層の第２の部分に第２の窓をあけ
て、基板の露出していない第２の中心部分を露出する。
拡散の速い一方の導電型の高い濃度の材料を用いて、第
２の窓を介して基板の第３のドーピングを行なって、一
方の導電型を持つ第２のベース領域を設定する。
こうしてこの発明はセルフアライン半導体装置を製造す
る改良された方法を提供する。特にこの発明の半導体装
置を製造する改良された方法は、絶縁ゲート・トランジ
スタ、MOST被制御サイリスタ及びMOSFETの様な種々の絶
縁ゲート半導体装置を製造する為に用いることが出来
る。この改良された製造方法より、種々の装置の領域が
精密に整合していて、その為装置の領域内に許容公差用
の区域を設定する必要、並びに相次ぐマスクの間の整合
外れに対する公差の為に必要となる様な一層大きな寸法
の領域を作る必要をなくして、装置を製造することが出
来る様にする。この発明は、許容公差の限界を厳密にし
て装置を製造することが出来る様にする。更に、この発
明の絶縁ゲート半導体を製造する方法は、利用し得る半
導体の場所を全部利用することが出来る様にし、こうし
て種々のチップに設定される装置の性能を最高にするこ
とが出来る様にする。
この発明の新規と考えられる特徴は特許請求の範囲に具
体的に記載してあるが、この発明自体の構成と作用、並
びにセルフアラインの絶縁ゲート半導体装置を製造する
改良された方法のこの他の特徴、目的及び利点は、以下
図面について詳しく説明する所から、最もよく理解され
よう。
図面の簡単な説明 第1a図乃至第1f図はこの発明に従ってセルフアライン絶
縁ゲート半導体装置を製造する第１の好ましい実施例の
方法の相次ぐ工程を示す断面図、第2a図乃至第2g図はこ
の発明に従ってセルフアライン絶縁ゲート半導体装置を
製造する第２の好ましい実施例の方法の相次ぐ工程を示
す断面図、第3a図乃至第3e図はこの発明に従ってセルフ
アライン絶縁ゲート半導体装置を製造する第３の好まし
い実施例の方法の相次ぐ工程を示す断面図、第4a図乃至
第4c図はこの発明に従ってセルフアライン絶縁ゲート半
導体装置を製造する更に別の好ましい実施例の方法の相
次ぐ工程を示す断面図である。
好ましい実施例の詳しい説明 この発明のセルフアライン絶縁ゲート半導体装置を製造
する改良された方法は、種々の半導体装置で作ることが
出来る広い範囲に及ぶ半導体装置に用いることが出来
る。以下の説明は、シリコン装置、又はシリコン基板内
に製造された装置が、現在利用し得る半導体装置の圧倒
的な多数を構成する為に、シリコン基板に構成したこの
発明のセルフアライン半導体装置を製造する改良された
方法の幾つかの好ましい実施例を明らかにする。この
為、この発明を最も普通に用いる場合は、シリコン基板
である。然し、こゝで説明する発明がゲルマニウム又は
砒化ガリウムの様な他の半導体材料に用いることが出来
ること、並びにこの発明の方法がこう云う他の半導体技
術にも同じ様に適用し得ることを承知されたい。従っ
て、この発明の用途は、シリコン基板に製造された装置
に限られるものではなく、こゝで説明する方式が、多数
の半導体材料のどれにも、又同様のどの方法によって製
造された装置にも及ぶものである。
更に、この明細書では、３領域を持つ絶縁ゲート半導体
装置の場合を説明するが、この開示は、この発明の好ま
しい実施例であって、この発明の用い得る範囲を制約す
るものではないことを承知されたい。更に、こゝに示す
例は、絶縁ゲート・トランジスタ（IGT）と組合せたセ
ルフアライン絶縁ゲート半導体装置を製造する改良され
た方法を説明するものであるが、この発明が、これに限
らないが、金属酸化物半導体電界効果トランジスタ（MO
SFET）及びMOS被制御サイリスタ（MCT）を含めたこの他
の絶縁ゲート半導体装置にも用いることが出来ることを
承知されたい。更に、この発明は、例えば特定の装置の
ラッチ閾値を高める為に、装置の種々の領域を精密に整
合させるが、この発明の方法が、セルの寸法を小さくす
ること、及びセルの繰返し距離を縮小することが出来る
ことを含めて、装置の領域を精密に接合させることに伴
うこの他の利点をもたらすものであり、この結果セル密
度及び電流密度を改善することが出来ることを承知され
たい。
第１図乃至第４図に示す装置の対応関係が判れば、この
発明の説明が判り易くなると考えられるので、対応する
領域、層及び部分は同じ参照数字で表わすことにする。
然し、半導体装置の種々の部分は実尺で描いてない。こ
の発明を更にはっきりと示し、理解出来る様にする為
に、ある寸法は他の寸法に比べて誇張してある。例とし
て、この発明に従ってセルフアライン絶縁ゲート半導体
装置を製造する改良された方法の好ましい実施例が、各
々の特定の実施例で、特定のＰ及びＮ形領域を含むもの
として示されているが、当業者であれば、こゝで説明す
ることが、例えばこの装置と同じものを作る為に、種々
の領域の導電型を反対にした絶縁ゲート半導体装置に同
じ様に適用し得ることは明らかであろう。更に、図示の
実施例は２次元の垂直断面図で示してあるが、これらの
領域は装置の１個のセルの一部分を示すに過ぎず、装置
は実際には３次元の構造に配置された複数個のセルで構
成されていることを承知されたい。従って、これらの領
域は、実際の装置内に製造された時、長さ、幅及び深さ
で構成された３次元を持つ複数個の領域を構成してお
り、これらは、図示の２次元の装置を、これから説明す
る第１の保護層14の第２の部分30の中心線を通る垂直軸
線の周りに回転することによって得られる。
次に第１図について説明すると、この発明に従ってセル
フアライン半導体装置を製造する方法の好ましい実施例
の相次ぐ工程が第1a図乃至第1g図に示されている。最
初、約20ミルの厚さを持ち、約５オーム/cmの比抵抗を
持ち、反対導電型のキャリヤで約1015キャリヤ/ccの濃
度にドーピングされたシリコン・ウェーハで構成される
第１の半導体層又は基板10を用意する。このキャリヤが
図面ではＮ形の導電型を持つキャリヤとして示されてい
る。この代りに、基板10が、一方又は反対の導電型を持
つ複数個の層で構成された、途中まで処理の済んだ半導
体ウェーハであってもよい。第1a図に示す様に、基板10
の上に第１の保護層14が設けられる。１実施例では、第
１の保護層14は、例えば天然の酸化物で構成し得る第１
の絶縁層16、この第１の絶縁層16の上に配置されたポリ
シリコンの様なゲート電極層18及びゲート電極18を第１
の絶縁層16と共に包込む第２の絶縁層20で構成すること
が出来る。第２の絶縁層20はポリシリコン・ゲート材料
の天然酸化物であってよい。第２の絶縁層20の上に窒化
物層22を設けることも出来る。例えば環状又はリング形
にすることが出来る第１の窓25を第１の保護層14の第１
の部分の中にあける。これを除去して、基板10の表面の
第１の部分27を露出すると共に、第１の保護層14の第２
の中心部分30及びその下にある基板10の表面の露出して
いない部分31を円周方向に限定する。第１の窓25は、第
１の窓25の外側にある、第１の保護層14の第３の部分32
及びその下にある基板10の表面の第３の部分32aをも限
定する。こうして、第１の窓25が第１の保護層14及びそ
の下にある基板10を３つの別々の区域又は表面部分に分
割する。
写真製版方式を外部マスクの様な作像材料と組合せて用
いて、第１の保護層14の上面15の上に写真製版によって
マスクを限定し、これを現像して、その中に第１の窓25
をあける為の、第１の層14の部分を限定することが出来
る。この後、反応性イオン・エッチの様なエッチを用い
て、第１の保護層14を構成する窒化物、金属及び酸化物
の各層22,20,18及び16を夫々エッチングし、この結果第
1a図に示す構造になる。
一旦第１の窓25があけられ、基板10の第１の部分27が露
出すると、第１の窓25を介して基板10に対して第１のド
ーピングを行ない、第１の領域35を形成することが出来
る。MOSFET装置を製造する時、砒素の様な拡散の遅い反
対導電型の高い濃度の材料を普通の打込み又は拡散方式
と組合せて用いて、Ｎ形の導電型を持つ領域として示
す、強くドープした第１の反対導電型の領域35を設定す
ることが好ましい。
この後、第1b図に示す様に、半導体基板10の露出した第
１の表面部分27上にある第１の領域35の上で、第１の窓
25内に第２の保護層36を設定する。第２の保護層36は、
例えばシリコン基板の場合は二酸化シリコンの様な天然
の酸化物にすることが出来る。第２の保護層36の材料が
第１の保護層14の材料、又は少なくともその露出表面を
構成する材料とは異なることが特に好ましい。図示例で
は、上面15は窒化物層22で構成される。第１又は第２の
保護層14,36の一方の材料を除去し、しかも他方を除去
しない様にする為には、この判断基準を充さなければな
らない。この為、第１の保護層14は第２の保護層16に対
して、差別的にエッチング可能である。又はその逆のこ
とを云うことが出来る。
次に第1c図について説明すると、第１の保護層14の内、
第１の窓25の外側にある第３の部分32を除去せずに、第
２の窓をあける為、装置の表面にフォトレジスト層33を
沈積して、第１及び第２の保護層を覆うことが出来る。
この後、緩いはめ合せの２番目のマスク（図面に示して
ない）を使って、フォトレジスト層33の内、第１の保護
層14の第２の中心部分30並びに第２の保護層36の一部分
に重なる部分を除去することが出来る。
第1d図について説明すると、この後、第１の保護層14の
第２の部分30に第２の窓37をあけて、例えば第１の保護
層14の材料と反応してそれを除去するが、第２の保護層
36の全ての材料を除去しない様な選択性エッチを用い
て、基板10の前は露出していなかった第２の部分31を露
出する。図示例では、第２の保護層36が二酸化シリコン
で構成され、第１の保護層14は窒化シリコン層22で構成
され、これが酸化物層20の上にあり、この酸化物層がポ
リシリコン・ゲート層18の上にあって、このゲート層が
酸化シリコン層16の上にある。この後、反応性イオン形
のエッチを用いて、第１の絶縁層14の第２の部分30を除
去して、第１の保護層14の第２の部分30だけを除去する
ことにより、第２の窓37をあけることが出来る。
この後、第２の窓37を介して基板10の表面の第２の部分
31に第２のドーピングを行ない、Ｐ＋形領域として示す
一方の導電型を持つ第２の領域38を設定する。好ましい
実施例では、第２のドーピングは、普通の打込み又は拡
散方式と組合せて、硼素の様な拡散の速い一方の導電型
の高い濃度の材料を用いることによって行なわれる。
この後、第1e図に示す様に、フォトレジスト層33を剥が
し、例えば緩衝弗化水素酸エッチ方式により、第２の保
護層36を除去して、基板10の表面の夫々第１及び第２の
部分27,31を露出し、その中に夫々設定された第１及び
第２の領域35,38を露出することが出来る。この後、硼
素の様な拡散の速い一方の導電型の持つ軽い濃度のドー
パントを用いて、第３のドーピングを行なって、一方の
導電型を持つ第３の領域40を設定することが出来る。第
1f図に示す様な接点電極60を装置の第１及び第２の領域
35,38とオーミック接触をする様に普通の方法で沈積し
て、第２図及び第１の領域の間の接合を短絡すると共
に、その接合が順バイアスされるのを禁止することが出
来る。
第1f図に示したこの発明の絶縁ゲート形の実施例では、
軽くドープした第３の領域40は、第３の領域40の一部分
41が第１の保護層14の下を伸びる様に設定される。第３
の領域の内、第１の保護層14の下を伸びる部分41は、チ
ャンネル領域41と呼ぶことが出来る。これは、ゲート電
極18が、適当に印加されたバイアス電圧に応答して、第
３の領域40のチャンネル領域41の中にチャンネルを設定
して、第１の領域35及び基板10の間で反対導電型のキャ
リアを流れ易くするからである。チャンネル領域41は、
第１の保護層14の下を横方向に拡散すると共に、基板10
の中へと垂直方向下向きに拡散する材料を用いて第２の
領域38をドープすることにより、第１の保護層14の下に
形成することが出来る。第１の保護層14がチャンネル領
域41に重なり、それと接していることが好ましい。更
に、第１の保護層14がチャンネル領域41の全周に重なっ
ていることが好ましい。
第１の窓25と、第１、第２及び第３の装置の領域とは、
水平断面が円形であることが好ましい。
この発明の絶縁ゲート半導体装置を製造するセルフアラ
イン方法により、第１のソース領域35が、以下ベース領
域38及びベース付属領域40と夫々呼ぶ第２及び第３の領
域38,40に対して精密に予め限定された関係を持つ様に
配置されることに注意されたい。第１の領域35が基板10
と組合さって、第１の保護層14の下にある第３の領域40
内にチャンネル領域41を限定する。層14が絶縁ゲート電
極として形成されている。第１の領域35と基板10の間の
隔たり、又は基板の表面に接近した第３の領域40の幅
が、チャンネル長を定める。従って、第１、第２及び第
３の領域35,38,40の間の精密な整合が望ましい。
更に、強くドープした第２の領域38を設けて、第１の領
域35と第２及び第３の領域38,40の間のPN接合に沿った
電圧降下を最小限に抑えて、一方の導電型のキャリヤが
第２及び第３の領域38,40を短絡電極60まで流れること
によって、接合に沿って0.7ボルトより大きい電圧降下
が生ずる惧れを抑える。この接合に沿って約0.7ボルト
を越える電圧降下が起ると、第１の領域35、第2/第３の
領域38/40及び基板10によって形成された固有の寄生NPN
トランジスタが作動される。装置の種々の区域を互いに
精密な関係に設定することにより、この寄生トランジス
タが作動されると云う望ましくない惧れを小さくする。
この精密な整合が可能になったのは、写真製版方式によ
って、第１の保護層14の上に設定された１個の環状又は
ドーナッツ形のマスクを使ったことによるものである。
然し、第１、第２及び第３の領域35,38,40の相対的な寸
法、深さ及び関係は、マスクの形だけでなく、適当なド
ーピング材料、及びこのドーピング材料を適用するプロ
セス条件の選び方にも関係する。多くの製造パラメータ
が、設定しようとする装置の形式及び導電度によって変
化する。装置の種々の領域を設定する最の種々のプロセ
ス・パラメータの影響が、多くの文献に論じられてお
り、この中には、1967年にジョン・ワイリー・アンド・
サンズ社から出版されたA.S.グローブの著者「ザ・フィ
ジックス・アンド・テクノロジー・オブ・セミコンダク
タ・デバイセズ」及び1985年に同社から出版されたビー
ドル他の著者「クイック・リファレンス・マニアル・フ
ォー・シリコン・インテグレイテッド・サーキッド・テ
クノロジー」がある。然し、この発明の好ましい実施例
では、大体次に述べる様なプロセス・パラメータを使う
ことが出来る。装置の領域 パラメータ 第１の酸化物層16（厚さ） 1,000Å ゲート電極18（厚さ） １ミクロン 第２の絶縁物20 4,000Å 窒化物層 1,000Å 第１の領域 1017原子/cm3のドーパント 第２の領域 1017原子/cm3のドーパント 第３の領域 1015原子/cm3のドーパント 第２の保護層 4,000Å 第2a図乃至第2f図には、この発明に従って絶縁ゲート半
導体装置を製造する別の好ましい実施例のセルフアライ
ン方法が示されている。この実施例では、最初に第１の
保護層14の第１の部分に第１の窓25をあけて、保護層14
の第２の部分30及びその下にある基板10の表面の露出し
ていない中心部分31を円周方向に限定する。第１の窓
が、第１の保護層の内、第１の窓25の外側にある第３の
部分をも限定する。最初に第１の窓25の中に第２の保護
層36を設定する。保護層14の第２の部分30を除去して、
深いＰ＋形ベース領域38を設定することが出来る様に
し、Ｐ−形ベース付属領域40もこの後設定し、最後に第
１のＮ＋形ソース領域35を設定する。従って、この実施
例による絶縁半導体装置をセルフアライン形に製造する
方法は、装置のベース及びソース領域を設定する工程
を、第1a図乃至第1f図について前に説明した工程とは順
序を並べかえてある。
具体的に云うと、セルフアライン形に半導体装置を製造
するこの別の好ましい方法は、第2a図に示す様に、半導
体基板10を用意し、基板の表面を第１の保護層14で被覆
する。第１の保護層14に第１の窓25をあけて、基板10の
表面の第１の部分27を露出すると共に、第１の保護層14
の第２の部分30を円周方向に限定する。第１の窓25が第
１の保護層14の内、第１の窓の外側にある第３の部分32
をも限定する。この後、第2b図に示す様に、天然の酸化
物の様に、第１の保護層14の材料に対して差別的にエッ
チングが出来る材料からなる第２の保護層36を第１の窓
25の中に設ける。次に、フォトレジスト層33を第１の保
護層14の第３の部分32の上及び第２の保護層36の一部分
の上に、緩いはめ合せのマスクを用いることによって配
置することが出来る。その後、第2c図に示す様に、第１
の保護層14の第２の部分30全体を通じて、差別的なエッ
チを用いて第２の窓37をあけ、基板10の表面の第２の部
分31を露出する。基板10に対し、一方の導電型のキャリ
ヤを用いて第１のドーピングを行ない、深いＰ＋形領域
として示したベース領域38を設定する。この後、第2d図
に示す様に、例えば窒化シリコンSi3N4の様な天然の窒
化物を成長させることにより、第２の窓37の中に第３の
保護層45を設定する。
その後、例えば適当な差別的なエッチを用いて、前に設
けられた第２の保護層36を除去することにより、第１の
窓25の領域の中に第2e図に示す第３の窓をあけて、ベー
ス領域38の表面部分及びドープされていない基板10の表
面部分を含む、基板10の表面の第１の部分27を露出す
る。その後、第３の窓を介して第２のドーピングを行な
って、軽くドープされたＰ−形ベース延長部として、第
2e図に示す一方の導電型を持つ軽くドープされたベース
付属領域40を設定する。その後、同じ第３の窓を介し
て、反対導電型の材料を用いて第３のドーピングを行な
い、ソース領域35を設定する。このソース領域は、強く
ドープされたＮ＋形の導電型を持つ領域として示されて
いる。
第2f図に示す第４の保護層50は、二酸化シリコンの様な
天然の酸化物で構成するのが有利であり、それを第３の
窓の中に成長させることが出来る。
この後、例えば差別的なエッチを用いて、第３の保護層
45を除去することにより、第２の窓37の中に配置された
第３の保護層45に第４の窓44をあけ、第2g図に示す様
に、ベース領域、ベース付属領域及びソース領域38,40,
35の一部分を露出することが出来る。好ましい実施例で
は、第４の窓55の中にメタライズ層（図に示してない）
を適用して、ソース領域35を装置のベース領域38/40に
短絡し、こうして寄生トランジスタがターンオンして、
装置が好ましい形以外の形で動作する惧れを少なくす
る。
第２図に示した方法の別の好ましい実施例では、ベース
拡散が第2c図に示す様に行なわれて、Ｐ＋形ベース領域
38を設定し、特に強い表面濃度で終る。第2d図の第３の
保護層45は設けない。その代りに、第２の保護層36を除
去して、基板10の表面の第１及び第２の部分27,31を露
出する。硼素の様な拡散の速い一方の導電型の持つ軽い
濃度の材料を用いて、第１のドーピングを実施して、ベ
ース付属領域40を設定する。拡散の遅い反対導電型を持
つ高い濃度の材料を用いて別のドーピングを実施して、
Ｎ＋形ソース領域35を設定する。Ｎ＋形ソース領域のド
ーピングは打込みによって実施して、反対導電型の表面
濃度を低くし、中心のＰ＋形領域38のオーミック接続能
力を著しく低下させることを避けるのが好ましい。第４
の保護層50は設ける必要がないが、それを除いて、第2g
図に示す構造が得られる。
前に説明した様に、装置の処理に関係する種々のドーピ
ング濃度及び温度レベルのパラメータは、最終的に達成
しようとする装置の形式と密接な関係があり、従ってこ
の発明の好ましい実施例を構成する１種類の実施例又は
ある範囲の装置を特定することは困難である。然し、こ
う云う装置を製造する時、大体次に挙げる様なパラメー
タを用いることによって、満足し得る絶縁ゲート半導体
装置を製造することが出来る。装 置 パラメータ 第１の酸化物層16 1,000Å ゲート電極18 １ミクロン 第２の絶縁物20 4,000Å 窒化物層22 1,000Å 第１の領域 1017原子/ccのドーパント 第２の領域 1015原子/ccのドーパント 第３の領域 1017原子/ccのドーパント 第２の保護層 4,000Å 第３の保護層 1,000Å 第３図には、この発明の別の好ましい実施例が、第１の
保護層14の第１の部分があった所に第１の窓25を設定し
て、半導体基板10の表面の第１の部分27を露出すると共
に、保護層14の第２の部分30及びその下にある基板10の
表面の露出していない部分31を円周方向に限定する別の
方法を含むことが示されている。最初に、軽くドープさ
れたベース付属領域40を設定し、その後強くドープした
深いベース領域38を設定し、最後に強くドープしたソー
ス領域35を設定する。
この発明に従って絶縁ゲート半導体装置を製造するこの
別の好ましい方法では、約５オーム・cmの比抵抗を持つ
半導体基板10を用意する。窒化物層の様な第１の保護層
14を基板10の上に設定し、第１の保護層14の第１の部分
に第１の窓25をあけて、基板10の表面の第１の部分27を
露出すると共に、第１の保護層14の第２の部分30及び基
板10の表面の露出していない第２の中心部分31を円周方
向に限定する。第１の窓25が、第１の保護層14の内、第
１の窓25の外側にある第３の部分32をも限定する。例え
ば硼素の様に拡散の速い一方の導電型を持つ軽い濃度の
材料を用いて、第１の窓25を介して第１のドーピングを
行なって、一方の導電型を持つベース付属領域40を設定
する。ベース付属領域40が第１の保護層14の下を伸び
て、装置のチャンネル領域を設定することが好ましい。
この後、差別的にエッチングが可能な天然の酸化物層の
様な第２の保護層36を第１の窓25の中に設定する。これ
は例えばベース領域40の内方追込みの際に成長させるこ
とが出来る。
その後、第3b図に示す様に、前に説明したフォトレジス
ト・マスク層33を第１の保護層14の第３の部分32並びに
第２の保護層36の一部分の上に設定して、第３の部分32
を除去せずに、第１の保護層14の第２の部分30を除去す
ることが出来る様にする。その後、差別的なエッチング
方式を用いて、第１の保護層14の第２の部分30全体に第
２の窓37をあけて、基板10の表面の円周方向に限定され
た、露出していなかった第２の中心部分31を露出する。
第２の窓37を介して第２のドーピングを行なって、例え
ば硼素の様な拡散の速い一方の導電型の高い濃度の材料
を用いた普通の打込み又は拡散方式により、ベース領域
38を設定する。それまでに除去されていなければ、フォ
トレジスト層を除去することが出来る。
その後、第3c図に示す様に、第２の窓37の区域内に第３
の保護層45を配置する。これは差別的にエッチングが可
能な窒化物層にするのが有利である。
その後、第3d図について説明すると、例えば緩衝弗化水
素酸エッチの様な適当なエッチを用いて、第２の保護層
36を除去することにより、第１の窓25の区域に第３の窓
48をあけて、基板10の表面の第１の部分27の一部分を再
び露出する。第３の窓48が第３の保護層45を円周方向に
限定する。その後、第3d図に示す様に、燐の様な反対導
電型の高い濃度のドーパントを第３の窓48を介して導入
し、強くドープした反対導電型の領域として、ソース領
域35を設定する。このソース領域が、図面では軽くドー
プしたＰ形ベース付属領域40及び強くドープしたＰ形ベ
ース領域38の中にセルフアラインの精度をもって配置さ
れたＮ＋形領域として示されている。その後、適当なエ
ッチャントを用いて第３の保護層45を除去し、第3e図に
示す構造が残る。
この発明のセルフアライン製造方法に従って製造される
満足し得る絶縁ゲート半導体装置が、大体下記のプロセ
ス・パラメータを用いることによって達成し得ることが
判った。装 置 パラメータ 第１の酸化物層16 1,000Å ゲート電極18 １ミクロン 覆いの絶縁物20 4,000Å 窒化物層22 1,000Å 第１の領域 1015原子/ccのドーパント 第２の領域 1017原子/ccのドーパント 第３の領域 1017原子/ccのドーパント 第２の保護層 4,000Å 第３の保護層 1,000Å この発明に従ってセルフアライン半導体装置を製造する
更に別の好ましい実施例の方法の相次ぐ工程が第4a図乃
至第4c図に示されている。最初、第4a図に示す様に、半
導体基板10を用意する。この基板は、厚さ20ミルで、比
抵抗が約５オーム/cmであって、反対導電型のキャリヤ
で大体1015キヤリヤ/ccの濃度にドープされたシリコン
・ウェーハで構成することが出来、キャリヤが図面では
Ｎ形の導電型を持つキャリヤとして示されている。窒化
物層の様な第１の保護層14を基板10の上に設ける。この
発明の好ましい実施例の絶縁ゲート半導体装置では、第
１の保護層14は、例えば天然の酸化物であってよい第１
の絶縁層16、第１の絶縁層16の上に配置されたポリシリ
コンの様なゲート電極18、及びこのゲート電極18の上の
第２の絶縁層20で構成することが出来る。第２の絶縁層
はポリシリコン・ゲート材料の天然の酸化物であっよ
い。窒化物層22の様な不活性化層が第２の絶縁層20の上
に配置される。
第１の保護層14の第１の部分に第１の窓15をあけ、この
部分を除去して、基板10の第１の表面部分27を露出する
と共に、第１の保護層14の第２の中心部分30及びその下
にある基板10の露出していない表面部分31を円周方向に
限定する。図示の様に、基板10の露出していない表面部
分31が第１の保護層14の第２の部分30によって覆われて
いる。
一旦第１の窓25をあけたら、基板10の第１の部分が露出
され、第１の窓25を介して基板10に第１のドーピングを
行なって、ベース付属領域40を形成することが出来る。
MOSFET装置を製造する好ましい形式では、硼素の様な拡
散の速い一方の導電型を持つ軽い濃度の材料を普通の打
込み又は拡散方式と組合せて用いて、Ｐ形の導電型を持
つ領域として示した、軽くドープした一方の導電型を持
つ第１の領域40を設定することが出来る。ベース付属領
域40が第１の保護層14の下を伸び、装置のチャンネル領
域を設定することが好ましい。その後、同じ第１の窓15
を介して基板10の第１の表面部分27に、例えば砒素の様
な拡散の遅い反対導電型のドーパントを用いて、第２の
ドーピングを実施し、Ｎ形領域として図面に示した、反
対導電型を持つ強くドープしたソース領域35を設定す
る。
次に第4b図について説明すると、半導体基板10の第１の
部分27に露出面にある第１の領域35の上で、第１の窓25
の中に第２の保護層36を設定する。好ましい実施例で
は、第２の保護層16は差別的にエッチングが可能であ
り、例えばシリコン基板の場合は、二酸化シリコンの様
な天然と酸化物で構成することが出来る。
この後、第4c図について説明すると、緩いはめ合せのマ
スクを使うことにより、第１の保護層14の第３の部分32
並びに第２の保護層36の一部分の上に、フォトレジスト
層33を設定する。その後、差別的なエッチを使うことに
より、例えば第１の保護層14の材料と反応するが、第２
の保護層36の材料と反応しない選択的なエッチを使うこ
とにより、第１の保護層14の第２の部分30全体の中に第
２の窓37をあけて、基板10の表面の前は露出していなか
った第２の部分31を露出する。反応性イオン・エッチを
用いることにより、第１の絶縁層14の第２の部分30を除
去して、第２の窓37をあけることが出来る。
この後、第２の窓37を介して基板10の第２の表面部分31
に対して第３のドーピングを実施し、基板10の中のＰ＋
形領域として図面に示した、一方の導電型を持つベース
領域38を設定する。第２のドーピングは、普通の打込み
又は拡散方式と組合せて、硼素の様な拡散の速い一方の
導電型を持つ高い濃度の材料を用いることによって行な
うのが好ましい。その後、普通のメタライズ及びパター
ンぎめ工程を実施して、装置を完成することが出来る。
絶縁ゲート・トランジスタの様な絶縁ゲート半導体装置
を製造するセルフアライン方法の場合について、この発
明の好ましい実施例を説明したが、この発明のセルフア
ライン方法を用いて、多数の半導体装置のどれでも設定
することが出来ることを承知されたい。更に、この発明
のセルフアライン製造方法は、精密に整合した領域を作
り、その為領域の間に要求される許容公差が一層少なく
て済み、こうして利用し得るチップの基板の面積の利用
度を最大にして、セル密度を改善すると共に、セルの寸
法及びセルの繰返し距離を短くすることにより、半導体
装置の改良に著しい貢献を持つことが理解されよう。
この発明の好ましい実施例を図面に示して説明したが、
この発明がこの実施例に制限されないことは明らかであ
る。当業者には、この発明の範囲内で種々の変更が考え
られよう。従って、この発明は特許請求の範囲によって
限定されることを承知されたい。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン，マイク・フ・シン アメリカ合衆国、27511、ノース・カロラ イナ州、カリイ、クイーンズフェリイ、 1006番 (72)発明者 パイファー，ジョージ・チャールズ アメリカ合衆国、13212、ニューヨーク州、 シラキュース、バックレイ・ロード、6767 番 (56)参考文献 特開 昭57−139965（ＪＰ，Ａ) 特開 昭59−3973（ＪＰ，Ａ) 特開 昭62−73778（ＪＰ，Ａ)

Claims (53)

    【特許請求の範囲】
  1. 【請求項１】主表面を有する半導体基板を用意し、前記
    基板表面上に第１の保護層を設け、前記保護層の第１の
    部分に内周と外周を有するとともに前記保護層の第２の
    部分を取り囲む第１の窓をあけ、前記第１の窓に対して
    セルフアラインした第１のドープ領域を作るために前記
    第１の窓から前記基板へ第１のドーパントを導入し、前
    記第１の窓の基板上に第２の保護層を形成し、前記第１
    の保護層の前記第２の部分を除去して第２の窓をあけ、
    前記第１の窓の前記内周に対してセルフアラインした第
    ２のドープ領域を作るために前記第２の窓から前記基板
    へ第２のドーパントを導入し、前記第１のドープ領域を
    露出するために前記第２の保護層に第３の窓をあけ、前
    記第１の窓の外周に対してセルフアラインした第３のド
    ープ領域を作るために前記第３の窓から前記第１の領域
    へ第３のドーパントを導入する段階を有し、前記第２お
    よび第３の領域は１導電型であり、前記基板と前記第１
    の領域は逆導電型であり、前記第１および第２の保護層
    は拡散ドーパントの透過に対して実質的に不浸透である
    セルフアラインした半導体装置の製造方法。
  2. 【請求項２】前記第３の領域が前記第１の保護層の下を
    伸びる請求項１記載の方法。
  3. 【請求項３】前記第１及び第２の領域の一部分とオーミ
    ック接触をするメタライズ層を設ける工程を含む請求項
    １記載の方法。
  4. 【請求項４】前記第１の保護層が絶縁ゲート電極を構成
    する請求項１記載の方法。
  5. 【請求項５】前記第１の保護層が前記基板の上に配置さ
    れた第１の絶縁層、該第１の絶縁層の上に配置されたゲ
    ート電極及び該ゲート電極の上に配置された第２の絶縁
    層で構成される請求項１記載の方法。
  6. 【請求項６】前記第１の絶縁層が天然の酸化物で構成さ
    れ、前記第２の絶縁層が天然の窒化物で構成され、前記
    ゲート電極がポリシリコンで構成される請求項５記載の
    方法。
  7. 【請求項７】前記第２の窓をあける工程が、前記第１の
    窓の外側の、前記第１の保護層の一部分の上、並びに第
    ２の保護層の上にフォトレジスタ層を設け、反応性イオ
    ン・エッチを用いて前記保護層の第２の部分を除去する
    ことを含む請求項１記載の方法。
  8. 【請求項８】前記第１の窓をあける工程が、反応性イオ
    ン・エッチを用いて、前記保護層の第１の部分を除去す
    ることを含む請求項１記載の方法。
  9. 【請求項９】前記第１の窓をあける工程が、緩衝弗化水
    素酸エッチを用いて、前記保護層の前記第１の部分を除
    去することを含む請求項１記載の方法。
  10. 【請求項１０】前記第２の窓をあける工程が、反応性イ
    オン・エッチを用いて、前記第１の保護層の露出してい
    ない第２の部分を除去することを含む請求項１記載の方
    法。
  11. 【請求項１１】前記第１の窓が、前記第１の保護層の表
    面の下に写真製版によってマスクを設定して、前記第１
    の保護層の一部分又は前記第１の窓の外側にある部分を
    マククし、その後エッチャントを用いて前記第１の保護
    層のマスクされていない領域を除去することによってあ
    けられる請求項１記載の方法。
  12. 【請求項１２】セルフアライン半導体装置を製造する方
    法に於て、（ａ）半導体基板を用意し、（ｂ）該基板の
    上に第１の保護層を設け、（ｃ）該第１の保護層の第１
    の部分に第１の窓をあけて、前記基板の第１の部分を露
    出すると共に、前記第１の保護層の第２の部分並びにそ
    の下にある基板の露出していない第２の部分を円周方向
    に限定し、（ｄ）前記第１の窓に第２の保護層を設け、
    （ｅ）前記第１の保護層の第２の部分に第２の窓をあけ
    て、前記基板の第２の部分を露出し、（ｆ）前記第２の
    窓を介して前記基板に第１のドーパントを導入して第１
    の領域を設定し、（ｇ）前記第２の窓に第３の保護層を
    形成し、（ｈ）該第２の保護層に第３の窓をあけ、
    （ｉ）該第３の窓を介して第２のドーパントを導入して
    第２の領域を設定し、（ｊ）前記第３の窓を介して第３
    のドーパントを導入して第３の領域を設定する工程を含
    む方法。
  13. 【請求項１３】更に、前記第３の窓に第４の保護層を設
    定し、該第３の保護層に第４の窓をあけて、前記第１及
    び第３のドープした領域の一部分を露出し、前記第１及
    び第３の領域と接触するメタライズ層を適用して、該第
    １及び第３の領域を短絡する工程を含む請求項12記載の
    方法。
  14. 【請求項１４】前記第１の窓が前記第３の窓と同じ所に
    あり、前記第４の窓が前記第２の窓と同じ所にある請求
    項13記載の方法。
  15. 【請求項１５】前記基板の上に第１の保護層を設ける工
    程が、基板の露出面の上に第１の絶縁層を成長させ、該
    第１の絶縁層の上にポリシリコン層を沈積し、該ポリシ
    リコン層の上に窒化物層を成長させる工程を含む請求項
    12記載の方法。
  16. 【請求項１６】前記第１の窓をあける工程が、前記第１
    の保護層を写真製版によってマスクし、その後第１の保
    護層のマスクされていない部分をエッチングすることに
    よって形成される請求項12記載の方法。
  17. 【請求項１７】前記第１の保護層が第１の絶縁層、ゲー
    ト層及び第２の絶縁層で構成され、前記第１の窓をあけ
    る工程が、反応性イオン・エッチを用いて前記窒化物
    層、前記ゲート層及び前記第１の絶縁層に第１の窓をあ
    けることを含む請求項16記載の方法。
  18. 【請求項１８】前記第１の絶縁層が天然の酸化物で構成
    される請求項17記載の方法。
  19. 【請求項１９】前記第２の絶縁層が窒化シリコンで構成
    される請求項17記載の方法。
  20. 【請求項２０】前記第１の保護層が第１の絶縁層、ゲー
    ト電極層及び第２の絶縁層で構成され、前記第２の窓を
    あける工程が、前記第２の絶縁層をエッチングして、そ
    の中に窓をあけ、第２のエッチを実施して、前記ゲート
    電極層に窓をあけ、第３のエッチを実施して前記第１の
    絶縁層に窓をあけることを含む請求項12記載の方法。
  21. 【請求項２１】前記第１のドーパントを導入する工程が
    拡散によって行なわれる請求項12記載の方法。
  22. 【請求項２２】第１のドーパントを導入する工程が打込
    みによって行なわれる請求項12記載の方法。
  23. 【請求項２３】前記基板及び第３の領域が反対導電型で
    あり、前記第１及び第２の領域が一方の導電型である請
    求項12記載の方法。
  24. 【請求項２４】前記第２の窓が、前記第１のマスクの外
    側にある前記第１の保護層の一部分の上、及び前記第２
    の保護層の上にフォトレジスト層を設け、反応性イオン
    ・エッチを実施して、前記第１の保護層の第２の部分を
    除去することによってあけられる請求項12記載の方法。
  25. 【請求項２５】前記第１及び第２の保護層が差別的にエ
    ッチングが出来る請求項12記載の方法。
  26. 【請求項２６】前記第１の領域が深く拡散され、前記第
    ２の領域がそれ程深くなく拡散され、前記第３の領域が
    浅く拡散されている請求項12記載の方法。
  27. 【請求項２７】半導体装置を製造するセルフアライン方
    法に於て、（ａ）反対導電型の半導体基板を用意し、
    （ｂ）該基板の上に第１の保護層を設け、（ｃ）該第１
    の保護層に第１の窓をあけて前記基板の第１の部分を露
    出し、前記第１の窓は前記第１の保護層の第２の部分並
    びにその下にある基板の第２の部分を円周方向に限定し
    ており、（ｄ）前記第１の窓を介して一方の導電型のド
    ーパントを導入してベース付属領域を設定し、（ｅ）前
    記第１の窓に第２の保護層を設け、（ｆ）前記第１の保
    護層の第２の部分に第２の窓をあけて前記基板の第２の
    部分を露出し、（ｇ）前記第２の窓を介して一方の導電
    型のドーパントを導入して中央ベース領域を設定し、
    （ｈ）前記第２の窓に第３の保護層を設け、（ｉ）前記
    第２の保護層に第３の窓をあけ、（ｊ）該第３の窓を介
    してドーパントを導入してソース領域を設定する工程を
    含むセルフアライン方法。
  28. 【請求項２８】前記第１の保護層を設ける工程が、第１
    の絶縁層を設け、該第１の絶縁層の上にポリシリコン層
    を設け、該ポリシリコン層の上に第２の絶縁層を設け、
    該第２の絶縁層の上に窒化物層を設ける工程を含む請求
    項27記載のセルフアライン方法。
  29. 【請求項２９】前記第１の窓が、前記第１の保護層を写
    真製版によってマスクし、マスクされていない部分を除
    去する様に前記第１の保護層をエッチングすることによ
    って設定される請求項27記載のセルフアライン方法。
  30. 【請求項３０】前記第２の窓が、前記第１の保護層の
    内、前記第１の窓の外側にある一部分を写真製版によっ
    てマスクすると共に、前記第２の保護層の一部分も写真
    製版によってマスクし、前記第１の保護層のマスクされ
    ていない部分をエッチングすることによって設定される
    請求項27記載のセルフアライン方法。
  31. 【請求項３１】第１のドーパントを導入する工程が拡散
    方式によって行なわれる請求項27記載のセルフアライン
    方法。
  32. 【請求項３２】第１のドーパントを導入する工程が打込
    みによって行なわれる請求項27記載のセルフアライン方
    法。
  33. 【請求項３３】第２の保護層が天然の酸化物で構成され
    る請求項27記載のセルフアライン方法。
  34. 【請求項３４】第２の保護層が二酸化シリコンで構成さ
    れる請求項27記載のセルフアライン方法。
  35. 【請求項３５】前記第３の窓が、前記第１及び第２の保
    護層を写真製版によってマスクし、第３の保護層のマス
    クされていない部分をエッチングすることによって設定
    される請求項27記載のセルフアライン方法。
  36. 【請求項３６】前記第３の窓に第４の保護層を設け、写
    真製版マスクを除去して、前記第２の保護層に窓をあけ
    る工程を含む請求項27記載のセルフアライン方法。
  37. 【請求項３７】前記第３の保護層が酸化物エッチに対し
    て抵抗力を持つ請求項27記載のセルフアライン方法。
  38. 【請求項３８】前記基板及び第３の領域が反対導電型で
    あり、前記ベース付属領域及び中心ベース領域が反対導
    電型である請求項27記載のセルフアライン方法。
  39. 【請求項３９】前記中心ベース領域が前記ベース付属領
    域よりも一層大きな深さにドープされている請求項27記
    載のセルフアライン方法。
  40. 【請求項４０】前記ソース領域が浅く、強くドープされ
    ている請求項27記載のセルフアライン方法。
  41. 【請求項４１】主表面を有する半導体基板を用意し、前
    記基板表面上に第１の保護層を設け、前記保護層の第１
    の部分に内周と外周とを有するとともに前記保護層の第
    ２の部分を取り囲む第１の窓をあけ、前記第１の窓に対
    してセルフアラインした第１のドープ領域を作るために
    前記第１の窓から前記基板へ第１のドーパントを導入
    し、前記第１の窓に第２の保護層を設けることによって
    前記第１の窓を塞ぎ、前記第１の保護層の前記第２の部
    分を除去して第２の窓をあけ、前記第１の窓の前記内周
    に対してセルフアラインした第３のドープ領域を作るた
    めに前記第２の窓から前記基板へ第３のドーパントを導
    入する段階を有し、前記第１および第３の領域は１導電
    型であり、前記基板は逆導電型であり、前記第２の窓を
    あける段階は前記第２の保護層の前記外周を越えて前記
    第１の保護層の１部にホトレジスト層を形成し、前記ホ
    トレジスト層によって保護されていない前記第１の保護
    層の部分をエッチングする段階を含むセルフアラインし
    た絶縁ゲート半導体装置を製造する方法。
  42. 【請求項４２】前記保護層が打込みによるドーパントの
    浸透を実質的に通さない請求項41記載の方法。
  43. 【請求項４３】前記第１の領域が前記第１の保護層の下
    を伸びる請求項41記載の方法。
  44. 【請求項４４】前記第１及び第２の基板領域の一部分と
    オーミック接触をするメタライズ層を設ける工程を含む
    請求項41記載の方法。
  45. 【請求項４５】前記第１の保護層が絶縁ゲート電極を構
    成する請求項41記載の方法。
  46. 【請求項４６】前記第１の保護層が、前記基板の上に配
    置された第１の絶縁層、該第１の絶縁層の上に配置され
    たゲート電極、及び該ゲート電極の上に配置された第２
    の絶縁層で構成される請求項41記載の方法。
  47. 【請求項４７】前記第１の絶縁層が天然の酸化物で構成
    され、前記第２の絶縁層が天然の窒化物で構成され、前
    記ゲート電極がポリシリコンで構成される請求項46記載
    の方法。
  48. 【請求項４８】前記第１の窓が酸化物を特定するエッチ
    を用いてあけられる請求項41記載の方法。
  49. 【請求項４９】第１の窓を形成する工程がKOHエッチを
    用いて行なわれる請求項41記載の方法。
  50. 【請求項５０】第２の窓を形成する工程が反応性イオン
    ・エッチを用いて行なわれる請求項41記載の方法。
  51. 【請求項５１】第１の窓をあける工程が、前記第１の保
    護層の表面に写真製版によってマスクを設定し、その
    後、第１の保護層のマスクされていない領域をエッチン
    グによって除くことを含む請求項41記載の方法。
  52. 【請求項５２】セルフアライン半導体装置を製造する方
    法に於て、（ａ）半導体基板を用意し、（ｂ）該基板の
    上に第１の保護層を設け、（ｃ）該第１の保護層の第１
    の部分に第１の窓をあけて前記基板の第１の部分を露出
    し、該第１の窓は前記第１の保護層の第２の部分及びそ
    の下にある基板の露出していない第２の部分を円周方向
    に限定しており、（ｄ）前記基板の第１の部分と所定の
    整合関係を持って第１の領域を形成し、（ｅ）前記基板
    の第２の表面部分の中に、前記第１の基板領域と所定の
    整合関係を持って第２の基板領域を形成する工程を含
    み、前記第１の領域が前記第１の保護層の下を伸びる方
    法。
  53. 【請求項５３】セルフアライン半導体装置を製造する方
    法に於て、（ａ）半導体基板を用意し、（ｂ）該基板の
    上に第１の保護層を設け、（ｃ）該第１の保護層の第１
    の部分に第１の窓をあけて基板の第１の部分を露出し、
    該第１の窓は前記第１の保護層の第２の部分及びその下
    にある基板の露出していない第２の部分を円周方向に限
    定しており、（ｄ）前記基板の第１の表面部分の中に所
    定の整合関係を持って第１及び第２のドープ領域を形成
    し、（ｅ）前記基板の第２の部分の中に、前記第１及び
    第２のドープ領域と所定の整合関係を持って第３図のド
    ープ領域を形成する工程を含み、前記第１の窓が前記基
    板を３つの別々の領域、即ち、前記第１の窓の下にある
    第１の領域、前記第１の保護層の第２の部分の下にある
    第２の領域、及び前記第１の保護層の内、前記第１の窓
    の外側にある一部分の下にある第３の領域に分割する方
    法。
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Publication number Priority date Publication date Assignee Title
JPH0277135A (ja) * 1988-09-13 1990-03-16 Nec Corp 半導体装置の製造方法
EP0769811A1 (en) * 1995-10-19 1997-04-23 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Method of fabricating self aligned DMOS devices
WO2010024237A1 (ja) * 2008-08-26 2010-03-04 本田技研工業株式会社 接合型半導体装置およびその製造方法
CN111999632B (zh) * 2019-05-27 2023-02-03 合肥晶合集成电路股份有限公司 Pn结样品的获取方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4443931A (en) * 1982-06-28 1984-04-24 General Electric Company Method of fabricating a semiconductor device with a base region having a deep portion
US4417385A (en) * 1982-08-09 1983-11-29 General Electric Company Processes for manufacturing insulated-gate semiconductor devices with integral shorts
US4466176A (en) * 1982-08-09 1984-08-21 General Electric Company Process for manufacturing insulated-gate semiconductor devices with integral shorts

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