JPH0783247B2 - インタフエース受信回路及びレベル変換回路 - Google Patents

インタフエース受信回路及びレベル変換回路

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JPH0783247B2
JPH0783247B2 JP2115378A JP11537890A JPH0783247B2 JP H0783247 B2 JPH0783247 B2 JP H0783247B2 JP 2115378 A JP2115378 A JP 2115378A JP 11537890 A JP11537890 A JP 11537890A JP H0783247 B2 JPH0783247 B2 JP H0783247B2
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アレン・ハーヴエイ・ダンスキイ
クリス・ジヨセフ・リベオア
デニス・コンウエイ・リーデイ
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]

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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、受信／レベル変換回路、ならびに、このよう
な回路を用いたチップ及びシステムに関する。より詳し
くは、本発明は、論理回路やメモリ回路などから低レベ
ル信号を受け取り、このような信号を別の回路に出力す
るため、より高レベルの信号に変換するのに使用される
回路に関する。
B.従来技術及び発明が解決しようとする課題 いくつかの状況では、受信回路またはレベル変換回路あ
るいはその両方の必要が生じる。第１の状況は、集積回
路チップが物理的にある距離だけ分離されていて、回線
抵抗、干渉その他の要因のために両者間を移動する信号
が減衰する場合である。したがって、次の処理に進める
ようにするため、信号をもとのレベルに復元する（すな
わち高利得をもたらす）受信回路を一方または両方のチ
ップ上に組み込むことが必要となる。
組合せ受信／レベル変換装置が必要となる第２の状況
は、異なる応用技術を使用したチップを相互接続する必
要がある場合である。たとえば、論理回路及びメモリ回
路は、ECL（エミッタ結合論理回路）、TTL（トランジス
タートランジスタ論理回路）、FETまたはCMOS（相補型
金属酸化膜半導体）及びBICMOS（バイポーラCMOSトラン
ジスタ）など、いくつかの技術のいずれかを使用してい
る。それぞれの技術は、通常、異なる電圧レベルの信
号、及び「高」レベルと「低」レベルの間の電圧スイン
グで動作する。たとえば、典型的なECL信号は、0.8V以
下の比較的小さなスイングを示す。これに反して、CMOS
信号は、約5.0Vというより大きなスイングを示すことが
ある。こうした違いがあるため、異なる技術の２つの回
路を相互接続すると、通常、少なくとも１個、通常は２
個のレベル変換回路が必要となる。
受信回路がどんな環境で使用されようと、高利得をもた
らすだけでなく、入力線の雑音に比較的影響されない
（すなわち、雑音マージンを高い）回路を実現すること
が望ましい。ここでは、「雑音」は、たとえば電圧源や
温度の変動により入力信号中に生じる不規則なゆらぎ、
あるいは半導体デバイスの処理のばらつきに起因する回
路デバイス・パラメータの違いを意味する。理想的に
は、受信回路はあらゆる種類の雑音に耐えることができ
るべきである。
種々の信号受信／レベル変換回路が、当技術分野で知ら
れている。ECL論理レベルをCMOS論理レベルに変換する
論理レベル変換回路の１例が、米国特許4779016号明細
書に開示されている。この例では、変換を行なうため、
バイポーラ形差動増幅器が、FET構成に結合されてい
る。同様な実施態様が、米国特許第4453095号明細書に
開示されている。
別の配置構成では、米国特許第4438349号明細書は、信
号をあるレベルから別のレベルに変換するCMOS差動増幅
器を開示している。米国特許第3988595号及び第4782251
号明細書も、信号レベルを変換する回路を開示してい
る。
しかし、上記の従来技術の回路は、差動増幅器の出力と
入力の間にフィードバックが設けられていず、あるいは
１個のフィードバック・ループによる限られたフィード
バックしか設けられていないという欠点を有する。この
限られたフィードバック構成では、入力の雑音が出力の
信号に比較的大きな影響を及ぼす。回路の全体的利得も
またごく限られているように思われる。
差動増幅受信回路の利得ならびに雑音マージンを増大さ
せる１方法は、入力信号に応答して幅広いヒステリシス
を示す出力信号を供給するのに充分なフィードバックを
導入することである。ヒステリシス回路は、既に開発さ
れているが、通常２個のフィードバック・ループを用い
ておらず、あるいは受信回路またはレベル変換回路で、
特に、小レベルの信号（ECLなど）をより大レベルの信
号（CMOSやDICMOSなど）に変換しなければならない環境
または雑音マージンの改善が望まれる環境で用いられて
きた。
本発明は、上記の欠点を矯正して、低レベル信号を高利
得で、雑音マージンが大きく、遅延が最小のより高レベ
ルの信号に変換するのに適した、信号受信回路またはレ
ベル変換回路あるいはその両方の回路として機能できる
回路を提供することを意図するものである。
C.課題を解決するための手段 本発明の構成は次の通りである。
1.第１及び第２の正フイード・バツク信号を入力として
各々受理するための第１及び第２の入力線とこれらの両
フイード・バツク信号の差動出力信号を出力として供給
するための出力線とを有する差動増幅器と、 上記差動増幅器の上記第１入力線及び出力線に結合さ
れ、上記差動出力信号及び信号線からの基準信号を受理
し、該基準信号から上記差動出力信号の第１の非線形関
数信号を差し引いた可変信号に相当する第１の正フイー
ド・バツク信号を発生するための第１差分回路を含む第
１フイード・バツク回路と、 上記差動増幅器の上記第２入力線及び上記出力線にイン
バータ回路を介して結合され、外部からの入力信号及び
反転された上記差動出力信号を受理し、該入力信号から
上記反転差動出力信号の第２の非線形関数信号を差し引
いた可変信号に相当する第２の正フイード・バツク信号
を発生するための第２差分回路を含む第２フイード・バ
ツク回路と、 より成る複式フイード・バツクのインタフエイス受信／
レベル変換回路において、 上記第１差分回路は、ベース及びコレクタを結合したエ
ミツタ・フオロア・トランジスタと、ゲートを上記差動
出力線に結合したFETトランジスタとの直列回路から成
り、両トランジスタの共通接続点を上記第１入力線に結
合して第１の正フイード・バツク信号を発生し供給して
おり、 上記第２差分回路は、ベースを外部入力信号線に結合し
たエミツタ・フオロア・トランジスタと、ゲートを上記
インバータ回路の出力に結合したFETトランジスタとの
直列回路から成り、両トランジスタの共通接続点を上記
第２入力線に結合して第２の正フイード・バツク信号を
発生し供給しており、 雑音マージンの大きい複式フイード・バツクを有するイ
ンタフエイス受信／レベル変換回路。
2.入力端子及び出力端子と、 第１、第２、第３、第４の電圧端子と、 そのベースが入力端子に接続され、コレクタ・エミツタ
経路が第１電圧端子、第１ノード、第1FETのソース・ド
レイン経路、及び第２電圧端子と直列に接続されてい
る、第２差分回路のための第１バイポーラ・トランジス
タと、 それらのエミツタが共通接続され、かつ第１抵抗を介し
て第２電圧端子に接続され、第２バイポーラ・トランジ
スタのコレクタが第３電圧端子に接続され、そのベース
が第１ノードに接続され、第３バイポーラ・トランジス
タのコレクタが第２ノードに接続され、そのベースが第
３ノードに接続され、第２抵抗が第１電圧端子と第２ノ
ードの間に接続されている、差動増幅器のための第２及
び第３バイポーラ・トランジスタと、 そのコレクタとベースが相互に接続され、かつ第３電圧
端子に接続され、エミツタが第３ノード、第2FETのソー
ス・ドレイン経路、及び第２電圧端子と直列に接続さ
れ、第2FETのゲートが第２ノードに接続されている、第
１フイード・バツク回路の第１差分回路のための第４バ
イポーラ・トランジスタと、 それらのソース・ドレイン経路が第１電圧端子、第４ノ
ード、及び第４電圧端子の間に直列に接続され、それら
のゲートが相互に接続され、かつ第２ノードに接続さ
れ、第４ノードが第1FETのゲートに接続されている、第
２フイード・バツク回路のインバータ回路のための相補
型の第４及び第5FETと、 そのコレクタが第１電圧端子に接続され、ベースが第２
ノードに接続され、エミツタが出力端子及び第3FETのド
レインに接続され、第3FETのソースが第２電圧端子に接
続され、ゲートが、第４ノードに接続されている信号増
幅器のための第５バイポーラ・トランジスタと、 を含む複式フイード・バツク方式のインタフエイス受信
／レベル変換回路。
3.入力端子及び出力端子と、 第１、第２、第３の電圧端子と、 そのコレクタ・エミツタ経路が第１電圧端子、 第１ノード、第1FETのソース・ドレイン経路、 及び第２電圧端子と直列に接続され、ベースが入力端子
に接続され、第1FETのゲートが第１ノードに接続されて
いる、第２差分回路のための第１バイポーラ・トランジ
スタと、 それらのエミツタが共通接続され、かつ第１抵抗を介し
て第２電圧端子に接続され、第２バイポーラ・トランジ
スタのコレクタが第３電圧端子に接続され、そのベース
が第１ノードに接続され、第３バイポーラ・トランジス
タのコレクタが第２ノードに接続され、そのベースが第
３ノードに接続され、第２抵抗が第１電圧端子と第２ノ
ードの間に接続されている、差動増幅器のための第２及
び第３バイポーラ・トランジスタと、 そのコレクタとベースが相互に接続され、かつ第３電圧
端子に接続され、エミツタが第３ノード、第2FETのソー
ス・ドレイン経路、及び第２電圧端子と直列に接続さ
れ、第2FETのゲートが第２ノードに接続されている、フ
イード・バツク回路の第１差分回路のための第４バイポ
ーラ・トランジスタと、 そのコレクタ・エミツタ経路が第１電圧端子及び第２電
圧端子間に第３抵抗を介して接続され、ベースが第２ノ
ードに接続され、エミツタが出力端子にも接続されてい
る信号増幅器のための第５バイポーラ・トランジスタ
と、 を含み基準電位から差動増幅器出力信号の非線形関数信
号を差し引いた可変信号に相当する正フイード・バツク
信号を第３ノードに発生するインタフエイス受信／レベ
ル変換回路。
要約すると、たとえば低レベルの論理信号その他の信号
を高レベルの信号に変換するのに使用できる受信／レベ
ル変換回路に開示する。ある実施例では、この回路は、
利得を増加させ、雑音マージンを改善し、補償を行なう
ため、ヒステリシスを有する出力信号を供給するための
２個のフィードバック・ループを有する差動増幅器を含
んでいる。ある好ましい実施例では、この回路は、BICM
OS技術で実施され、位相外れFETをプルダウン・デバイ
スとして使用し、ECLレベルの信号をCMOSレベルまたはB
ICMOSのレベルの信号に変換するのに使用できる。
D.実施例 第４図に、本発明が適用できる環境全体の見取図を示
す。ただし、本発明は、この特定の応用例や、他のいず
れかの図面に示されている応用例あるいは構成のみに限
定されるものではない。
第４図は、複数のカード12、14を装着した電気装着板な
どの回路板10を示している。各カードは、１個または複
数の集積回路チップ16（「チップ１」）及び22（「チッ
プＮ」）を担持する複数のモジュール11を支持してい
る。データ処理産業でよく見られるこの一般的構成で
は、チップ１がチップＮからある物理的距離だけ分離し
ていることが図からわかる。さらに、ピン13と15の間に
接続され線20で示されているものなど、チップ相互間の
相互接続には複雑な配線パターンが必要になることがあ
るので、信号はチップ１とチップＮの間で比較的長い距
離を進まなければならない。このような長い距離から発
生する伝送損失を補償するため、チップ１上に信号ドラ
イバ17を設け、チップＮ上に受信回路23を設けることが
ある。本発明は、これら１個または複数の受信回路23と
して実に有効に使用することができる。
第２図は、本発明が有効に適用できる、別の環境を示
す。この図でも、第１図と同様に、チップ１は線20を介
してチップＮに接続されている。この場合、チップ１
は、ECLなど、ある種の技術を利用したメモリ回路また
は論理回路を含んでいる。また、２進データ・ワードを
含む信号を伝送するためにメモリ回路または論理回路を
線20に結合する働きをする複数のドライバ17も含んでい
る。信号は、円内に示すような小さなスイングを有す
る。チップＮは、FET（CMOS）やBICMOSなどの第２の技
術を用いたメモリ回路または論理回路を含んでいる。
BICMOS回路は通常、適正な動作のためECL信号よりもス
イングの大きな信号を必要とするので、レベルを増加さ
せるため、図に示すように、受信回路23を設けるべきで
ある。
受信回路とレベル変換回路の両方の使用を示す第３の環
境を、第３図に示す。この図では、メモリ・チップ40
は、メモリ・セル・アレイ41に記憶するデータ信号を受
け取るための複数の入力端子42を備えている。ただし、
一般に信号は、記憶する前に、受信回路45で強度を上
げ、デコーダ46で復号し、レベル変換回路47で変換し、
おそらくはさらにバッファ48で処理、すなわちバッファ
記憶しなければならない。入力データ信号が比較的弱い
場合には、受信回路45が必要となる。端子42に接続され
た外部回路やデコーダ46がバッファ48やメモリ・セルの
アレイ41と異なる技術を使用している場合には、レベル
変換回路47も必要となる。本発明は、この種の代表的な
応用例で、受信回路45またはレベル変換回路47、あるい
はその両方の回路に利用することができる。
本発明の好ましい実施例の機能構成図を、第１図に示
す。差動増幅器50（電流スイッチ回路でよい）は、２本
の入力線52、54及び１本の能動出力線56を有する。従来
の電流スイッチ回路は通常、標準出力線と補出力線を有
するが、この構成では電流スイッチ50の補出力線を使用
する必要はない。電流スイッチ50は、通常の差動増幅器
として動作して、入力線52、54を介して入力信号を受け
取り、これに応答して出力線56上に出力信号を生成す
る。
電流スイッチの出力線56と入力線54の間に、２本の入力
線61、62及び１本の出力線54を有する第１差分回路60が
結合されている。入力線62は電流スイッチ50の出力線56
に結合され、入力線61は信号源Ｋに結合され、出力線54
は電力スイッチの入力線54と同一である。この配置構成
では、出力線56から入力線62、差分回路60、出力線54を
経て電流スイッチに戻る第１フィードバック・ループが
設けられる。差分回路60は、信号Ｋから電流スイッチの
出力線56上の出力信号の非線形関数（後述）を差し引い
たものに等しい第１フィードバック信号をその出力線54
上で生成するように構成されている。
本発明では、電流スイッチの出力線56と入力線52の間
に、第２フィードバック・ループが結合されている。こ
の第２フィードバック・ループは、好ましい実施例で
は、第２差分回路58に結合されたインバータ66からな
る。インバータ66は、１本の入力線67と１本の反転出力
信号を生成する出力線64を有する通常の位相反転回路で
ある。差分回路58は、２本の入力線63、64と１本の出力
線52を有する。入力線64はインバータ66の出力線と同一
であり、出力線52は電流スイッチ50の入力線52と同一で
ある。差分回路の入力線63は、外部回路から入力信号を
受け取るように配置されている。差分回路58は、線63上
の入力信号からインバータの出力線64上の反転出力信号
の非線形関数（後述）を差し引いたものに等しい第２フ
ィードバック信号を出力線52上で生成するように構成さ
れている。
第１図における本発明の構成図の説明の最後に、増幅器
70は、出力線72上で増幅された出力信号を生成するよう
に電流スイッチ50の出力線56に結合されている。希望す
る場合は、電流スイッチの出力線56上の信号レベルを制
限するために、任意選択のクランプ回路68を電流スイッ
チの出力線56に結合することもできる。増幅器70は、出
力線が１本でも２本でもよく、第２の入力線はインバー
タ66からの線71として破線で示してある。この第２入力
線は、インバータから反転出力信号を受け取って増幅を
増大させるのに使用できる。
第１図の回路の特定の実施例が第５図に示されている。
破線は第１図の機能ブロックを表している。この図で、
差動増幅器（電流スイッチ）50は、２個のトランジスタ
82、83と２個の抵抗84、85を含んでいる。好ましい実施
例では、トランジスタ82及び83はバイポーラNPN型のも
のであり、それらのエミッタは相互に接続され、かつ抵
抗84に接続され、抵抗84の他端は電圧源VEEに接続され
ている。トランジスタ83のコレクタは抵抗85に接続さ
れ、抵抗85の他端は別の電圧源VCCに接続され、トラン
ジスタ82のコレクタは第３の電圧源VRに接続されてい
る。トランジスタ82のベースは電流スイッチの入力52を
受け取り、トランジスタ83のベースは電流スイッチの入
力54を受け取る。電流スイッチの出力56は、トランジス
タ83のコレクタから取られる。
第５図の好ましい実施例で、第１差分回路60は、NPNバ
イポーラ・トランジスタ86及びＮチャネルFET87を含ん
でいる。トランジスタ86のコレクタ及びベースは相互に
接続され、かつ入力端子61で定信号源Ｋからなる電圧源
VRに接続されている。トランジスタ86のエミッタは出力
線54、及びFET87のドレインに接続されている。FET87の
ソースは電圧源VEEに接続され、ゲートは電流スイッチ
の出力線56に接続されている。したがって、電流スイッ
チの出力線56と入力線54の間に第１フィードバック・ル
ープが形成されることがわかる。
第２フィードバック・ループは、第２差分回路58と直列
になったインバータ66を含んでいる。インバータ66は、
それらのドレインが相互に直列に接続されたＰチャネル
FET89とＮチャネルFET90から構成される通常のCMOSイン
バータである。FET89のソースは電圧源VCCに接続され、
FET90のソースは別の電圧源VTに接続されている。イン
バータへの入力を受け取るFET89及び90のゲートは相互
に結合され、入力線67を介して電流スイッチの出力線56
に接続されている。インバータの出力64は、FET89と90
の共通ドレイン接続から取られる。
第２差分回路58（第５図）は、そのエミッタがＮチャネ
ルFET81のドレインに接続されたNPNバイポーラ・トラン
ジスタ80からなる点で、第１差分回路60と同様である。
FET81のソースは電圧源VEEに接続されているが、差分回
路60と異なって、トランジスタ80のコレクタはVCCに結
合され、ベースは入力線63に結合されている。差分回路
58の他方の入力線64はFET81のゲートに接続され、出力5
2はトランジスタ80のエミッタから取られる。
第５図の好ましい実施例で、増幅器70は、ＮチャネルFE
T92にプッシュプル構成で接続されたNPNバイポーラ・ト
ランジスタ91を含んでいる。トランジスタ91のコレクタ
は電圧源VCCに接続され、ベースは電流スイッチの出力
線56に接続され、エミッタはFET92のドレインに接続さ
れている。FET92のソースは電圧源VEEに接続され、ゲー
トは線71を介してインバータ66の出力線に接続されてい
る。つまり、この配置構成では、増幅器70は、電流スイ
ッチからの出力信号を受け取る入力線とインバータから
の反転信号を受け取る入力線の２本の入力線を有する。
増幅器の出力72はトランジスタ91のエミッタから取られ
る。
最後に、任意選択のクランプ回路68は、そのエミッタが
電流スイッチの出力線56に接続され、ベースとエミッタ
が相互に接続され、かつ電圧源61、VRに接続された、NP
Nバイポーラ・トランジスタ88を含んでいる。
上記のように、トランジスタ86と87を含む第１差分回路
60は、信号Ｋから電流スイッチの出力信号V56の非線形
関数を差し引いたものに等しい第１フィードバック信号
V54をその出力線上で生成する。より詳しく述べると、
第５図を参照して、V54の値は、次式で与えられる。
V54＝Ｋ−f1｛f2（V56）｝ ただし、Ｋは電圧VR、f1はトランジスタ86のVBEをエミ
ッタ電流の関数として決定するトランジスタ86の増幅特
性曲線（出力対入力）、f2はトランジスタ87のドレイン
電流をV56の関数として決定するトランジスタ87の増幅
特性曲線である。
トランジスタ80及び81を含む第２差分回路58は、入力信
号VinまたはV63から電流スイッチの反転出力信号V64の
非線形関数を差し引いたものに等しい第２フィードバッ
ク信号V52をその出力線上で生成する。より詳しく述べ
ると、第５図を参照して、V52の値は、次式で与えられ
る。
V52＝Vin−f3｛f4（V64）｝ ただしVinは入力電圧V63、f3はトランジスタ80のVBEを
エミッタ電流の関数として決定するトランジスタ80の増
幅特性曲線、f4はトランジスタ81のドレイン電流をV64
の関数として決定するトランジスタ81の増幅特性曲線で
ある。
関数f1、f2、f3、f4のより詳しい定義は、次式で与えら
れる。
ただし、ISD87は、トランジスタ87中を流れるソース・
ドレイン電流、μは電子移動度、εは誘電率、Ｗはチャ
ネル幅、Ｌはチャネル長、Ｄは酸化物の厚さ、Vth87は
しきい値電圧（すべてトランジスタ87のもの）。
ただし、VBE86はトランジスタ86のベース対エミッタ電
圧降下、ｋはボルツマン定数（1.38×10-23J/K）、Ｔは
絶対温度（Ｋ）、ｑは電子の電荷（1.6×10-19℃）、I
SD87はトランジスタ87中を流れるソース・ドレイン電
流、I54は出力線54中を流れる電流（トランジスタ83中
を流れるベース電流と同じ）である。
ただし、ISD81はトランジスタ81中を流れるソース・ド
レイン電流、μは電子移動度、εは誘電率、Ｗはチャネ
ル幅、Ｌはチャネル長、Ｄは酸化物の厚さ、Vth81はし
きい値電圧（すべてトランジスタ81のもの）である。
ただし、VBE80はトランジスタ80のベース対エミッタ電
圧降下、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子
の電荷、ISD81はトランジスタ81中を流れるソース・ド
レイン電流、I52は出力線52中を流れる電流（トランジ
スタ82中を流れるベース電流と同じ）である。
本発明の回路がどのように動作するかよりよく理解する
ため、まず、フィードバックのない電流スイッチ回路の
増幅特性を検討するのが有用である。第７図はこのよう
な回路を示し、第８図はその増幅特性曲線（すなわち、
出力電圧Voutを入力電圧Vinの関数として表した曲線）
を示している。第７図の回路は、たとえば端子63におけ
るスイングが0.2Vの入力信号（Vin）を端子72における
スイングが2.2Vの出力信号（Vout）に変換する。
第８図に示すように、増幅特性曲線は、Vinの増加に応
じてVoutが比較的徐々に増加していくため、低い利得を
有する。別の面から見ると、Voutの遷移領域は比較的広
い。Voutは、「高レベル状態」である定常状態領域に達
したとき、依然として、Vinの変化に基づいて変化す
る。第７図でデバイスのパラメータが工程または環境の
変動（すなわち、雑音）に応じて変化する場合、Voutは
悪影響を受け、おそらく、対応するVinの「高」レベル
に応答して十分「高」レベルのVoutが実現されるのが妨
げられ、デバイスの適正な動作が妨げるまでに至る。
フィードバックを回路中に導入して利得を増加させた場
合、より良い雑音マージンが得られる。第６図は、第７
図の回路中に単式フィードバック・ループを導入した場
合の変化を示している。このループは、出力線56からト
ランジスタ87のゲートに入り、トランジスタ87のドレイ
ンからトランジスタ83のベースに入る経路から形成され
る。この回路の対応する増幅特性曲線を第９図に示す。
第８図と比較すると、この増幅特性曲線は、第８図の曲
線よりも急勾配であり、より急速に定常状態に達するこ
とがわかる。これは、利得が増大し、下向雑音マージン
が改善されたことを意味する。
次に第６図の回路の動作について説明する。Ｎチャネル
・プルダウン・トランジスタ87を用いて、トランジスタ
83のベース（ノード54）での基準電圧をトランジスタ82
のベース（入力線52）での動きと反対方向に変動させ、
それによって、望ましいことに、電流スイッチ50への差
動入力電圧（V52−V54）を増加させる。トランジスタ87
のゲート電圧は、トランジスタ86のエミッタ電圧
（V54）と位相外れである。トランジスタ86は、（レベ
ル・シフト・エミッタ・フォロアーと同様な）レベル・
シフト・ダイオードとして働き、VR（たとえば、接地電
圧でよい）より1Vbe降下した値の基準電圧をトランジス
タ83のベースで発生させるのに使用される。したがっ
て、この基準電圧は、入力線52上の電圧中間点を中心と
するようにする。
第２フィードバック・ループを導入すれば、さらに大き
な利得と雑音マージンが得られる。具体的には第２フィ
ードバック・ループを加えると利得が増大し、また回路
にヒステリシスが加わることが判明した。第５図に示す
ように、インバータ66と差分回路58から形成されるこの
第２フィードバック・ループは、入力レベル（Vin）を1
Vbeだけ下方にシフトさせるため、入力エミッタ・フォ
ロア・トランジスタに結合したＮチャネル・プルダウン
FET81を用いている。このFETのゲートは、CMOSインバー
タ66の出力線からそのフィードバック信号を受け取り、
その結果トランジスタ81のゲートにおける信号がトラン
ジスタ80のエミッタにおける信号と位相外れになる。イ
ンバータ66の入力は電流スイッチ50の同位相出力（線5
6）によってドライブされる。
第10図は、第５図での増幅特性曲線を示している。第９
図と比較すると、利得が増大し、雑音マージン（特に上
向雑音マージン）がさらに改善されていることがわか
る。増幅特性曲線は、第８図や第９図の増幅特性曲線よ
りも急勾配であり、より急速に定常状態に達し、またか
なりのヒステリシスが存在し、上向遷移と下向遷移の両
方で雑音マージンの増加が達成されることを意味する。
この本実施例では、出力電圧Voutは、入力電圧Vinの変
化の方向に応じて、２通りの値を有する。Vinが「低」
から「高」に変化する場合、“a"とラベルをつけた経路
をたどり、Vinが「高」から「低」に変化する場合は、
“b"とラベルをつけた経路をたどる。フィードバックの
ない回路と比較すると、遷移領域がどちらの経路でも定
常状態からより離れているので、入力信号の変動は出力
信号に比較的小さな影響しか与えない。
次に、第１図及び第５図の回路の動作について説明す
る。（増幅特性曲線を示した第10図も参照されたい。）
この回路は論理回路なので、その動作は、次の３つのケ
ースに分けられる。
（Ａ） “1"すなわち「高」出力状態にある直流定常状
態出力、 （Ｂ） “0"すなわち「低」出力状態にある直流定常状
態出力、 （Ｃ）（１）“0"から“1"状態へ、及び （２）“1"状態から“0"状態への 遷移領域 （Ａ）及び（Ｂ）の場合、遷移領域から遠く離れた入力
電圧の小さな変化に対する電流スイッチSOの利得は０に
等しいので、フィードバック・ループの効果は無視でき
る。（Ｃ）の場合、２つのフィードバック・ループの効
果は、出力電圧が“0"レベルと“1"レベルの間のその遷
移の中間領域で大きい。
ケース（Ａ）：高レベルの出力（及び入力） まず、入力線63上の信号が高レベル状態にあり、それに
よって電流スイッチの入力線52が高レベル状態になると
仮定する。入力52は電流スイッチの入力54よりも高い電
圧レベルを有し、したがってトランジスタ82をオンに
し、トランジスタ83をオフにする。トランジスタ83がオ
フなので、電流スイッチの出力56はVCCまで上昇し、端
子72における出力を高レベルにする。上記のように、遷
移領域から遠く離れている直流高レベルからの入力電圧
の変化が小さい場合、差動増幅器の信号利得は０と小さ
いので、フィードバック・ループは影響を及ぼさない。
第10図は、Vinの高レベル値に対する信号利得が低く小
さいことを示している。
ケース（Ｂ）：低レベルの出力（及び入力） 次に、入力63が低レベル状態にあり、それによって電流
スイッチの入力52が低レベル状態になるものと仮定す
る。入力52は、電流スイッチの入力54よりも低い電圧レ
ベルをとり、したがって、トランジスタ82をオフにし、
トランジスタ83をオンにする。トランジスタ83がオンな
ので、電流スイッチの出力56はクランプ回路68によって
制御されて低レベルまで降下する。上記のように、直流
低レベルからの入力電圧の変化が小さい場合、差動増幅
器の信号利得は０と小さいので、フィードバック・ルー
プは影響を及ぼさない。第10図は、Vinの低レベル値に
対する信号利得が低く小さいことを示している。
ケース（Ｃ）：遷移領域 第１図及び第５図の回路はヒステリシス特性を示すの
で、Vinの絶対値は、出力電圧Voutの値を決定するのに
充分ではない。出力電圧の値は、Vinの以前の値、言い
換えれば、Vinの変化の方向に依存する。ヒステリシス
の効果については、第10図を参照されたい。下記のケー
ス（１）は“a"とラベルをつけた増幅特性曲線の領域に
対応し、ケース（２）は“b"とラベルをつけた領域に関
連する。
１）“0"から“1"に変化する入力 差動増幅器50の出力は、入力線52と54上の電圧の差の関
数である。入力線54上の電圧は出力線56上の電圧の関数
である。入力電圧が低いため出力線56上の電圧は低いの
で、入力線54上の電圧はその最高値をとる。入力線54上
のこの高い値は、入力電圧Vin、したがってV52は、トラ
ンジスタ82をオンにし、トランジスタ83をオフにするた
め、より高い値にならなければならない。これが、“a"
とラベルをつけた曲線が右方へ（Vinのより高い値へ）
シフトしている理由である。
Vinの小さな増加によってトランジスタ83中の電流が僅
かに減少して、電流スイッチの出力線56上の電圧を少し
増加させ、もって出力電圧Voutを少し増加させる。
次に、フィードバック・ループの効果について説明し、
この効果が回路全体の利得及び雑音マージンを増加させ
ることを示す（第１図及び第５図）。インバータ66を含
む第２フィードバック・ループについてまず考察する。
出力線56上の電圧が増加すると、インバータの出力線64
上の電圧が減少し、そのためにトランジスタ81のゲート
電圧が下がり、したがって、そのドレイン電流が減少す
る。このドレイン電流はトランジスタ80のエミッタ電流
と同じであるが、それが減少すると、トランジスタ80の
ベース対エミッタ電圧を減少させ、したがって電流スイ
ッチの入力線52上の電圧を増加させる。この電圧増加に
よって、電流スイッチの出力線56上の電圧が上昇し、そ
れにより、出力線56上の仮定された最初の電圧増加が増
強される。
次に、差分回路60を含む第１フィードバック・ループを
考察する。この場合も、出力電圧56が増加すると、トラ
ンジスタ87のゲート電圧が増加し、トランジスタ86のエ
ミッタ電流も増加し、これにより、トランジスタ86のベ
ース対エミッタ電圧が増加して、入力線54上の電圧を減
少させる。したがって、トランジスタ83がオフになっ
て、出力56をさらに上昇させる。このため、出力線56上
の仮定された最初の電圧増加が増強され、したがって、
フィードバックは正となる。こうして、両ループとも正
のフィードバックを有し、よって、回路全体の利得及び
雑音マージンを増加させる。図を見ると分かるように、
第10図で“a"とラベルのつけた曲線は非常に大きな勾配
を有する。
２）“1"から“0"に変化する入力 分析は、上記のケース（“0"から“1"に変化する入力の
ケース）と同様であるが、方向が逆になる。この例で
は、第10図の増幅特性曲線は、Vinが高レベルから低レ
ベルに変化するので、“b"の経路をたどる。
Vinは、Voutが切り換わる前に、上向曲線（“a"）上を
定常状態レベルからさらに進まなければならないので、
両フィードバック・ループによってもたらされるヒステ
リシスが雑音マージンを増加させる。下向曲線（“b"）
では逆である。ヒステリシスのため、それぞれ対応する
定常状態レベルに近い２つの異なる基準レベルが差動増
幅器50に与えられるので、この回路は、依然として、入
力線上の小さな信号のスイングを処理することができ
る。
E.発明の効果 雑音マージンが増加し、利得が高いため、本発明は、比
較的大きなプロセス及び温度の変動にわたって、非常に
低い入力信号のスイングを扱うことができる。トランジ
スタ82及び83（第５図）は大きな入力信号から飽和しな
いので、本発明は、必要ならば、高い入力信号のスイン
グを扱うこともできる。
【図面の簡単な説明】
第１図は、複式フィードバック・ループを示す、本発明
の第１実施例の構成図である。 第２図は、本発明が適用できる、別の全体的環境を示す
構成図である。 第３図は、第２図の応用例の一例の構成図である。 第４図は、本発明が適用できる、１つの全体的環境を示
す構成図である。 第５図は、第１図の第１実施例の概略回路図である。 第６図は、単式フィードバック・ループを示す、本発明
の第２実施例の概略回路図である。 第７図は、フィードバック・ループを除去した、第６図
の実施例の概略回路図である。 第８図は、第７図の回路の増幅特性曲線（電圧応答曲
線）のグラフである。 第９図は、第６図の回路の増幅特性曲線（電圧応答曲
線）のグラフである。 第10図は、第５図の回路の増幅特性曲線（電圧応答曲
線）のグラフである。 10……回路板、11……モジュール、12、14……カード、
13、15……ピン、16、22……集積回路チップ、17……ド
ライバ、23……受信回路、50……差動増幅器、58、60…
…差分回路、66……インバータ、68……クランプ回路、
70……信号増幅器。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１及び第２の正フイード・バツク信号を
    入力として各々受理するための第１及び第２の入力線と
    これらの両フイード・バツク信号の差動出力信号を出力
    として供給するための出力線とを有する差動増幅器と、 上記差動増幅器の上記第１入力線及び出力線に結合さ
    れ、上記差動出力信号及び信号源からの基準信号を受理
    し、該基準信号から上記差動出力信号の第１の非線形関
    数信号を差し引いた可変信号に相当する第１の正フイー
    ド・バツク信号を発生するための第１差分回路を含む第
    １フイード・バツク回路と、 上記差動増幅器の上記第２入力線及び上記出力線にイン
    バータ回路を介して結合され、外部からの入力信号及び
    反転された上記差動出力信号を受理し、該入力信号から
    上記反転差動出力信号の第２の非線形関数信号を差し引
    いた可変信号に相当する第２の正フイード・バツク信号
    を発生するための第２差分回路を含む第２フイード・バ
    ツク回路と、 より成る複式フイード・バツクのインタフエイス受信レ
    ベル変換回路において、 上記第１差分回路は、ベース及びコレクタを結合したエ
    ミツタ・フオロア・トランジスタと、ゲートを上記差動
    出力線に結合したFETトランジスタとの直列回路から成
    り、両トランジスタの共通接続点を上記第１入力線に結
    合して第１の正フイード・バツク信号を発生し供給して
    おり、 上記第２差分回路は、ベースを外部入力信号線に結合し
    たエミツタ・フオロア・トランジスタとゲートを上記イ
    ンバータ回路の出力に結合したFETトランジスタとの直
    列回路から成り、両トランジスタの共通接続点を上記第
    ２入力線に結合して第２の正フイード・バツク信号を発
    生し供給しており、 雑音マージンの大きい複式フイード・バツクを有するイ
    ンタフエイス受信／レベル変換回路。
  2. 【請求項２】入力端子及び出力端子と、 第１、第２、第３、第４の電圧端子と、 そのベースが入力端子に接続され、コレクタ・エミツタ
    経路が第１電圧端子、第１ノード、第1FETのソース・ド
    レイン経路、及び第２電圧端子と直列に接続されてい
    る、第２差分回路のための第１バイポーラ・トランジス
    タと、 それらのエミツタが共通接続され、かつ第１抵抗を介し
    て第２電圧端子に接続され、第２バイポーラ・トランジ
    スタのコレクタが第３電圧端子に接続され、そのベース
    が第１ノードに接続され、第３バイポーラ・トランジス
    タのコレクタが第２ノードに接続され、そのベースが第
    ３ノードに接続され、第２抵抗が第１電圧端子と第２ノ
    ードの間に接続されている、差動増幅器のための第２及
    び第３バイポーラ・トランジスタと、 そのコレクタとベースが相互に接続され、かつ第３電圧
    端子に接続され、エミツタが第３ノード、第2FETのソー
    ス・ドレイン経路、及び第２電圧端子と直列に接続さ
    れ、第2FETのゲートが第２ノードに接続されている、第
    １フイード・バツク回路の第１差分回路のための第４バ
    イポーラ・トランジスタと、 それらのソース・ドレイン経路が第１電圧端子、第４ノ
    ード、及び第４電圧端子の間に直列に接続され、それら
    のゲートが相互に接続され、かつ第２ノードに接続さ
    れ、第４ノードが第1FETのゲートに接続されている、第
    ２フイード・バツク回路のインバータ回路のための相補
    型の第４及び第5FETと、 そのコレクタが第１電圧端子に接続され、ベースが第２
    ノードに接続され、エミツタが出力端子及び第3FETのド
    レインに接続され、第3FETのソースが第２電圧端子に接
    続され、ゲートが、第４ノードに接続されている信号増
    幅器のための第５バイポーラ・トランジスタと、 を含む複式フイード・バツク方式のインタフエイス受信
    ／レベル変換回路。
  3. 【請求項３】入力端子及び出力端子と、 第１、第２、第３の電圧端子と、 そのコレクタ・エミツタ経路が第１電圧端子、第１ノー
    ド、第1FETのソース・ドレイン経路、及び第２電圧端子
    と直列に接続され、ベースが入力端子に接続され、第1F
    ETのゲートが第１ノードに接続されている、第２差分回
    路のための第１バイポーラ・トランジスタと、 それらのエミツタが共通接続され、かつ第１抵抗を介し
    て第２電圧端子に接続され、第２バイポーラ・トランジ
    スタのコレクタが第３電圧端子に接続され、そのベース
    が第１ノードに接続され、第３バイポーラ・トランジス
    タのコレクタが第２ノードに接続され、そのベースが第
    ３ノードに接続され、第２抵抗が第１電圧端子と第２ノ
    ードの間に接続されている、差動増幅器のための第２及
    び第３バイポーラ・トランジスタと、 そのコレクタとベースが相互に接続され、かつ第３電圧
    端子に接続され、エミツタが第３ノード、第2FETのソー
    ス・ドレイン経路、及び第２電圧端子と直列に接続さ
    れ、第2FETのゲートが第２ノードに接続されている、フ
    イード・バツク回路の第１差分回路のための第４バイポ
    ーラ・トランジスタと、 そのコレクタ・エミツタ経路が第１電圧端子及び第２電
    圧端子間に第３抵抗を介して接続され、ベースが第２ノ
    ードに接続され、エミツタが出力端子にも接続されてい
    る信号増幅器のための第５バイポーラ・トランジスタ
    と、 を含み、基準電位から差動増幅器出力信号の非線形関数
    信号を差し引いた可変信号に相当する正フイード・バツ
    ク信号を第３ノードに発生するインタフエイス受信／レ
    ベル変換回路。
JP2115378A 1989-05-04 1990-05-02 インタフエース受信回路及びレベル変換回路 Expired - Lifetime JPH0783247B2 (ja)

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