JPH0783248B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0783248B2 JPH0783248B2 JP1127113A JP12711389A JPH0783248B2 JP H0783248 B2 JPH0783248 B2 JP H0783248B2 JP 1127113 A JP1127113 A JP 1127113A JP 12711389 A JP12711389 A JP 12711389A JP H0783248 B2 JPH0783248 B2 JP H0783248B2
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0175—Coupling arrangements; Interface arrangements
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路に関し、特に異種の論理回路
間を連結するレベル変換回路に関する。
間を連結するレベル変換回路に関する。
［従来の技術］ 従来より、たとえば、高速動作が可能なECL（エミッタ
結合論理）回路と消費電力が少ないCMOS回路とを連結す
るための種々のレベル変換回路が開発されている。第５
図は、ECLレベルの信号をMOSレベルの信号に変換する従
来のレベル変換回路の一例を示す回路図である。第５図
のレベル変換回路は、特開昭60−132416号公報、特開昭
62−123825号公報等に示されている。
結合論理）回路と消費電力が少ないCMOS回路とを連結す
るための種々のレベル変換回路が開発されている。第５
図は、ECLレベルの信号をMOSレベルの信号に変換する従
来のレベル変換回路の一例を示す回路図である。第５図
のレベル変換回路は、特開昭60−132416号公報、特開昭
62−123825号公報等に示されている。
第５図において、ECLバッファ回路１は、バイポーラECL
回路により構成され、ECLレベルの信号Ａを受け、ECLレ
ベルの相補な信号a,を出力する。レベル変換回路2a
は、２つのカレントミラー回路により構成され、ECLレ
ベルの相補な信号a,を受け、MOSレベルの相補な信号
b,を出力する。BiCMOSドライバ回路３は、バイポーラ
トランジスタとCMOS回路との複合により構成され、レベ
ル変換回路2aから出力される相補な信号b,のドライブ
能力を増加させるために用いられる。
回路により構成され、ECLレベルの信号Ａを受け、ECLレ
ベルの相補な信号a,を出力する。レベル変換回路2a
は、２つのカレントミラー回路により構成され、ECLレ
ベルの相補な信号a,を受け、MOSレベルの相補な信号
b,を出力する。BiCMOSドライバ回路３は、バイポーラ
トランジスタとCMOS回路との複合により構成され、レベ
ル変換回路2aから出力される相補な信号b,のドライブ
能力を増加させるために用いられる。
ECLバッファ回路１は、NPNトランジスタ11,12および抵
抗13を含むECL入力回路部と、抵抗14,15,19およびNPNト
ランジスタ16,17,18を含むカレントスイッチ部と、NPN
トランジスタ20,21,22,23および抵抗24,25を含むECL出
力回路部とからなる。
抗13を含むECL入力回路部と、抵抗14,15,19およびNPNト
ランジスタ16,17,18を含むカレントスイッチ部と、NPN
トランジスタ20,21,22,23および抵抗24,25を含むECL出
力回路部とからなる。
なお、上記のECLバッファ回路の構成は、特開昭60−217
725号公報に開示されている。
725号公報に開示されている。
通常、正側の電源電圧VCCは0Vに設定され、負側の電源
電圧VEEは−4.5Vまたは−5.2Vに設定される。NPNトラン
ジスタ11のベースにはECLレベルの信号Ａが与えられ
る。信号Ａの「Ｈ」レベルは−0.9Vであり、「Ｌ」レベ
ルは−1.7Vである。エミッタフォロワトランジスタであ
るNPNトランジスタ20および21のエミッタからは、それ
ぞれECLレベルの信号a,が出力される。信号a,の
「Ｈ」レベルは、電源電圧VCCからエミッタフォロワト
ランジスタのベース・エミッタ間電圧VBEだけ低下した
レベル（約−0.8V）となる。信号a,の「Ｌ」レベルVL
は、次式により求められる。
電圧VEEは−4.5Vまたは−5.2Vに設定される。NPNトラン
ジスタ11のベースにはECLレベルの信号Ａが与えられ
る。信号Ａの「Ｈ」レベルは−0.9Vであり、「Ｌ」レベ
ルは−1.7Vである。エミッタフォロワトランジスタであ
るNPNトランジスタ20および21のエミッタからは、それ
ぞれECLレベルの信号a,が出力される。信号a,の
「Ｈ」レベルは、電源電圧VCCからエミッタフォロワト
ランジスタのベース・エミッタ間電圧VBEだけ低下した
レベル（約−0.8V）となる。信号a,の「Ｌ」レベルVL
は、次式により求められる。
VL＝VCC−Ｉ・Ｒ−VBE …（１） ここで、Ｉは抵抗14または15に流れる電流の電流値、Ｒ
は抵抗14または15の抵抗値である。また、NPNトランジ
スタ17のベースには基準電圧VBBが与えられる。基準電
圧VBBにより入力しきい値が定められる。NPNトランジス
タ12,18,22,23のベースには基準電圧VCS1が与えられ
る。基準電圧VCS1によりカレントスイッチ部およびECL
出力回路部の電流値が定められる。
は抵抗14または15の抵抗値である。また、NPNトランジ
スタ17のベースには基準電圧VBBが与えられる。基準電
圧VBBにより入力しきい値が定められる。NPNトランジス
タ12,18,22,23のベースには基準電圧VCS1が与えられ
る。基準電圧VCS1によりカレントスイッチ部およびECL
出力回路部の電流値が定められる。
レベル変換回路2aは、PMOSトランジスタ46,47およびNMO
Sトランジスタ48,49を含む第１のカレントミラー回路
と、PMOSトランジスタ50,51およびNMOSトランジスタ52,
53を含む第２のカレントミラーとからなる。PMOSトラン
ジスタ46,51のゲートには信号ａが与えられ、PMOSトラ
ンジスタ47,50のゲートには信号が与えられる。PMOS
トランジスタ47とNMOSトランジスタ49との接続点からMO
Sレベルの信号ｂが出力され、PMOSトランジスタ51とNMO
Sトランジスタ53との接続点からMOSレベルの信号が出
力される。信号b,の「Ｈ」レベルは電源電圧VCCであ
り、「Ｌ」レベルは電源電圧VEEである。
Sトランジスタ48,49を含む第１のカレントミラー回路
と、PMOSトランジスタ50,51およびNMOSトランジスタ52,
53を含む第２のカレントミラーとからなる。PMOSトラン
ジスタ46,51のゲートには信号ａが与えられ、PMOSトラ
ンジスタ47,50のゲートには信号が与えられる。PMOS
トランジスタ47とNMOSトランジスタ49との接続点からMO
Sレベルの信号ｂが出力され、PMOSトランジスタ51とNMO
Sトランジスタ53との接続点からMOSレベルの信号が出
力される。信号b,の「Ｈ」レベルは電源電圧VCCであ
り、「Ｌ」レベルは電源電圧VEEである。
BiCMOSドライバ回路３は、PMOSトランジスタ32およびNM
OSトランジスタ33を含む第１のCMOSインバータと、PMOS
トランジスタ38およびNMOSトランジスタ39を含む第２の
CMOSインバータと、NMOSトランジスタ34,35を含む第１
のベース制御回路と、NMOSトランジスタ40,41を含む第
２のベース制御回路と、NPNトランジスタ36,37,42,43と
からなる。NPNトランジスタ36,37およびNPNトランジス
タ42,43は、正側の電源電圧VCCと負側の電源電圧VEEと
の間にそれぞれトーテムポール接続されている。
OSトランジスタ33を含む第１のCMOSインバータと、PMOS
トランジスタ38およびNMOSトランジスタ39を含む第２の
CMOSインバータと、NMOSトランジスタ34,35を含む第１
のベース制御回路と、NMOSトランジスタ40,41を含む第
２のベース制御回路と、NPNトランジスタ36,37,42,43と
からなる。NPNトランジスタ36,37およびNPNトランジス
タ42,43は、正側の電源電圧VCCと負側の電源電圧VEEと
の間にそれぞれトーテムポール接続されている。
第１のCMOSインバータはNPNトランジスタ36をスイッチ
駆動し、第２のCMOSインバータはNPNトランジスタ42を
スイッチ駆動する。第１のベース制御回路はNPNトラン
ジスタ37のベース電流を制御し、第２のベース制御回路
はNPNトランジスタ43のベース電流を制御する。NPNトラ
ンジスタ36とNPNトランジスタ37との接続点からBiCMOS
レベルの信号が出力され、NPNトランジスタ42とNPNト
ランジスタ43との接続点からBiCMOSレベルの信号Ｃが出
力される。信号C,の「Ｈ」レベルは−0.4Vであり、
「Ｌ」レベルは−4.1Vまたは−4.8Vである。
駆動し、第２のCMOSインバータはNPNトランジスタ42を
スイッチ駆動する。第１のベース制御回路はNPNトラン
ジスタ37のベース電流を制御し、第２のベース制御回路
はNPNトランジスタ43のベース電流を制御する。NPNトラ
ンジスタ36とNPNトランジスタ37との接続点からBiCMOS
レベルの信号が出力され、NPNトランジスタ42とNPNト
ランジスタ43との接続点からBiCMOSレベルの信号Ｃが出
力される。信号C,の「Ｈ」レベルは−0.4Vであり、
「Ｌ」レベルは−4.1Vまたは−4.8Vである。
次に、第５図の回路の動作について説明する。ここで
は、ECLレベルの信号Ａが「Ｈ」レベル（−0.9V）から
「Ｌ」レベル（−1.7V）に変化する場合の動作について
説明する。
は、ECLレベルの信号Ａが「Ｈ」レベル（−0.9V）から
「Ｌ」レベル（−1.7V）に変化する場合の動作について
説明する。
NPNトランジスタ11のベースに与えられるECLの信号Ａが
「Ｈ」レベルから「Ｌ」レベルに変化すると、NPNトラ
ンジスタ16のコレクタ電位は「Ｌ」レベルから「Ｈ」レ
ベルに変化し、NPNトランジスタ17のコレクタ電位は逆
に「Ｈ」レベルから「Ｌ」レベルに変化する。これによ
り、NPNトランジスタ21のエミッタ電位は（信号）は
「Ｌ」レベルから「Ｈ」レベルに変化し、NPNトランジ
スタ20のエミッタ電位（信号ａ）は逆に「Ｈ」レベルか
ら「Ｌ」レベルに変化する。上記のように、信号a,の
「Ｈ」レベルは、電源電圧VCCからエミッタフォロワト
ランジスタのベース・エミッタ電圧VBEだけ低下したレ
ベル（約−0.8V）である。また、信号a,の「Ｌ」レベ
ルは上記の式（１）により求められる。カレントスイッ
チ部の出力の振幅を1Vとすると、信号a,の「Ｌ」レベ
ルは−1.8Vとなる。
「Ｈ」レベルから「Ｌ」レベルに変化すると、NPNトラ
ンジスタ16のコレクタ電位は「Ｌ」レベルから「Ｈ」レ
ベルに変化し、NPNトランジスタ17のコレクタ電位は逆
に「Ｈ」レベルから「Ｌ」レベルに変化する。これによ
り、NPNトランジスタ21のエミッタ電位は（信号）は
「Ｌ」レベルから「Ｈ」レベルに変化し、NPNトランジ
スタ20のエミッタ電位（信号ａ）は逆に「Ｈ」レベルか
ら「Ｌ」レベルに変化する。上記のように、信号a,の
「Ｈ」レベルは、電源電圧VCCからエミッタフォロワト
ランジスタのベース・エミッタ電圧VBEだけ低下したレ
ベル（約−0.8V）である。また、信号a,の「Ｌ」レベ
ルは上記の式（１）により求められる。カレントスイッ
チ部の出力の振幅を1Vとすると、信号a,の「Ｌ」レベ
ルは−1.8Vとなる。
上記のように信号が「Ｌ」レベルから「Ｈ」レベルに
変化し、信号ａが「Ｈ」レベルから「Ｌ」レベルに変化
するので、PMOSトランジスタ46,51がオンし、PMOSトラ
ンジスタ47,50がオフする。また、NMOSトランジスタ49
がオンし、NMOSトランジスタ53がオフする。したがっ
て、レベル変換回路2aから出力される信号は「Ｌ」レ
ベル（電源電圧VEE）から「Ｈ」レベル（電源電圧VCC）
に変化し、信号ｂは「Ｈ」レベル（電源電圧VCC）から
「Ｌ」レベル（電源電圧VEE）に変化する。これらの信
号b,のレベルはMOSレベルである。したがって、ECLレ
ベルからMOSレベルへの変換が行なわれたことになる。
変化し、信号ａが「Ｈ」レベルから「Ｌ」レベルに変化
するので、PMOSトランジスタ46,51がオンし、PMOSトラ
ンジスタ47,50がオフする。また、NMOSトランジスタ49
がオンし、NMOSトランジスタ53がオフする。したがっ
て、レベル変換回路2aから出力される信号は「Ｌ」レ
ベル（電源電圧VEE）から「Ｈ」レベル（電源電圧VCC）
に変化し、信号ｂは「Ｈ」レベル（電源電圧VCC）から
「Ｌ」レベル（電源電圧VEE）に変化する。これらの信
号b,のレベルはMOSレベルである。したがって、ECLレ
ベルからMOSレベルへの変換が行なわれたことになる。
レベル変換回路2aは、MOSトランジスタにより構成され
ているので、ドライブ能力があまり大きくない。したが
って、次段のBiCMOSドライバ回路３によりドライブ能力
を増加させる必要がある。上記のように、信号が
「Ｌ」レベル（電源電圧VEE）から「Ｈ」レベル（電源
電圧VCC）に変化すると、PMOSトランジスタ38がオフ
し、NMOSトランジスタ39,40がオンする。これにより、N
MOSトランジスタ41がオフする。したがって、NPNトラン
ジスタ42がオフし、NPNトランジスタ43がオンする。そ
の結果、BiCMOSドライバ回路３から出力される信号Ｃは
「Ｌ」レベル（VEE＋0.4V）になる。
ているので、ドライブ能力があまり大きくない。したが
って、次段のBiCMOSドライバ回路３によりドライブ能力
を増加させる必要がある。上記のように、信号が
「Ｌ」レベル（電源電圧VEE）から「Ｈ」レベル（電源
電圧VCC）に変化すると、PMOSトランジスタ38がオフ
し、NMOSトランジスタ39,40がオンする。これにより、N
MOSトランジスタ41がオフする。したがって、NPNトラン
ジスタ42がオフし、NPNトランジスタ43がオンする。そ
の結果、BiCMOSドライバ回路３から出力される信号Ｃは
「Ｌ」レベル（VEE＋0.4V）になる。
一方、上記のように、信号ｂが「Ｈ」レベル（電源電圧
VCC）から「Ｌ」レベル（電源電圧VEE）に変化すると、
PMOSトランジスタ32がオンし、NMOSトランジスタ33,34
がオフする。これにより、NMOSトランジスタ35がオンす
る。したがって、NPNトランジスタ36がオンし、NPNトラ
ンジスタ37がオフする。その結果、BiCMOSドライバ回路
３から出力される信号が「Ｈ」レベル（VCC−0.4V）
になる。
VCC）から「Ｌ」レベル（電源電圧VEE）に変化すると、
PMOSトランジスタ32がオンし、NMOSトランジスタ33,34
がオフする。これにより、NMOSトランジスタ35がオンす
る。したがって、NPNトランジスタ36がオンし、NPNトラ
ンジスタ37がオフする。その結果、BiCMOSドライバ回路
３から出力される信号が「Ｈ」レベル（VCC−0.4V）
になる。
逆に、ECLレベルの信号Ａが「Ｌ」レベルから「Ｈ」レ
ベルに変化する場合においても、同様の動作により、信
号がECLレベルの「Ｌ」レベルとなり、信号ａがECLレ
ベルの「Ｈ」レベルとなる。これにより、信号がMOS
レベルの「Ｌ」レベルとなり、信号ｂがMOSレベルの
「Ｈ」レベルとなる。さらに、信号がBiCMOSレベルの
「Ｌ」レベルとなり、信号ＣがBiCMOSレベルの「Ｈ」レ
ベルとなる。
ベルに変化する場合においても、同様の動作により、信
号がECLレベルの「Ｌ」レベルとなり、信号ａがECLレ
ベルの「Ｈ」レベルとなる。これにより、信号がMOS
レベルの「Ｌ」レベルとなり、信号ｂがMOSレベルの
「Ｈ」レベルとなる。さらに、信号がBiCMOSレベルの
「Ｌ」レベルとなり、信号ＣがBiCMOSレベルの「Ｈ」レ
ベルとなる。
以上のようにして、ECL回路とMOS回路との間で論理レベ
ルの変換が行なわれる。
ルの変換が行なわれる。
［発明が解決しようとする課題］ しかしながら、上記の従来のレベル変換回路において
は、MOSレベルの相補な信号を得るために、２組のMOSカ
レントミラー回路が必要である。そのため、レイアウト
面積が大きくなるという問題がある。また、高速化を図
るためにMOSカレントミラー回路を構成するトランジス
タのサイズを大きくすると、消費電流が増大する。たと
えば、レベル変化回路2aにおいて、PMOSトランジスタ4
6,47,50,51のゲート幅Ｗを40μｍとし、NMOSトランジス
タ48,49,52,53のゲート幅Ｗを20μｍとしたときにレベ
ル変換回路2aに流れる電流が約2.5mAとなることが、本
発明者により確認された。したがって、従来のレベル変
換回路をたとえば64Kビットの半導体記憶装置のアドレ
スバッファに使用した場合、アドレスの数は16であるの
でレベル変換回路のみで40mAもの電流を消費することに
なる。このように、従来のレベル変換回路においては、
消費電力に関しても大きな問題がある。
は、MOSレベルの相補な信号を得るために、２組のMOSカ
レントミラー回路が必要である。そのため、レイアウト
面積が大きくなるという問題がある。また、高速化を図
るためにMOSカレントミラー回路を構成するトランジス
タのサイズを大きくすると、消費電流が増大する。たと
えば、レベル変化回路2aにおいて、PMOSトランジスタ4
6,47,50,51のゲート幅Ｗを40μｍとし、NMOSトランジス
タ48,49,52,53のゲート幅Ｗを20μｍとしたときにレベ
ル変換回路2aに流れる電流が約2.5mAとなることが、本
発明者により確認された。したがって、従来のレベル変
換回路をたとえば64Kビットの半導体記憶装置のアドレ
スバッファに使用した場合、アドレスの数は16であるの
でレベル変換回路のみで40mAもの電流を消費することに
なる。このように、従来のレベル変換回路においては、
消費電力に関しても大きな問題がある。
この発明の目的は、共通の電源により動作する回路を有
する半導体集積回路において、レイアウト面積を著しく
減少させることができるとともに、消費電力を低減する
ことができ、さらに、ECLレベルの信号をMOSレベルの信
号に変換して動作する場合の動作を高速で行なうことが
できるようにすることである。
する半導体集積回路において、レイアウト面積を著しく
減少させることができるとともに、消費電力を低減する
ことができ、さらに、ECLレベルの信号をMOSレベルの信
号に変換して動作する場合の動作を高速で行なうことが
できるようにすることである。
［課題を解決するための手段］ この発明に係る半導体集積回路は、第１および第２の電
位源、エミッタ結合論理回路、レベル変換回路ならびに
BiCMOSドライバ回路を備える。
位源、エミッタ結合論理回路、レベル変換回路ならびに
BiCMOSドライバ回路を備える。
第１および第２電位源は、電源電圧を規定するためのも
のである。エミッタ結合論理回路は、第１および第２の
電位源により駆動され、第１および第２の論理レベルの
相補な信号を出力する。
のである。エミッタ結合論理回路は、第１および第２の
電位源により駆動され、第１および第２の論理レベルの
相補な信号を出力する。
レベル変換回路は、第１および第２の電位源により駆動
され、第１および第２の論理レベルの信号を受け、それ
らの相補な信号よりも論理振幅が大きい第３および第４
の論理レベルの信号を出力する。
され、第１および第２の論理レベルの信号を受け、それ
らの相補な信号よりも論理振幅が大きい第３および第４
の論理レベルの信号を出力する。
そのレベル変換回路は、第１および第２の相補型MOS反
転回路と、第１および第２のＮチャネルMOSトランジス
タとを含む。
転回路と、第１および第２のＮチャネルMOSトランジス
タとを含む。
第１の相補型MOS反転回路は、第１の電位源および第２
の電位源により駆動され、第１または第２の論理レベル
の信号を受け、第３または第４の論理レベルの信号を出
力する。第２の相補型MOS反転回路は、第１の電位源お
よび第２の電位源により駆動され、第２または第１の論
理レベルの信号を受け、第４または第３の論理レベルの
信号を出力する。
の電位源により駆動され、第１または第２の論理レベル
の信号を受け、第３または第４の論理レベルの信号を出
力する。第２の相補型MOS反転回路は、第１の電位源お
よび第２の電位源により駆動され、第２または第１の論
理レベルの信号を受け、第４または第３の論理レベルの
信号を出力する。
第１のＮチャネルMOSトランジスタは、第１の相補型MOS
反転回路と第２の電位源との間に結合され、第２の相補
型MOS反転回路から出力される第４の論理レベルの信号
に応答して非導通状態となる。第２のＮチャネルMOSト
ランジスタは、第２の相補型MOS反転回路と第２の電位
源との間に結合され、第１の相補型MOS反転回路から出
力される第４の論理レベルの信号に応答して非導通状態
となる。
反転回路と第２の電位源との間に結合され、第２の相補
型MOS反転回路から出力される第４の論理レベルの信号
に応答して非導通状態となる。第２のＮチャネルMOSト
ランジスタは、第２の相補型MOS反転回路と第２の電位
源との間に結合され、第１の相補型MOS反転回路から出
力される第４の論理レベルの信号に応答して非導通状態
となる。
BiCMOSドライバ回路は、第１および第２の電位源により
駆動され、第３および第４の論理レベルの信号を受け、
それらの相補な信号のドライブ能力を増加させる論理処
理を行なう。
駆動され、第３および第４の論理レベルの信号を受け、
それらの相補な信号のドライブ能力を増加させる論理処
理を行なう。
［作用］ この発明に係る半導体集積回路においては、エミッタ結
合論理回路、レベル変換回路およびBiCMOSドライバ回路
が、共通の電源である第１および第２の電位源によって
駆動される。
合論理回路、レベル変換回路およびBiCMOSドライバ回路
が、共通の電源である第１および第２の電位源によって
駆動される。
エミッタ結合論理回路から出力された第１および第２の
論理レベルの信号は、レベル変換回路によって、論理振
幅がそれらの信号よりも大きい第３および第４の論理レ
ベルの信号に変換される。そして、その第３および第４
の論理レベルの信号は、BiCMOSドライバ回路によってド
ライブ能力が増加させられる。第１および第２の論理レ
ベルの信号は、ECLレベルの信号であり、第３および第
４の論理レベルの信号は、MOSレベルの信号である。
論理レベルの信号は、レベル変換回路によって、論理振
幅がそれらの信号よりも大きい第３および第４の論理レ
ベルの信号に変換される。そして、その第３および第４
の論理レベルの信号は、BiCMOSドライバ回路によってド
ライブ能力が増加させられる。第１および第２の論理レ
ベルの信号は、ECLレベルの信号であり、第３および第
４の論理レベルの信号は、MOSレベルの信号である。
レベル変換回路においては、第１の相補型MOS反転回路
によって第１の論理レベルの信号が第３の論理レベルの
信号に変換されるときには、第２の相補型MOS反転回路
によって第２の論理レベルの信号が第４の論理レベルの
信号に変換される。この第４の論理レベルの信号に応答
して、第１のＮチャネルMOSトランジスタが非導通状態
になる。そのため、第１の相補型MOS反転回路に第１の
電位源から第２の電位源への貫通電流が流れない。
によって第１の論理レベルの信号が第３の論理レベルの
信号に変換されるときには、第２の相補型MOS反転回路
によって第２の論理レベルの信号が第４の論理レベルの
信号に変換される。この第４の論理レベルの信号に応答
して、第１のＮチャネルMOSトランジスタが非導通状態
になる。そのため、第１の相補型MOS反転回路に第１の
電位源から第２の電位源への貫通電流が流れない。
逆に、第２の相補型MOS反転回路によって第１の論理レ
ベルの信号が第３の論理レベルの信号に変換されるとき
には、第１の相補型MOS反転回路によって第２の論理レ
ベルの信号が第４の論理レベルの信号に変換される。こ
の第４の論理レベルの信号に応答して、第２のＮチャネ
ルMOSトランジスタが非導通状態になる。そのため、第
２の相補型MOS反転回路に第１の電位源から第２の電位
源への貫通電流が流れない。
ベルの信号が第３の論理レベルの信号に変換されるとき
には、第１の相補型MOS反転回路によって第２の論理レ
ベルの信号が第４の論理レベルの信号に変換される。こ
の第４の論理レベルの信号に応答して、第２のＮチャネ
ルMOSトランジスタが非導通状態になる。そのため、第
２の相補型MOS反転回路に第１の電位源から第２の電位
源への貫通電流が流れない。
したがって、消費電力が低減される。また、この半導体
集積回路におけるレベル変換回路は、２つの相補型MOS
反転回路および２つのＮチャネルMOSトランジスタのみ
からなるので、半導体集積回路のレイアウト面積が小さ
くなる。
集積回路におけるレベル変換回路は、２つの相補型MOS
反転回路および２つのＮチャネルMOSトランジスタのみ
からなるので、半導体集積回路のレイアウト面積が小さ
くなる。
さらに、レベル変換回路において、たとえば、Ｐチャネ
ルMOSトランジスタよりも動作速度が速い第１および第
２のＮチャネルMOSトランジスタが貫通電流を制限する
ために設けられているので、ECLレベルの信号をMOSレベ
ルの信号に変換する構成の半導体集積回路を高速で動作
させることが可能である。
ルMOSトランジスタよりも動作速度が速い第１および第
２のＮチャネルMOSトランジスタが貫通電流を制限する
ために設けられているので、ECLレベルの信号をMOSレベ
ルの信号に変換する構成の半導体集積回路を高速で動作
させることが可能である。
［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明す
る。
る。
第１図はこの発明の一実施例による半導体集積回路の構
成を示す回路図である。
成を示す回路図である。
第１図において、ECLバッファ回路１およびBiCMOSドラ
イバ回路３の構成は、第５図に示されるECLバッファ回
路１およびBiCMOSドライバ回路３の構成と同様である。
ECLバッファ回路１は、ECLレベルの信号Ａを受け、ECL
レベルの相補な信号a,を出力する。通常、正側の電源
電圧VCCは0Vに設定され、負側の電源電圧VEEは−4.5Vま
たは−5.2Vに設定される。
イバ回路３の構成は、第５図に示されるECLバッファ回
路１およびBiCMOSドライバ回路３の構成と同様である。
ECLバッファ回路１は、ECLレベルの信号Ａを受け、ECL
レベルの相補な信号a,を出力する。通常、正側の電源
電圧VCCは0Vに設定され、負側の電源電圧VEEは−4.5Vま
たは−5.2Vに設定される。
レベル変換回路２は、PMOSトランジスタ26,27およびNMO
Sトランジスタ28,29,30,31からなるCMOSクロスカップル
回路である。PMOSトランジスタ26およびNMOSトランジス
タ28が第１のCMOS反転回路を構成し、PMOSトランジスタ
27およびNMOSトランジスタ29が第２のCMOS反転回路を構
成する。PMOSトランジスタ26およびNMOSトランジスタ28
のゲートは、ECLバッファ回路１からの信号を受ける
ノード▲▼に接続されている。PMOSトランジスタ27
およびNMOSトランジスタ29のゲートは、ECLバッファ回
路１からの信号ａを受けるノードn1に接続されている。
PMOSトランジスタ26とNMOSトランジスタ28との接続点は
出力ノードN1に接続されている。PMOSトランジスタ27と
NMOSトランジスタ29との接続点は出力ノード▲▼に
接続されている。PMOSトランジスタ26,27のソースには
正側の電源電圧VCCが与えられる。NMOSトランジスタ28
のソースにはNMOSトランジスタ30を介して負側の電源電
圧VEEが与えられる。NMOSトランジスタ29のソースにはN
MOSトランジスタ31を介して負側の電源電圧VEEが与えら
れる。NMOSトランジスタ30のゲートは出力ノード▲
▼に接続され、NMOSトランジスタ31のゲートは出力ノー
ドN1に接続されている。出力ノードN1,▲▼から
は、MOSレベルの信号b,がそれぞれ出力される。BiCMO
Sドライバ回路３は、MOSレベルの相補な信号b,を受
け、BiCMOSレベルの相補な信号C,を出力する。
Sトランジスタ28,29,30,31からなるCMOSクロスカップル
回路である。PMOSトランジスタ26およびNMOSトランジス
タ28が第１のCMOS反転回路を構成し、PMOSトランジスタ
27およびNMOSトランジスタ29が第２のCMOS反転回路を構
成する。PMOSトランジスタ26およびNMOSトランジスタ28
のゲートは、ECLバッファ回路１からの信号を受ける
ノード▲▼に接続されている。PMOSトランジスタ27
およびNMOSトランジスタ29のゲートは、ECLバッファ回
路１からの信号ａを受けるノードn1に接続されている。
PMOSトランジスタ26とNMOSトランジスタ28との接続点は
出力ノードN1に接続されている。PMOSトランジスタ27と
NMOSトランジスタ29との接続点は出力ノード▲▼に
接続されている。PMOSトランジスタ26,27のソースには
正側の電源電圧VCCが与えられる。NMOSトランジスタ28
のソースにはNMOSトランジスタ30を介して負側の電源電
圧VEEが与えられる。NMOSトランジスタ29のソースにはN
MOSトランジスタ31を介して負側の電源電圧VEEが与えら
れる。NMOSトランジスタ30のゲートは出力ノード▲
▼に接続され、NMOSトランジスタ31のゲートは出力ノー
ドN1に接続されている。出力ノードN1,▲▼から
は、MOSレベルの信号b,がそれぞれ出力される。BiCMO
Sドライバ回路３は、MOSレベルの相補な信号b,を受
け、BiCMOSレベルの相補な信号C,を出力する。
次に、第１図に示される回路の動作について説明する。
まず、ECLレベルの信号Ａが「Ｈ」レベル（−0.9V）か
ら「Ｌ」レベル（−1.7V）に変化する場合の動作につい
て説明する。この場合、第５図に示されるECLバッファ
と同様にして、信号が「Ｌ」レベルから「Ｈ」レベル
（約−0.8V）に変化し、信号ａは逆に「Ｈ」レベルから
「Ｌ」レベル（−1.8V）に変化する。
ら「Ｌ」レベル（−1.7V）に変化する場合の動作につい
て説明する。この場合、第５図に示されるECLバッファ
と同様にして、信号が「Ｌ」レベルから「Ｈ」レベル
（約−0.8V）に変化し、信号ａは逆に「Ｈ」レベルから
「Ｌ」レベル（−1.8V）に変化する。
上記のように信号が「Ｈ」レベル、信号ａが「Ｌ」レ
ベルになるので、レベル変換回路２において、PMOSトラ
ンジスタ26がオフしNMOSトランジスタ28がオンし、かつ
PMOSトランジスタ27がオンし、NMOSトランジスタ29がオ
フする。これにより、NMOSトランジスタ30がオンし、NM
OSトランジスタ31がオフする。したがって、出力ノード
N1から出力される信号ｂが「Ｈ」レベルから「Ｌ」レベ
ル（電源電圧VEE）に変化する。また、出力ノード▲
▼から出力される信号が「Ｌ」レベルから「Ｈ」レ
ベル（電源電圧VCC）に変化する。
ベルになるので、レベル変換回路２において、PMOSトラ
ンジスタ26がオフしNMOSトランジスタ28がオンし、かつ
PMOSトランジスタ27がオンし、NMOSトランジスタ29がオ
フする。これにより、NMOSトランジスタ30がオンし、NM
OSトランジスタ31がオフする。したがって、出力ノード
N1から出力される信号ｂが「Ｈ」レベルから「Ｌ」レベ
ル（電源電圧VEE）に変化する。また、出力ノード▲
▼から出力される信号が「Ｌ」レベルから「Ｈ」レ
ベル（電源電圧VCC）に変化する。
この場合、ノード▲▼の電位は約−0.8Vであるの
で、PMOSトランジスタ26は十分に非導通となっている。
したがって、PMOSトランジスタ26およびNMOSトランジス
タ28により構成される第１のCMOS反転回路には貫通電流
が流れない。また、ノードn1の電位は−1.8Vとなってい
るので、NMOSトランジスタ29は完全には非導通となって
いない。しかし、このときノードN1の電位が電源電圧V
EEまで低下しているので、NMOSトランジスタ31は完全に
非導通になっている。したがって、PMOSトランジスタ27
およびNMOSトランジスタ29により構成される第２のCMOS
反転回路には貫通電流が流れない。
で、PMOSトランジスタ26は十分に非導通となっている。
したがって、PMOSトランジスタ26およびNMOSトランジス
タ28により構成される第１のCMOS反転回路には貫通電流
が流れない。また、ノードn1の電位は−1.8Vとなってい
るので、NMOSトランジスタ29は完全には非導通となって
いない。しかし、このときノードN1の電位が電源電圧V
EEまで低下しているので、NMOSトランジスタ31は完全に
非導通になっている。したがって、PMOSトランジスタ27
およびNMOSトランジスタ29により構成される第２のCMOS
反転回路には貫通電流が流れない。
このように、第１図のレベル変換回路２によれば、低消
費電力化が可能となる。たとえば、PMOSトランジスタ2
6,27のゲート幅Ｗが40μｍに設定され、NMOSトランジス
タ28,29,30,31のゲート幅Ｗが20μｍに設定されたと
き、レベル変換回路２に流れる電流は約0.2mAとなるこ
とが、確認されている。このように、第１図のレベル変
換回路２に流れる電流は、第５図のレベル変換回路2aに
流れる電流の約1/12になる。
費電力化が可能となる。たとえば、PMOSトランジスタ2
6,27のゲート幅Ｗが40μｍに設定され、NMOSトランジス
タ28,29,30,31のゲート幅Ｗが20μｍに設定されたと
き、レベル変換回路２に流れる電流は約0.2mAとなるこ
とが、確認されている。このように、第１図のレベル変
換回路２に流れる電流は、第５図のレベル変換回路2aに
流れる電流の約1/12になる。
上記のように信号が「Ｈ」レベル（電源電圧VCC）、
信号ｂが「Ｌ」レベル（電源電圧VEE）になると、第５
図に示されるBiCMOSドライバ回路３と同様にして、BiCM
OSドライバ回路３から出力される信号Ｃは「Ｌ」レベル
（VEE＋0.4V）になり、信号は「Ｈ」レベル（VCC−0.
4V）になる。
信号ｂが「Ｌ」レベル（電源電圧VEE）になると、第５
図に示されるBiCMOSドライバ回路３と同様にして、BiCM
OSドライバ回路３から出力される信号Ｃは「Ｌ」レベル
（VEE＋0.4V）になり、信号は「Ｈ」レベル（VCC−0.
4V）になる。
ECLレベルの信号Ａが「Ｌ」レベルから「Ｈ」レベルに
変化する場合についても、同様の動作により信号はEC
Lレベルの「Ｌ」レベルになり、信号ａはECLレベルの
「Ｈ」レベルになる。それにより、信号はMOSレベル
の「Ｌ」レベルになり、信号ｂはMOSレベルの「Ｈ」レ
ベルになる。さらに、信号はBiCMOSレベルの「Ｌ」レ
ベルになり、信号ＣはBiCMOSレベルの「Ｈ」レベルにな
る。上記のようにして、ECL回路とMOS回路との接続可能
になる。
変化する場合についても、同様の動作により信号はEC
Lレベルの「Ｌ」レベルになり、信号ａはECLレベルの
「Ｈ」レベルになる。それにより、信号はMOSレベル
の「Ｌ」レベルになり、信号ｂはMOSレベルの「Ｈ」レ
ベルになる。さらに、信号はBiCMOSレベルの「Ｌ」レ
ベルになり、信号ＣはBiCMOSレベルの「Ｈ」レベルにな
る。上記のようにして、ECL回路とMOS回路との接続可能
になる。
第１図のレベル変換回路２は、１組のCMOSクロスカップ
ル回路によりMOSレベルの相補な信号b,が得られるの
で、レイアウト面積を小さくすることが可能になる。ま
た、低消費電力化を図ることができる。
ル回路によりMOSレベルの相補な信号b,が得られるの
で、レイアウト面積を小さくすることが可能になる。ま
た、低消費電力化を図ることができる。
第２図は、第１図に示されるレベル変換回路２に他のBi
CMOSドライバ回路3aを組合わせた場合の回路図である。
CMOSドライバ回路3aを組合わせた場合の回路図である。
第２図に示されるBiCMOSドライバ回路3aにおいては、第
１図に示されるBiCMOSドライバ回路３のCMOS反転回路が
省略されている。レベル変換回路２の出力ノード▲
▼およびN1がNPNトランジスタ36,42のベースにそれぞれ
直接接続されている。これにより、１段のCMOS反転回路
による遅延時間分、動作が高速化される。
１図に示されるBiCMOSドライバ回路３のCMOS反転回路が
省略されている。レベル変換回路２の出力ノード▲
▼およびN1がNPNトランジスタ36,42のベースにそれぞれ
直接接続されている。これにより、１段のCMOS反転回路
による遅延時間分、動作が高速化される。
また、NPNトランジスタ37のベースと負側の電源電圧VEE
との間にインピーダンス要素44が結合されている。ま
た、NPNトランジスタ43のベースと負側の電源電圧VEEと
の間にはインピーダンス要素45が結合されている。これ
らのインピーダンス要素44,45は抵抗であってもNMOSト
ランジスタであってもよい。
との間にインピーダンス要素44が結合されている。ま
た、NPNトランジスタ43のベースと負側の電源電圧VEEと
の間にはインピーダンス要素45が結合されている。これ
らのインピーダンス要素44,45は抵抗であってもNMOSト
ランジスタであってもよい。
第3A図、第3B図および第3C図にインピーダンス要素44,4
5の具体例を示す。第3A図の例においては、インピーダ
ンス44,45がそれぞれ抵抗44a,45aからなる。第3B図の例
においては、インピーダンス要素44,45がそれぞれNMOS
トランジスタ44b,45bからなる。NMOSトランジスタ44b,4
5bのゲートはそれぞれNPNトランジスタ36,42のエミッタ
に接続されている。第3C図の例においては、インピーダ
ンス要素44,45がそれぞれNMOSトランジスタ44c,45cから
なる。NMOSトランジスタ44c,45cのゲートはそれぞれNPN
トランジスタ36,42のベースに接続されている。
5の具体例を示す。第3A図の例においては、インピーダ
ンス44,45がそれぞれ抵抗44a,45aからなる。第3B図の例
においては、インピーダンス要素44,45がそれぞれNMOS
トランジスタ44b,45bからなる。NMOSトランジスタ44b,4
5bのゲートはそれぞれNPNトランジスタ36,42のエミッタ
に接続されている。第3C図の例においては、インピーダ
ンス要素44,45がそれぞれNMOSトランジスタ44c,45cから
なる。NMOSトランジスタ44c,45cのゲートはそれぞれNPN
トランジスタ36,42のベースに接続されている。
第２図に示されるBiCMOSドライバ回路3aにおいては、素
子数が少ないので、動作速度が速くなり、レイアウト面
積が縮小される。したがって、この発明のレベル変換回
路２とBiCMOSドライバ回路3aとを組合わせることによ
り、動作速度の高速化およびレイアウト面積の縮小化が
図られる。
子数が少ないので、動作速度が速くなり、レイアウト面
積が縮小される。したがって、この発明のレベル変換回
路２とBiCMOSドライバ回路3aとを組合わせることによ
り、動作速度の高速化およびレイアウト面積の縮小化が
図られる。
第１図および第２図に示されるレベル変換回路は、たと
えばBiCMOS・RAMの各部分に使用することができる。BiC
MOS・RAMは、高速動作が可能でかつ消費電力が少ない大
容量のメモリを得るために開発されたもので、バイポー
ラ素子とCMOS回路との複合により構成される。第４図に
一般的なRAM（Random Access Memory）の構成を示
す。
えばBiCMOS・RAMの各部分に使用することができる。BiC
MOS・RAMは、高速動作が可能でかつ消費電力が少ない大
容量のメモリを得るために開発されたもので、バイポー
ラ素子とCMOS回路との複合により構成される。第４図に
一般的なRAM（Random Access Memory）の構成を示
す。
第４図において、メモリセルアレイ60には、複数のワー
ド線および複数のビット線が互いに交差するように配置
されており、それらのワード線とビット線との各交点に
メモリセルが設けられている。Ｘアドレスバッファ・デ
コーダ62によりメモリセルアレイ60の１つのワード線が
選択され、Ｙアドレスバッファ・デコーダ64によりメモ
リセルアレイ60の１つのビット線が選択され、これらの
ワード線とビット線との交点に設けられたメモリセルが
選択される。選択されたメモリセルにデータが書込ま
れ、あるいは、そのメモリセルに蓄えられているデータ
が読出される。データの書込みか読出しかはR/W制御回
路66により選択される。R/W制御回路66は、外部から与
えられるライトイネーブル信号▲▼およびチップセ
レクト信号▲▼に応答して、動作する。
ド線および複数のビット線が互いに交差するように配置
されており、それらのワード線とビット線との各交点に
メモリセルが設けられている。Ｘアドレスバッファ・デ
コーダ62によりメモリセルアレイ60の１つのワード線が
選択され、Ｙアドレスバッファ・デコーダ64によりメモ
リセルアレイ60の１つのビット線が選択され、これらの
ワード線とビット線との交点に設けられたメモリセルが
選択される。選択されたメモリセルにデータが書込ま
れ、あるいは、そのメモリセルに蓄えられているデータ
が読出される。データの書込みか読出しかはR/W制御回
路66により選択される。R/W制御回路66は、外部から与
えられるライトイネーブル信号▲▼およびチップセ
レクト信号▲▼に応答して、動作する。
データの書込時には、入力データDinがR/W制御回路66を
介して、選択されたメモリセルに入力される。また、デ
ータの読出時には、選択されたメモリセルに記憶されて
いるデータがセンスアンプ68により検出および増幅さ
れ、データ出力バッファ70を介して出力データDoutとし
て外部に取出される。
介して、選択されたメモリセルに入力される。また、デ
ータの読出時には、選択されたメモリセルに記憶されて
いるデータがセンスアンプ68により検出および増幅さ
れ、データ出力バッファ70を介して出力データDoutとし
て外部に取出される。
BiCMOS・RAMにおいては、メモリセルアレイがMOSトラン
ジスタにより構成され、アドレスバッファ・デコーダ等
の周辺回路がバイポーラトランジスタまたはバイポーラ
トランジスタとMOSトランジスタとの複合により構成さ
れる。
ジスタにより構成され、アドレスバッファ・デコーダ等
の周辺回路がバイポーラトランジスタまたはバイポーラ
トランジスタとMOSトランジスタとの複合により構成さ
れる。
第１図および第２図の回路は、たとえば、Ｘアドレスバ
ッファ・デコーダ62およびＹアドレスバッファ・デコー
ダ64に含まれるアドレスバッファに用いることができ
る。この場合、ECLバッファ回路１に与えられる信号Ａ
はアドレス信号である。
ッファ・デコーダ62およびＹアドレスバッファ・デコー
ダ64に含まれるアドレスバッファに用いることができ
る。この場合、ECLバッファ回路１に与えられる信号Ａ
はアドレス信号である。
また、第１図および第２図の回路は、R/W制御回路66に
含まれるCSバッファ、WEバッファおよびDinバッファに
用いることができる。CSバッファは、チップセレクト信
号▲▼を受ける回路であり、WEバッファはライトイ
ネーブル信号▲▼を受ける回路であり、Dinバッフ
ァは入力データDinを受ける回路である。
含まれるCSバッファ、WEバッファおよびDinバッファに
用いることができる。CSバッファは、チップセレクト信
号▲▼を受ける回路であり、WEバッファはライトイ
ネーブル信号▲▼を受ける回路であり、Dinバッフ
ァは入力データDinを受ける回路である。
このように、第１図および第２図に示されるレベル変換
回路をBiCMOS・RAMに適用することによって、メモリの
レイアウト面積の縮小化および消費電力の低減化をさら
に図ることが可能となる。
回路をBiCMOS・RAMに適用することによって、メモリの
レイアウト面積の縮小化および消費電力の低減化をさら
に図ることが可能となる。
なお、この発明のレベル変換回路は、BiCMOS・RAMに限
らず、その他の種々の回路に用いることができる。
らず、その他の種々の回路に用いることができる。
また、この発明は、ECL回路とMOS回路とを結合するため
のレベル変換回路に限らず、その他の種類の論理回路ど
うしを結合するレベル変換回路にも適用することが可能
である。
のレベル変換回路に限らず、その他の種類の論理回路ど
うしを結合するレベル変換回路にも適用することが可能
である。
［発明の効果］ 以上のようにこの発明によれば、エミッタ結合論理回
路、レベル変換回路およびBiCMOSドライバ回路が共通の
電源によって駆動される半導体集積回路において、レベ
ル変換回路が２つの相補型MOS反転回路および２つのＮ
チャネルMOSトランジスタのみにより構成されているの
で、レイアウト面積を著しく縮小させることが可能とな
る。また、貫通電流制限用のＮチャネルMOSトランジス
タの働きにより相補型MOS反転回路に貫通電流が流れな
いので、低消費電力化が可能となる。さらに、Ｎチャネ
ルMOSトランジスタが相補型MOS反転回路と第２の電位源
との間に結合されているので、ECLレベルの信号をMOSレ
ベルの信号に変換して動作する場合の動作を高速で行な
うことができる。
路、レベル変換回路およびBiCMOSドライバ回路が共通の
電源によって駆動される半導体集積回路において、レベ
ル変換回路が２つの相補型MOS反転回路および２つのＮ
チャネルMOSトランジスタのみにより構成されているの
で、レイアウト面積を著しく縮小させることが可能とな
る。また、貫通電流制限用のＮチャネルMOSトランジス
タの働きにより相補型MOS反転回路に貫通電流が流れな
いので、低消費電力化が可能となる。さらに、Ｎチャネ
ルMOSトランジスタが相補型MOS反転回路と第２の電位源
との間に結合されているので、ECLレベルの信号をMOSレ
ベルの信号に変換して動作する場合の動作を高速で行な
うことができる。
第１図はこの発明の一実施例による半導体集積回路の構
成を示す回路図である。第２図はこの発明の一実施例に
よるレベル変換回路を他のBiCMOSドライバ回路と組合わ
せた例を示す回路図である。第3A図は第２図に示される
BiCMOSドライバ回路の具体的な構成の一例を示す回路図
である。第3B図は第２図に示されるBiCMOSドライバ回路
の具体的な構成の他の例を示す回路図である。第3C図は
第２図に示されるBiCMOSドライバ回路の具体的な構成の
さらに他の例を示す回路図である。第４図はこの発明の
レベル変換回路を適用することができるRAMの構成を示
すブロック図である。第５図は従来のレベル変換回路の
構成を示す回路図である。 図において、１はECLバッファ回路、２はレベル変換回
路、３はBiCMOSドライバ回路、26,27はPMOSトランジス
タ、28,29,30,31はNMOSトランジスタ、VCCは正側の電源
電圧、VEE負側の電源電圧である。 なお、各図中、同一符号は同一または相当部分を示す。
成を示す回路図である。第２図はこの発明の一実施例に
よるレベル変換回路を他のBiCMOSドライバ回路と組合わ
せた例を示す回路図である。第3A図は第２図に示される
BiCMOSドライバ回路の具体的な構成の一例を示す回路図
である。第3B図は第２図に示されるBiCMOSドライバ回路
の具体的な構成の他の例を示す回路図である。第3C図は
第２図に示されるBiCMOSドライバ回路の具体的な構成の
さらに他の例を示す回路図である。第４図はこの発明の
レベル変換回路を適用することができるRAMの構成を示
すブロック図である。第５図は従来のレベル変換回路の
構成を示す回路図である。 図において、１はECLバッファ回路、２はレベル変換回
路、３はBiCMOSドライバ回路、26,27はPMOSトランジス
タ、28,29,30,31はNMOSトランジスタ、VCCは正側の電源
電圧、VEE負側の電源電圧である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】電源電圧を規定する第１および第２の電位
源と、 前記第１および第２の電位源により駆動され、第１およ
び第２の論理レベルの相補な信号を出力するエミッタ結
合論理回路と、 前記第１および第２の電位源により駆動され、前記第１
および第２の論理レベルの信号を受け、それらの相補な
信号よりも論理振幅が大きい第３および第４の論理レベ
ルの信号を出力するレベル変換回路とを備え、 前記レベル変換回路は、 前記第１の電位源および前記第２の電位源により駆動さ
れ、前記第１または第２の論理レベルの信号を受け、前
記第３または第４の論理レベルの信号を出力する第１の
相補型MOS反転回路、 前記第１の電位源および前記第２の電位源により駆動さ
れ、前記第２または第１の論理レベルの信号を受け、前
記第４または第３の論理レベルの信号を出力する第２の
相補型MOS反転回路、 前記第１の相補型MOS反転回路と前記第２の電位源との
間に結合され、前記第２の相補型MOS反転回路から出力
される前記第４の論理レベルの信号に応答して非導通状
態となる第１のＮチャネルMOSトランジスタ、および 前記第２の相補型MOS反転回路と前記第２の電位源との
間に結合され、前記第１の相補型MOS反転回路から出力
される前記第４の論理レベルの信号に応答して非導通状
態となる第２のＮチャネルMOSトランジスタを含み、 前記第１および第２の電位源により駆動され、前記第３
および第４の論理レベルの信号を受け、それらの相補な
信号のドライブ能力を増加させる論理処理を行なうBiCM
OSドライバ回路をさらに備えた、半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127113A JPH0783248B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路 |
| US07/515,304 US5359553A (en) | 1989-05-19 | 1990-04-27 | Low power ECL/MOS level converting circuit and memory device and method of converting a signal level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127113A JPH0783248B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305218A JPH02305218A (ja) | 1990-12-18 |
| JPH0783248B2 true JPH0783248B2 (ja) | 1995-09-06 |
Family
ID=14951931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127113A Expired - Lifetime JPH0783248B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5359553A (ja) |
| JP (1) | JPH0783248B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0379121A (ja) * | 1989-08-23 | 1991-04-04 | Hitachi Ltd | 半導体集積回路装置 |
| JP2975122B2 (ja) * | 1990-12-26 | 1999-11-10 | 富士通株式会社 | レベル変換回路 |
| JPH07249291A (ja) * | 1994-03-09 | 1995-09-26 | Nec Corp | アドレス生成デコード装置 |
| DE19601630C1 (de) * | 1996-01-18 | 1997-06-26 | Telefunken Microelectron | Schaltungsanordnung zur Pegelumsetzung |
| US6307404B1 (en) * | 1999-04-28 | 2001-10-23 | Analog Devices, Inc. | Gate structures with reduced propagation-delay variations |
| JP3609003B2 (ja) * | 2000-05-02 | 2005-01-12 | シャープ株式会社 | Ｃｍｏｓ半導体集積回路 |
| US8264272B2 (en) * | 2009-04-22 | 2012-09-11 | Microchip Technology Incorporated | Digital control interface in heterogeneous multi-chip module |
| CN102468841B (zh) * | 2010-11-17 | 2014-01-29 | 无锡芯朋微电子股份有限公司 | 一种采用二极管架构的低压电平转高压电平电路 |
| EP3776859A1 (en) * | 2018-03-30 | 2021-02-17 | Intel IP Corporation | Transceiver baseband processing |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4039862A (en) * | 1976-01-19 | 1977-08-02 | Rca Corporation | Level shift circuit |
| JPS59214325A (ja) * | 1983-05-19 | 1984-12-04 | Seiko Epson Corp | レベルシフト回路 |
| JPH0773205B2 (ja) * | 1983-12-20 | 1995-08-02 | 株式会社日立製作所 | レベル変換回路 |
| JPS60217725A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Ltd | バツフア回路 |
| JPS6119226A (ja) * | 1984-07-05 | 1986-01-28 | Hitachi Ltd | レベル変換回路 |
| JPS62123825A (ja) * | 1985-11-25 | 1987-06-05 | Hitachi Ltd | 論理レベル変換回路 |
| US4710647A (en) * | 1986-02-18 | 1987-12-01 | Intel Corporation | Substrate bias generator including multivibrator having frequency independent of supply voltage |
-
1989
- 1989-05-19 JP JP1127113A patent/JPH0783248B2/ja not_active Expired - Lifetime
-
1990
- 1990-04-27 US US07/515,304 patent/US5359553A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02305218A (ja) | 1990-12-18 |
| US5359553A (en) | 1994-10-25 |
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