JPH0784011A - スキャンテスト用クロック発生回路 - Google Patents
スキャンテスト用クロック発生回路Info
- Publication number
- JPH0784011A JPH0784011A JP5232892A JP23289293A JPH0784011A JP H0784011 A JPH0784011 A JP H0784011A JP 5232892 A JP5232892 A JP 5232892A JP 23289293 A JP23289293 A JP 23289293A JP H0784011 A JPH0784011 A JP H0784011A
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- Japan
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Abstract
(57)【要約】
【目的】 スキャンテストを短時間に行うことのできる
スキャンテスト用クロック発生回路を実現すること。 【構成】 入力されたクロック信号を分周する分周回路
と、前記分周回路にて発生した信号を前記クロック信号
と合成する論理回路とからなり、フリップフロップ回路
を直列に接続したラッチ回路により構成されるスキャン
テスト回路のスキャンテスト用クロックを発生するスキ
ャンテスト用クロック発生回路であって、論理回路は、
前記クロック信号の立上りおよび立ち下がりに応じて
「００１」を一単位として変化し、前記スキャンテスト
回路のスレーブ側ラッチに入力される第１のスキャンテ
スト用クロックと、前記クロック信号の立上りおよび立
ち下がりに応じて「０１１」を一単位として変化し、前
記スキャンテスト回路のマスター側ラッチに入力される
第２のスキャンテスト用クロックと、を生成する。
スキャンテスト用クロック発生回路を実現すること。 【構成】 入力されたクロック信号を分周する分周回路
と、前記分周回路にて発生した信号を前記クロック信号
と合成する論理回路とからなり、フリップフロップ回路
を直列に接続したラッチ回路により構成されるスキャン
テスト回路のスキャンテスト用クロックを発生するスキ
ャンテスト用クロック発生回路であって、論理回路は、
前記クロック信号の立上りおよび立ち下がりに応じて
「００１」を一単位として変化し、前記スキャンテスト
回路のスレーブ側ラッチに入力される第１のスキャンテ
スト用クロックと、前記クロック信号の立上りおよび立
ち下がりに応じて「０１１」を一単位として変化し、前
記スキャンテスト回路のマスター側ラッチに入力される
第２のスキャンテスト用クロックと、を生成する。
Description
【０００１】
【産業上の利用分野】本発明はスキャンテストを行うフ
リップフロップ回路に入力されるクロック信号を分周
し、制御する試験回路に関する。
リップフロップ回路に入力されるクロック信号を分周
し、制御する試験回路に関する。
【０００２】
【従来の技術】従来の試験回路について、図６、図７及
び図８を参照して説明する。
び図８を参照して説明する。
【０００３】図６は従来のスキャンテスト用クロックを
発生する回路の構成を示す図である。
発生する回路の構成を示す図である。
【０００４】本従来例は、ラッチ動作を行う２つのフリ
ップフロップ回路６６，６７より構成されている。各フ
リップフロップ回路は、それぞれの反転出力を入力とす
る分周回路として用いられている。各フリップフロップ
回路の動作クロックとなる外部クロック信号ＣＬＯＣＫ
は、各フリップフロップ回路について位相が異なるよう
に入力されているため、各フリップフロップ回路６６，
６７が出力するスキャンクロック信号ＳＣ３，ＳＣ４の
関係は、外部クロック信号ＣＬＯＣＫの１／２周期分ず
れたものとなっている。
ップフロップ回路６６，６７より構成されている。各フ
リップフロップ回路は、それぞれの反転出力を入力とす
る分周回路として用いられている。各フリップフロップ
回路の動作クロックとなる外部クロック信号ＣＬＯＣＫ
は、各フリップフロップ回路について位相が異なるよう
に入力されているため、各フリップフロップ回路６６，
６７が出力するスキャンクロック信号ＳＣ３，ＳＣ４の
関係は、外部クロック信号ＣＬＯＣＫの１／２周期分ず
れたものとなっている。
【０００５】スキャンクロック信号ＳＣ３及びＳＣ４
は、図８に示すフリップフロップ回路を直列に接続した
ラッチ回路により構成されたスキャンテスト回路に入力
される。
は、図８に示すフリップフロップ回路を直列に接続した
ラッチ回路により構成されたスキャンテスト回路に入力
される。
【０００６】スキャンテスト回路は、フリップフロップ
回路８８，８９が直列に接続されており、全体がシフト
レジスタを構成している。そしてシフトレジスタ動作さ
せることにより各フリップフロップ回路８８，８９の内
容が観測できるようになっている。フリップフロップ回
路８９は、スキャンテスト信号ＳＣ３をクロック入力と
し、フリップフロップ回路８８は、スキャンテスト信号
ＳＣ３，ＳＣ４を加算する加算回路ＯＲ８１の反転出力
をクロック入力とするもので、データがフリップフロッ
プ回路から次段のフリップフロップ回路へ１回転送され
る時間がテストの１周期となる。
回路８８，８９が直列に接続されており、全体がシフト
レジスタを構成している。そしてシフトレジスタ動作さ
せることにより各フリップフロップ回路８８，８９の内
容が観測できるようになっている。フリップフロップ回
路８９は、スキャンテスト信号ＳＣ３をクロック入力と
し、フリップフロップ回路８８は、スキャンテスト信号
ＳＣ３，ＳＣ４を加算する加算回路ＯＲ８１の反転出力
をクロック入力とするもので、データがフリップフロッ
プ回路から次段のフリップフロップ回路へ１回転送され
る時間がテストの１周期となる。
【０００７】上記のように構成されたスキャンテスト回
路を複数段直列に接続してスキャンパステストが行われ
る。
路を複数段直列に接続してスキャンパステストが行われ
る。
【０００８】図８のスキャンテスト回路のテスト周期を
図９を用いて説明する。
図９を用いて説明する。
【０００９】最初にフリップフロップ回路８８がＳIN端
子のデータを読み込み、続いて、これを保持する。次に
フリップフロップ回路８９はフリップフロップ回路８８
が保持しているデータをＳOUT端子へ出力する。
子のデータを読み込み、続いて、これを保持する。次に
フリップフロップ回路８９はフリップフロップ回路８８
が保持しているデータをＳOUT端子へ出力する。
【００１０】上記の３つの動作時間の合計がテストの１
周期となる。テスト周期においてＳIN端子の読込み動作
とＳOUTへの出力動作との間にデータを保持する期間が
あるが、この期間があることによりフリップフロップ回
路間に生じるスキューによる誤動作を防止することがで
きる。
周期となる。テスト周期においてＳIN端子の読込み動作
とＳOUTへの出力動作との間にデータを保持する期間が
あるが、この期間があることによりフリップフロップ回
路間に生じるスキューによる誤動作を防止することがで
きる。
【００１１】
【発明が解決しようとする課題】従来技術で説明したス
キャンテストにおけるテスト周期の問題点について図９
を参照して説明する。
キャンテストにおけるテスト周期の問題点について図９
を参照して説明する。
【００１２】ＳIN端子の読込み時間とデータ保持の時間
は、それぞれＣＬＯＣＫ信号の１／２周期に相当し、Ｓ
OUTへの出力時間はＣＬＯＣＫ信号の１周期に相当して
いる。従ってテストの１周期はＣＬＯＣＫ信号の２周期
に相当する。
は、それぞれＣＬＯＣＫ信号の１／２周期に相当し、Ｓ
OUTへの出力時間はＣＬＯＣＫ信号の１周期に相当して
いる。従ってテストの１周期はＣＬＯＣＫ信号の２周期
に相当する。
【００１３】このように、ＳOUTへの出力時間のみが、
ＳINの読込み時間とデータ保持時間の２倍を要するもの
となっており、スキャンテストを行うのに時間がかかる
という問題点がある。
ＳINの読込み時間とデータ保持時間の２倍を要するもの
となっており、スキャンテストを行うのに時間がかかる
という問題点がある。
【００１４】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、ＳOUTの出力
時間を半分とし、スキャンテストを短時間に行うことの
できるスキャンテスト用クロック発生回路を実現するこ
とを目的とする。
る問題点に鑑みてなされたものであって、ＳOUTの出力
時間を半分とし、スキャンテストを短時間に行うことの
できるスキャンテスト用クロック発生回路を実現するこ
とを目的とする。
【００１５】
【課題を解決するための手段】本発明のスキャンテスト
用クロック発生回路は、入力されたクロック信号を分周
する分周回路と、前記分周回路にて発生した信号を前記
クロック信号と合成する論理回路とからなり、フリップ
フロップ回路を直列に接続したラッチ回路により構成さ
れるスキャンテスト回路のスキャンテスト用クロックを
発生するスキャンテスト用クロック発生回路であって、
上記の論理回路は、前記クロック信号の立上りおよび立
ち下がりに応じて「００１」を一単位として変化し、前
記スキャンテスト回路のスレーブ側ラッチに入力される
第１のスキャンテスト用クロックと、前記クロック信号
の立上りおよび立ち下がりに応じて「０１１」を一単位
として変化し、前記スキャンテスト回路のマスター側ラ
ッチに入力される第２のスキャンテスト用クロックと、
を生成することを特徴とする。
用クロック発生回路は、入力されたクロック信号を分周
する分周回路と、前記分周回路にて発生した信号を前記
クロック信号と合成する論理回路とからなり、フリップ
フロップ回路を直列に接続したラッチ回路により構成さ
れるスキャンテスト回路のスキャンテスト用クロックを
発生するスキャンテスト用クロック発生回路であって、
上記の論理回路は、前記クロック信号の立上りおよび立
ち下がりに応じて「００１」を一単位として変化し、前
記スキャンテスト回路のスレーブ側ラッチに入力される
第１のスキャンテスト用クロックと、前記クロック信号
の立上りおよび立ち下がりに応じて「０１１」を一単位
として変化し、前記スキャンテスト回路のマスター側ラ
ッチに入力される第２のスキャンテスト用クロックと、
を生成することを特徴とする。
【００１６】
【作用】本発明においては、スキャンテストを行うため
の第１および第２のスキャンテスト用クロックが、入力
クロックの立上りおよび立ち下がりに応じて変化するも
のとされている。これらの変化状態は、「００１」もし
くは「０１１」とされるので、いずれにおいても入力ク
ロックの１．５倍の周期となる。
の第１および第２のスキャンテスト用クロックが、入力
クロックの立上りおよび立ち下がりに応じて変化するも
のとされている。これらの変化状態は、「００１」もし
くは「０１１」とされるので、いずれにおいても入力ク
ロックの１．５倍の周期となる。
【００１７】スキャンテスト回路は上記の第１および第
２のスキャンテスト用クロックに従ってＳIN読込みと、
データ保持と、ＳOUTへの出力、の３つの動作を行うの
で、これらの各動作が入力クロック信号の周期の１．５
倍の周期で全て行われることとなる。
２のスキャンテスト用クロックに従ってＳIN読込みと、
データ保持と、ＳOUTへの出力、の３つの動作を行うの
で、これらの各動作が入力クロック信号の周期の１．５
倍の周期で全て行われることとなる。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１は本発明の一実施例の構成を示す回路
図、図２は図１の実施例により生成されるスキャンテス
ト用クロックを示す波形図、図３は図１に示した実施例
により生成されたスキャンテスト用クロックを用いるス
キャンテスト回路の構成を示す回路図である。
図、図２は図１の実施例により生成されるスキャンテス
ト用クロックを示す波形図、図３は図１に示した実施例
により生成されたスキャンテスト用クロックを用いるス
キャンテスト回路の構成を示す回路図である。
【００２０】本実施例は、図１に示すようにフリップフ
ロップ回路１〜３を直列に接続した分周回路の出力を、
アンドゲートＡＮ１〜ＡＮ９、オアゲートＯＲ１〜ＯＲ
６およびインバータＩＮ１〜ＩＮ６により構成される論
理回路によってＣＬＯＣＫ信号と合成し、スキャンテス
ト用クロックＳＣ１，ＳＣ２を生成するものである。
ロップ回路１〜３を直列に接続した分周回路の出力を、
アンドゲートＡＮ１〜ＡＮ９、オアゲートＯＲ１〜ＯＲ
６およびインバータＩＮ１〜ＩＮ６により構成される論
理回路によってＣＬＯＣＫ信号と合成し、スキャンテス
ト用クロックＳＣ１，ＳＣ２を生成するものである。
【００２１】上記の論理回路は、図２に示すようにＣＬ
ＯＣＫ信号の立上りおよび立ち下がりに応じて変化する
もので、スキャンテスト用クロックＳＣ１は「００１」
を一単位とした連続信号として出力され、スキャンテス
ト用クロックＳＣ２は「０１１」を一単位とした連続信
号として出力される。このように、各スキャンテスト用
クロックＳＣ１，ＳＣ２はＣＬＯＣＫ信号の周期の１．
５倍の周期をもっている。
ＯＣＫ信号の立上りおよび立ち下がりに応じて変化する
もので、スキャンテスト用クロックＳＣ１は「００１」
を一単位とした連続信号として出力され、スキャンテス
ト用クロックＳＣ２は「０１１」を一単位とした連続信
号として出力される。このように、各スキャンテスト用
クロックＳＣ１，ＳＣ２はＣＬＯＣＫ信号の周期の１．
５倍の周期をもっている。
【００２２】スキャンテスト用クロックＳＣ１は、図３
に示すように直列に接続されたフリップフロップ回路３
４，３５で構成されるスキャンテスト回路のうち、スレ
ーブ側ラッチとなるフリップフロップ回路３４に入力さ
れ、スキャンテスト用クロックＳＣ２は、マスター側ラ
ッチとなるフリップフロップ回路３５に入力される図４
は、上記のように構成されたスキャンテスト回路の動作
タイミングを示す図である。ＳIN読込みと、データ保持
と、ＳOUTへの出力、の３つの動作が、ＣＬＯＣＫ信号
の周期の１．５倍の周期で全て行われ、図６乃至図９に
示した従来例に比較してスキャンパステストを高速に行
うことが可能となっている。
に示すように直列に接続されたフリップフロップ回路３
４，３５で構成されるスキャンテスト回路のうち、スレ
ーブ側ラッチとなるフリップフロップ回路３４に入力さ
れ、スキャンテスト用クロックＳＣ２は、マスター側ラ
ッチとなるフリップフロップ回路３５に入力される図４
は、上記のように構成されたスキャンテスト回路の動作
タイミングを示す図である。ＳIN読込みと、データ保持
と、ＳOUTへの出力、の３つの動作が、ＣＬＯＣＫ信号
の周期の１．５倍の周期で全て行われ、図６乃至図９に
示した従来例に比較してスキャンパステストを高速に行
うことが可能となっている。
【００２３】次に、本発明の第２の実施例について説明
する。
する。
【００２４】図５は本発明の第２の実施例の構成を示す
回路図である。
回路図である。
【００２５】本実施例は、図１に示した実施例にディレ
イ回路５３を付加したものである。ディレイ回路５３
は、ＣＬＯＣＫ信号の入力端子と論理回路との間に挿入
されている。この他の構成は図１に示した実施例と同様
であるために同じ番号を付して説明は省略する。
イ回路５３を付加したものである。ディレイ回路５３
は、ＣＬＯＣＫ信号の入力端子と論理回路との間に挿入
されている。この他の構成は図１に示した実施例と同様
であるために同じ番号を付して説明は省略する。
【００２６】ディレイ回路５３を通ったＣＬＯＣＫ信号
は、アンドゲートＡＮ７〜ＡＮ９、オアゲートＯＲ４〜
ＯＲ６およびインバータＩＮ４〜ＩＮ６により構成され
る論理合成回路５４にて、各フリップフロップ回路１〜
３にて生成された内部点Ａ，Ｂ，Ｃの各信号と合成され
る。
は、アンドゲートＡＮ７〜ＡＮ９、オアゲートＯＲ４〜
ＯＲ６およびインバータＩＮ４〜ＩＮ６により構成され
る論理合成回路５４にて、各フリップフロップ回路１〜
３にて生成された内部点Ａ，Ｂ，Ｃの各信号と合成され
る。
【００２７】論理合成回路５４においては、ＣＬＯＣＫ
信号が、内部点Ａ，Ｂ，ＣにおけるＣＬＯＣＫ信号より
早くなる。これは分周回路の出力（Ｑ１，Ｑ２，Ｑ３）
から内部点（Ａ，Ｂ，Ｃ）の配線パス間に存在している
論理素子の数を考えれば明らかである。このため、スキ
ャンテスト用クロックＳＣ１とＳＣ２の出力信号が図２
のパターンから変わる可能性がある。そこでディレイ回
路１３を、ＣＬＯＣＫ信号のパスに入れることにより、
論理合成回路１４において内部点Ａ，Ｂ，ＣとＣＬＯＣ
Ｋ信号の遅延差を小さくすることができる。これにより
ＳＣ１とＳＣ２が誤ったパターンを生成することはなく
なる。
信号が、内部点Ａ，Ｂ，ＣにおけるＣＬＯＣＫ信号より
早くなる。これは分周回路の出力（Ｑ１，Ｑ２，Ｑ３）
から内部点（Ａ，Ｂ，Ｃ）の配線パス間に存在している
論理素子の数を考えれば明らかである。このため、スキ
ャンテスト用クロックＳＣ１とＳＣ２の出力信号が図２
のパターンから変わる可能性がある。そこでディレイ回
路１３を、ＣＬＯＣＫ信号のパスに入れることにより、
論理合成回路１４において内部点Ａ，Ｂ，ＣとＣＬＯＣ
Ｋ信号の遅延差を小さくすることができる。これにより
ＳＣ１とＳＣ２が誤ったパターンを生成することはなく
なる。
【００２８】ディレイ回路１３は、例えば、偶数個のイ
ンバータを用いても構成することができ、その構成は特
に限定されるものではない。また、論理回路の構成も、
スキャンテスト用クロックＳＣ１，ＳＣ２が上記の特徴
を有するものとなればよく、特に限定されるものではな
い。
ンバータを用いても構成することができ、その構成は特
に限定されるものではない。また、論理回路の構成も、
スキャンテスト用クロックＳＣ１，ＳＣ２が上記の特徴
を有するものとなればよく、特に限定されるものではな
い。
【００２９】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００３０】本発明では外部から入力されたクロック信
号の周期１．５倍の周期をもつスキャンテスト用クロッ
クを生成することができる。外部入力クロック信号の周
期の２倍の周期をもつ従来のスキャンテスト用クロック
と比較すると、スキャンテスト用クロックの周期自体が
２５％短いものとなり、この分スキャンテストに要する
時間を削減できるので、スキャンテストを迅速に行うこ
とができる効果がある。
号の周期１．５倍の周期をもつスキャンテスト用クロッ
クを生成することができる。外部入力クロック信号の周
期の２倍の周期をもつ従来のスキャンテスト用クロック
と比較すると、スキャンテスト用クロックの周期自体が
２５％短いものとなり、この分スキャンテストに要する
時間を削減できるので、スキャンテストを迅速に行うこ
とができる効果がある。
【図１】本発明の実施例１の回路図。
【図２】本発明の実施例１の出力パターン図。
【図３】本発明の実施例１におけるスキャンテスト回路
図。
図。
【図４】本発明の実施例１のスキャンテスト周期。
【図５】本発明の実施例２の回路図。
【図６】従来技術の回路図。
【図７】従来技術の回路の出力パターン図。
【図８】従来技術におけるスキャンテスト回路図。
【図９】従来技術のスキャンテスト周期。
１，２，３，３４，３５ フリップフロップ回路（フ
リップフロップ） ５３ ディレイ回路 ５４ 論理合成回路 ＡＮ１〜ＡＮ９ アンドゲート ＯＲ１〜ＯＲ６ オアゲート ＩＮ１〜ＩＮ６ インバータ
リップフロップ） ５３ ディレイ回路 ５４ 論理合成回路 ＡＮ１〜ＡＮ９ アンドゲート ＯＲ１〜ＯＲ６ オアゲート ＩＮ１〜ＩＮ６ インバータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年７月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 入力されたクロック信号を分周する分周
回路と、前記分周回路にて発生した信号を前記クロック
信号と合成する論理回路とからなり、フリップフロップ
回路を直列に接続したラッチ回路により構成されるスキ
ャンテスト回路のスキャンテスト用クロックを発生する
スキャンテスト用クロック発生回路であって、 上記の論理回路は、前記クロック信号の立上りおよび立
ち下がりに応じて「００１」を一単位として変化し、前
記スキャンテスト回路のスレーブ側ラッチに入力される
第１のスキャンテスト用クロックと、 前記クロック信号の立上りおよび立ち下がりに応じて
「０１１」を一単位として変化し、前記スキャンテスト
回路のマスター側ラッチに入力される第２のスキャンテ
スト用クロックと、を生成することを特徴とするスキャ
ンテスト用クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232892A JP2624142B2 (ja) | 1993-09-20 | 1993-09-20 | スキャンテスト用クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232892A JP2624142B2 (ja) | 1993-09-20 | 1993-09-20 | スキャンテスト用クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0784011A true JPH0784011A (ja) | 1995-03-31 |
| JP2624142B2 JP2624142B2 (ja) | 1997-06-25 |
Family
ID=16946483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5232892A Expired - Fee Related JP2624142B2 (ja) | 1993-09-20 | 1993-09-20 | スキャンテスト用クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624142B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078928B2 (en) | 2002-12-19 | 2006-07-18 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2015017843A (ja) * | 2013-07-09 | 2015-01-29 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
-
1993
- 1993-09-20 JP JP5232892A patent/JP2624142B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078928B2 (en) | 2002-12-19 | 2006-07-18 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2015017843A (ja) * | 2013-07-09 | 2015-01-29 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2624142B2 (ja) | 1997-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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