JPH0784564A - 水平偏向周波数識別回路 - Google Patents
水平偏向周波数識別回路Info
- Publication number
- JPH0784564A JPH0784564A JP5229885A JP22988593A JPH0784564A JP H0784564 A JPH0784564 A JP H0784564A JP 5229885 A JP5229885 A JP 5229885A JP 22988593 A JP22988593 A JP 22988593A JP H0784564 A JPH0784564 A JP H0784564A
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- JP
- Japan
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- signal
- circuit
- horizontal deflection
- output
- khz
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 垂直同期信号に代わる信号として内蔵発振器
を分周し、該分周信号を垂直同期信号の代わりに用い、
水平偏向周波数モード検出を行う。 【構成】 ＩＣ５のＣＦ１は５００ＫＨｚの固有の発振
回路を発生させる素子で、ＩＣ５のＥ回路のロジック素
子を介し、５００ＫＨｚを発振させ、それをＩＣ５のＦ
回路のロジック素子をバッファとしてＩＣ４ＰＩＮ（１
０）に入力、ＩＣ４はバイナリー１４ｂｉｔカウンタで
５００ＫＨｚを１／２14に分周し、３０.５２Ｈｚ発生
させ、ＩＣ４より出力させ、ＩＣ３に入力させる。ＩＣ
３はワンショットマルチバイブレータで、時定数で決ま
るパルス幅の信号を発生できる。これにより、ＩＣ２の
リセット信号が自由に選べられ、垂直周期信号の周期の
影響がない。
を分周し、該分周信号を垂直同期信号の代わりに用い、
水平偏向周波数モード検出を行う。 【構成】 ＩＣ５のＣＦ１は５００ＫＨｚの固有の発振
回路を発生させる素子で、ＩＣ５のＥ回路のロジック素
子を介し、５００ＫＨｚを発振させ、それをＩＣ５のＦ
回路のロジック素子をバッファとしてＩＣ４ＰＩＮ（１
０）に入力、ＩＣ４はバイナリー１４ｂｉｔカウンタで
５００ＫＨｚを１／２14に分周し、３０.５２Ｈｚ発生
させ、ＩＣ４より出力させ、ＩＣ３に入力させる。ＩＣ
３はワンショットマルチバイブレータで、時定数で決ま
るパルス幅の信号を発生できる。これにより、ＩＣ２の
リセット信号が自由に選べられ、垂直周期信号の周期の
影響がない。
Description
【０００１】
【産業上の利用分野】本発明は、水平偏向周波数識別回
路に関し、より詳細には、水平偏向周波数検出回路にお
ける検出条件の改善を図るようにした水平偏向周波数識
別回路に関する。例えば、マルチスキャンタイプのディ
スプレイに適用されるものである。
路に関し、より詳細には、水平偏向周波数検出回路にお
ける検出条件の改善を図るようにした水平偏向周波数識
別回路に関する。例えば、マルチスキャンタイプのディ
スプレイに適用されるものである。
【０００２】
【従来の技術】図４は、従来のマルチスキャン方式ディ
スプレイの３モード検出回路のブロック図で、図５は、
具体的な回路図である。図中、２１はバイナリ１２bit
カウンタ（ＩＣ２）、２２は２４Ｋゲート（ＩＣ１の
Ｄ）、２３は３１Ｋフィルタ（Ｔｒ１〜Ｔｒ２）、２４
は２４Ｋフィルタ（Ｔｒ５〜Ｔｒ６）、２５は２４Ｋミ
ュート（Ｔｒ４）である。なお、図中ではＰＩＮ番号は
〜で示してあるが、明細書中では（１）〜で対応させ
ている。
スプレイの３モード検出回路のブロック図で、図５は、
具体的な回路図である。図中、２１はバイナリ１２bit
カウンタ（ＩＣ２）、２２は２４Ｋゲート（ＩＣ１の
Ｄ）、２３は３１Ｋフィルタ（Ｔｒ１〜Ｔｒ２）、２４
は２４Ｋフィルタ（Ｔｒ５〜Ｔｒ６）、２５は２４Ｋミ
ュート（Ｔｒ４）である。なお、図中ではＰＩＮ番号は
〜で示してあるが、明細書中では（１）〜で対応させ
ている。
【０００３】２４Ｋモード検出回路は、垂直周期IV期間
中で垂直同期信号のない期間に水平同期信号の数をカウ
ントする。ＩＣ２のＰＩＮ（１３）,（１２）の出力
Ｑ8，Ｑ9は、各々１２８カウント，２５６カウントごど
に出力する。Ｑ8，Ｑ9の論理和３８４カウントから
「Ｈ」、４４０カウントで「Ｌ」となる。３８４〜４４
０カウント間の出力を、トライジスタＴｒ５〜Ｔｒ６の
間のフィルタで平滑し、トランジスタＴｒ７で２４Ｋ切
換信号として出力する。３１Ｋモード検出回路は、同様
に垂直周期IV期間中で垂直同期信号のない期間に水平同
期信号の数をカウントするＩＣ２のＰＩＮ（１４）のＱ
10で５１２カウントごとに「Ｈ」、５６１カウントで
「Ｌ」となる。トランジスタＴｒ１からＴｒ２の間のフ
ィルタで平滑し、トランジスタＴｒ３で３１Ｋ切換信号
として出力する。それと同時に、Ｔｒ４で２４Ｋ切換信
号の出力を停止させる。
中で垂直同期信号のない期間に水平同期信号の数をカウ
ントする。ＩＣ２のＰＩＮ（１３）,（１２）の出力
Ｑ8，Ｑ9は、各々１２８カウント，２５６カウントごど
に出力する。Ｑ8，Ｑ9の論理和３８４カウントから
「Ｈ」、４４０カウントで「Ｌ」となる。３８４〜４４
０カウント間の出力を、トライジスタＴｒ５〜Ｔｒ６の
間のフィルタで平滑し、トランジスタＴｒ７で２４Ｋ切
換信号として出力する。３１Ｋモード検出回路は、同様
に垂直周期IV期間中で垂直同期信号のない期間に水平同
期信号の数をカウントするＩＣ２のＰＩＮ（１４）のＱ
10で５１２カウントごとに「Ｈ」、５６１カウントで
「Ｌ」となる。トランジスタＴｒ１からＴｒ２の間のフ
ィルタで平滑し、トランジスタＴｒ３で３１Ｋ切換信号
として出力する。それと同時に、Ｔｒ４で２４Ｋ切換信
号の出力を停止させる。
【０００４】すなわち、図４において、ＩＣ２は汎用バ
イナリ１２ビットカウンタで、動作としては以下のよう
になる。この回路では、リセット信号としてＶ同期信号
を用いて同期パルスの有する期間が「Ｈ」になるように
することと、パソコン入力端子がＴＴＬレベルのため、
ＩＣ２（ＣＭＯＳ）とのレベル合わせも含んでいる。Ｉ
Ｃ２のＰＩＮ（１１）のリセット端子にＶ同期信号を入
力すると、Ｈ→Ｌのエッジで、ＩＣ２の内蔵カウンタが
動作を開始し、Ｌ→Ｈのエッジでカウント停止、次のＨ
→Ｌでカウンタをリセット及び次のカウントを開始し、
以下同様に繰り返す。
イナリ１２ビットカウンタで、動作としては以下のよう
になる。この回路では、リセット信号としてＶ同期信号
を用いて同期パルスの有する期間が「Ｈ」になるように
することと、パソコン入力端子がＴＴＬレベルのため、
ＩＣ２（ＣＭＯＳ）とのレベル合わせも含んでいる。Ｉ
Ｃ２のＰＩＮ（１１）のリセット端子にＶ同期信号を入
力すると、Ｈ→Ｌのエッジで、ＩＣ２の内蔵カウンタが
動作を開始し、Ｌ→Ｈのエッジでカウント停止、次のＨ
→Ｌでカウンタをリセット及び次のカウントを開始し、
以下同様に繰り返す。
【０００５】図６及び図７（ａ),(ｂ）に示すように、
Ｈ周期が２４KHz（２４.８５KHz）入力時、ＩＣ２のＰ
ＩＮ（１３）のＱ8は１２８カウント毎に「Ｈ」、ＰＩ
Ｎ（１２）のＱ9は２５６カウント毎に「Ｈ」となり、
Ｑ8とＱ9の出力をＮＡＮＤ回路を通すことにより、１２
８と２５６カウントの最小公倍数３８４カウントからＩ
Ｃ１Ｄは出力が「Ｌ」になる。２４KHzの場合、Ｖ同期
繰り返し期間（Ａ）からＶ同期パルス期間（Ｂ）を引い
た時間を、Ｈ同期繰り返し期間（時間）で除したものが
４４０カウントで、３８４〜４４０カウントの間、ＩＣ
１Ｄは「Ｌ」となる。Ｔｒ５は、ＩＣ２のＤの出力が
「Ｌ」の時、Ｃ−Ｅ間が導通し、Ｒ２４に出力が発生す
る。Ｒ１７，Ｒ１８，Ｃ４，Ｃ５か、平滑回路でパルス
を直流に平滑する。Ｄ４及びＤ５は、２４KHz切換信号
の立上り立下りを早くするため（応答を良くする）に設
けている。Ｒ２４を平滑した直流電圧で、Ｔｒ６のＣ−
Ｅ間を導通させ、Ｔｒ７を非導通にすると、Ｒ２３に２
４KHz切換信号が出力される。
Ｈ周期が２４KHz（２４.８５KHz）入力時、ＩＣ２のＰ
ＩＮ（１３）のＱ8は１２８カウント毎に「Ｈ」、ＰＩ
Ｎ（１２）のＱ9は２５６カウント毎に「Ｈ」となり、
Ｑ8とＱ9の出力をＮＡＮＤ回路を通すことにより、１２
８と２５６カウントの最小公倍数３８４カウントからＩ
Ｃ１Ｄは出力が「Ｌ」になる。２４KHzの場合、Ｖ同期
繰り返し期間（Ａ）からＶ同期パルス期間（Ｂ）を引い
た時間を、Ｈ同期繰り返し期間（時間）で除したものが
４４０カウントで、３８４〜４４０カウントの間、ＩＣ
１Ｄは「Ｌ」となる。Ｔｒ５は、ＩＣ２のＤの出力が
「Ｌ」の時、Ｃ−Ｅ間が導通し、Ｒ２４に出力が発生す
る。Ｒ１７，Ｒ１８，Ｃ４，Ｃ５か、平滑回路でパルス
を直流に平滑する。Ｄ４及びＤ５は、２４KHz切換信号
の立上り立下りを早くするため（応答を良くする）に設
けている。Ｒ２４を平滑した直流電圧で、Ｔｒ６のＣ−
Ｅ間を導通させ、Ｔｒ７を非導通にすると、Ｒ２３に２
４KHz切換信号が出力される。
【０００６】Ｈ同期が３１KHz（３１.５KHz）時は、同
様にＶ同期繰り返し期間（Ａ)からＶ同期パルス期間
(Ｂ）を引いた時間を、３１KHz繰り返し期間で除したも
のが５６１カウントで、ＩＣ２ＰＩＮ（１４）は５１２
カウント毎に「Ｈ」となり、５１２〜５６１カウント間
「Ｈ」となる。Ｔｒ１はＩＣ２ＰＩＮ（１４）が「Ｈ」
の時、Ｃ−Ｅ間が導通し、Ｒ６に出力が発生する。Ｒ
７，Ｒ８，Ｃ１，Ｃ２，Ｄ１，Ｄ２は、Ｒ１７，Ｒ１
８，Ｃ４，Ｃ５，Ｄ４，Ｄ５同様の働きをする。平滑し
た直流電圧により、Ｔｒ２のＣ−Ｅ間が導通すると、Ｔ
ｒ３は非導通となり、Ｒ１３に３１KHz切換信号が出力
される。３１KHz切換信号が出力されると、Ｔｒ４が導
通し、２４KHz切換出力を消去する。これは、ディスプ
レイの切換のシステムの複雑さをさけるための対応であ
り、必ずしも消去する必要はない。
様にＶ同期繰り返し期間（Ａ)からＶ同期パルス期間
(Ｂ）を引いた時間を、３１KHz繰り返し期間で除したも
のが５６１カウントで、ＩＣ２ＰＩＮ（１４）は５１２
カウント毎に「Ｈ」となり、５１２〜５６１カウント間
「Ｈ」となる。Ｔｒ１はＩＣ２ＰＩＮ（１４）が「Ｈ」
の時、Ｃ−Ｅ間が導通し、Ｒ６に出力が発生する。Ｒ
７，Ｒ８，Ｃ１，Ｃ２，Ｄ１，Ｄ２は、Ｒ１７，Ｒ１
８，Ｃ４，Ｃ５，Ｄ４，Ｄ５同様の働きをする。平滑し
た直流電圧により、Ｔｒ２のＣ−Ｅ間が導通すると、Ｔ
ｒ３は非導通となり、Ｒ１３に３１KHz切換信号が出力
される。３１KHz切換信号が出力されると、Ｔｒ４が導
通し、２４KHz切換出力を消去する。これは、ディスプ
レイの切換のシステムの複雑さをさけるための対応であ
り、必ずしも消去する必要はない。
【０００７】
【発明が解決しようとする課題】前述のように、従来の
水平偏向周波数検出回路は、単純に水平周期信号と垂直
同期信号の比を水平偏向周波数モードとして検出してい
た。しかし、ノンインターレス方式のため、垂直同期信
号の周波数が低いと、フリッカーが出るため、見づらく
なり、対応として垂直同期信号の周波数を５５Hzから７
０Hzというように、高くした方式のコンピュータが出
現、そのため、同一の水平偏向周波数でも、現行コンピ
ュータ（５５Hz）では判別できるが、７０Hzのように、
垂直同期周波数を高くしたものについては判別ができな
くなるという問題点がある。
水平偏向周波数検出回路は、単純に水平周期信号と垂直
同期信号の比を水平偏向周波数モードとして検出してい
た。しかし、ノンインターレス方式のため、垂直同期信
号の周波数が低いと、フリッカーが出るため、見づらく
なり、対応として垂直同期信号の周波数を５５Hzから７
０Hzというように、高くした方式のコンピュータが出
現、そのため、同一の水平偏向周波数でも、現行コンピ
ュータ（５５Hz）では判別できるが、７０Hzのように、
垂直同期周波数を高くしたものについては判別ができな
くなるという問題点がある。
【０００８】本発明は、このような実情に鑑みてなされ
たもので、垂直同期信号に代わる信号として内蔵発振器
を分周し、該分周信号を垂直同期信号の代わりに用い、
水平偏向周波数モード検出を行わせるようにした水平偏
向周波数識別回路を提供することを目的としている。
たもので、垂直同期信号に代わる信号として内蔵発振器
を分周し、該分周信号を垂直同期信号の代わりに用い、
水平偏向周波数モード検出を行わせるようにした水平偏
向周波数識別回路を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ある一定期間内で水平同期信号の繰り返
し数をカウントする手段を用いた水平偏向周波数識別回
路において、装置に内蔵された発振器からの出力を分周
する分周手段と、該分周手段による分周で得られたパル
ス信号のデューティを調整する調整手段とを有し、該調
整手段により調整されたパルス信号をリセット信号に使
用して成ることを特徴としたものである。
成するために、ある一定期間内で水平同期信号の繰り返
し数をカウントする手段を用いた水平偏向周波数識別回
路において、装置に内蔵された発振器からの出力を分周
する分周手段と、該分周手段による分周で得られたパル
ス信号のデューティを調整する調整手段とを有し、該調
整手段により調整されたパルス信号をリセット信号に使
用して成ることを特徴としたものである。
【００１０】
【作用】内蔵発振器からの分周で作ったリセット信号を
１／２14の分周回路により水平偏向周波数モード判別の
カウント数（しきい値）に合せるために、１／２14に分
周した信号をさらにワンショットマルチでデューティ比
を変える操作を行う。すなわち、５００KHzを分周し、
１／16384の３０.５２Hzの信号を作り、パルス幅を変
え、さらにＩＣ３とＩＣ２のレベル合わせのためにバッ
ファ（Ｔｒ８）を通し、ＩＣ２，ＩＣ１のＮＡＮＤ回路
Ｄとで２４KHz及び３１KHzのモード検出を行う。
１／２14の分周回路により水平偏向周波数モード判別の
カウント数（しきい値）に合せるために、１／２14に分
周した信号をさらにワンショットマルチでデューティ比
を変える操作を行う。すなわち、５００KHzを分周し、
１／16384の３０.５２Hzの信号を作り、パルス幅を変
え、さらにＩＣ３とＩＣ２のレベル合わせのためにバッ
ファ（Ｔｒ８）を通し、ＩＣ２，ＩＣ１のＮＡＮＤ回路
Ｄとで２４KHz及び３１KHzのモード検出を行う。
【００１１】
【実施例】実施例について、図面を参照して以下に説明
する。図１は、本発明による水平偏向周波数識別回路の
一実施例を説明するためのブロック図で、図２は具体的
な回路図である。図中、１はバイナリ１２bitカウンタ
（ＩＣ２）、２は２４Ｋゲート（ＩＣ１のＤ）、３は３
１Ｋフィルタ（Ｔｒ１〜Ｔｒ２）、４は２４Ｋフィルタ
（Ｔｒ５〜Ｔｒ６）、５は２４Ｋミュート（Ｔｒ４）、
６は５００KHz発振器（ＩＣ５）、７はバイナリ１４bit
カウンタ（ＩＣ４）、８はパルス幅変更部（ＩＣ３）、
９はバッファ（Ｔｒ８）である。なお、図中においてＰ
ＩＮ番号は〜で示してあるが、明細書中には（１）〜
で対応させてある。
する。図１は、本発明による水平偏向周波数識別回路の
一実施例を説明するためのブロック図で、図２は具体的
な回路図である。図中、１はバイナリ１２bitカウンタ
（ＩＣ２）、２は２４Ｋゲート（ＩＣ１のＤ）、３は３
１Ｋフィルタ（Ｔｒ１〜Ｔｒ２）、４は２４Ｋフィルタ
（Ｔｒ５〜Ｔｒ６）、５は２４Ｋミュート（Ｔｒ４）、
６は５００KHz発振器（ＩＣ５）、７はバイナリ１４bit
カウンタ（ＩＣ４）、８はパルス幅変更部（ＩＣ３）、
９はバッファ（Ｔｒ８）である。なお、図中においてＰ
ＩＮ番号は〜で示してあるが、明細書中には（１）〜
で対応させてある。
【００１２】図１において、ＩＣ５のＣＦ１は、５００
KHzの固有の発振回路を発生させる素子で、ＩＣ５のＥ
回路のロジック素子を介し、５００KHzを発振させ、そ
れをＩＣ５のＦ回路のロジック素子をバッファとしてＩ
Ｃ４ＰＩＮ（１０）に入力させる。ＩＣ４は、バイナリ
１４bitカウンタで５００KHzを１／２14に分周し、３
０.５２Hz発生させ、ＩＣ４のＰＩＮ（４）より出力さ
せ、ＩＣ３のＰＩＮ（１）に入力させる。ＩＣ３は、ワ
ンショットマルチバイブレータで、ＰＩＮ（１６）,
（１５）,（１４）に外付けされている時定数で決まる
パルス幅の信号を発生できる。パルス幅Ｔｗ＝ｌｎ２.
ＣＲとなる（なお、１ｎは自然対数）。
KHzの固有の発振回路を発生させる素子で、ＩＣ５のＥ
回路のロジック素子を介し、５００KHzを発振させ、そ
れをＩＣ５のＦ回路のロジック素子をバッファとしてＩ
Ｃ４ＰＩＮ（１０）に入力させる。ＩＣ４は、バイナリ
１４bitカウンタで５００KHzを１／２14に分周し、３
０.５２Hz発生させ、ＩＣ４のＰＩＮ（４）より出力さ
せ、ＩＣ３のＰＩＮ（１）に入力させる。ＩＣ３は、ワ
ンショットマルチバイブレータで、ＰＩＮ（１６）,
（１５）,（１４）に外付けされている時定数で決まる
パルス幅の信号を発生できる。パルス幅Ｔｗ＝ｌｎ２.
ＣＲとなる（なお、１ｎは自然対数）。
【００１３】この回路では、５１２カウント以上、５６
１カウントまでを出力し、Ｔｒ１からＴｒ２の間のフィ
ルタを通し、３１Ｋ切換信号としてＴｒ３のコレクタか
ら取り出す。Ｔｒ３のコレクタが「Ｈ」の時、３１Ｋ切
換信号が出力される。３８４カウント以上、４４０カウ
ントまでを出力し、Ｔｒ５からＴｒ６の間のフィルタを
通し、２４Ｋ切換信号としてＴｒ７のコレクタから取り
出す。Ｔｒ７のコレクタが「Ｈ」の時、２４Ｋ切換信号
が出力される。但し、３１Ｋ切換信号が出力されると、
Ｔｒ７のコレクタはＴｒ４により強制的に「Ｌ」にさせ
られる。
１カウントまでを出力し、Ｔｒ１からＴｒ２の間のフィ
ルタを通し、３１Ｋ切換信号としてＴｒ３のコレクタか
ら取り出す。Ｔｒ３のコレクタが「Ｈ」の時、３１Ｋ切
換信号が出力される。３８４カウント以上、４４０カウ
ントまでを出力し、Ｔｒ５からＴｒ６の間のフィルタを
通し、２４Ｋ切換信号としてＴｒ７のコレクタから取り
出す。Ｔｒ７のコレクタが「Ｈ」の時、２４Ｋ切換信号
が出力される。但し、３１Ｋ切換信号が出力されると、
Ｔｒ７のコレクタはＴｒ４により強制的に「Ｌ」にさせ
られる。
【００１４】図３の（ａ)〜(ｃ）は、図２における信号
ａ〜ｃを示す図である。図中、１７.８３msは、２４
Ｋ，３１Ｋの出力を、ＩＣ２のＰＩＮ（１３),(１２),
(１４）の出力Ｑ8，Ｑ9，Ｑ10をロジック回路（ＡＮ
Ｄ）を利用して選択するために、都合の良い数に合わせ
るために決められる。カウント数Ｔｓ／Ｈ（Ｈ：水平同
期信号繰返し周期）、ＩＣ２の出力は（1／2，1／4，1
／8，1／16,…,1／4096）と１２ケの出力があり、ロジ
ック回路との組み合わせ次第で２カウントごとに設定で
きる。
ａ〜ｃを示す図である。図中、１７.８３msは、２４
Ｋ，３１Ｋの出力を、ＩＣ２のＰＩＮ（１３),(１２),
(１４）の出力Ｑ8，Ｑ9，Ｑ10をロジック回路（ＡＮ
Ｄ）を利用して選択するために、都合の良い数に合わせ
るために決められる。カウント数Ｔｓ／Ｈ（Ｈ：水平同
期信号繰返し周期）、ＩＣ２の出力は（1／2，1／4，1
／8，1／16,…,1／4096）と１２ケの出力があり、ロジ
ック回路との組み合わせ次第で２カウントごとに設定で
きる。
【００１５】ＩＣ３を用いる理由は、パルス信号のデュ
ーティを調整するためで、１２ビットバイナリカウンタ
１の出力は、２1のポートが水平同期周波数をカウント
毎に２，４，８，１６…と出され、２2のポートが４，
８，１６…と出力され、２12のポートは2048，4096，81
92，…と出力される。２〜２12のポート出力とロジック
回路（ＩＣ１に相当）でＡＮＤ（論理和）を構成し、所
定のカウント数の時に動作するようになっている。検出
しようとする周波数をＡ，Ｂとした場合、Ａ，Ｂの周波
数が大きくひらいていると、ＡＮＤ回路の組合せは比較
的単純であるが、Ａ，Ｂが接近していると、ＡＮＤ回路
が複雑になり、コストの関係でカスタムＩＣを必要と
し、さらに検出周波数の種類により多品種になる。そこ
で、検出期間をＩＣ４により調整することにより、ＡＮ
Ｄ回路の組み合わせを単純化できる。
ーティを調整するためで、１２ビットバイナリカウンタ
１の出力は、２1のポートが水平同期周波数をカウント
毎に２，４，８，１６…と出され、２2のポートが４，
８，１６…と出力され、２12のポートは2048，4096，81
92，…と出力される。２〜２12のポート出力とロジック
回路（ＩＣ１に相当）でＡＮＤ（論理和）を構成し、所
定のカウント数の時に動作するようになっている。検出
しようとする周波数をＡ，Ｂとした場合、Ａ，Ｂの周波
数が大きくひらいていると、ＡＮＤ回路の組合せは比較
的単純であるが、Ａ，Ｂが接近していると、ＡＮＤ回路
が複雑になり、コストの関係でカスタムＩＣを必要と
し、さらに検出周波数の種類により多品種になる。そこ
で、検出期間をＩＣ４により調整することにより、ＡＮ
Ｄ回路の組み合わせを単純化できる。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
によると、ＩＣ２（バイナリ１２bitカウンタ）のリセ
ット信号が自由に選べられるため、垂直同期信号の周期
の影響がない。ＩＣ２のリセット信号のＴsを自由に選
べるため、マルチスキャンタイプでモード（水平偏向周
波数）が接近しても検出が容易となった。
によると、ＩＣ２（バイナリ１２bitカウンタ）のリセ
ット信号が自由に選べられるため、垂直同期信号の周期
の影響がない。ＩＣ２のリセット信号のＴsを自由に選
べるため、マルチスキャンタイプでモード（水平偏向周
波数）が接近しても検出が容易となった。
【図１】本発明による水平偏向周波数識別回路の一実施
例を説明するためのブロック図である。
例を説明するためのブロック図である。
【図２】図１の具体的な回路図である。
【図３】図２におけるＰＩＮ番号のタイミング図であ
る。
る。
【図４】従来のマルチスキャン方式ディスプレイの３モ
ード検出回路のブロック図である。
ード検出回路のブロック図である。
【図５】図４の具体的な回路図である。
【図６】図５のカウンタの出力タイミング図である。
【図７】従来の２４Ｋモード時のＩＣ１及び３１Ｋモー
ド時のＩＣ２の出力タイミング図である。
ド時のＩＣ２の出力タイミング図である。
１…バイナリ１２bitカウンタ（ＩＣ２）、２…２４Ｋ
ゲート（ＩＣ１のＤ）、３…３１Ｋフィルタ（Ｔｒ１〜
Ｔｒ２）、４…２４Ｋフィルタ（Ｔｒ５〜Ｔｒ６）、５
…２４Ｋミュート（Ｔｒ４）、６…５００KHz発振器
（ＩＣ５）、７…バイナリ１４bitカウンタ（ＩＣ
４）、８…パルス幅変更部（ＩＣ３）、９…バッファ
（Ｔｒ８）。
ゲート（ＩＣ１のＤ）、３…３１Ｋフィルタ（Ｔｒ１〜
Ｔｒ２）、４…２４Ｋフィルタ（Ｔｒ５〜Ｔｒ６）、５
…２４Ｋミュート（Ｔｒ４）、６…５００KHz発振器
（ＩＣ５）、７…バイナリ１４bitカウンタ（ＩＣ
４）、８…パルス幅変更部（ＩＣ３）、９…バッファ
（Ｔｒ８）。
Claims (1)
- 【請求項１】 ある一定期間内で水平同期信号の繰り返
し数をカウントする手段を用いた水平偏向周波数識別回
路において、装置に内蔵された発振器からの出力を分周
する分周手段と、該分周手段による分周で得られたパル
ス信号のデューティを調整する調整手段とを有し、該調
整手段により調整されたパルス信号をリセット信号に使
用して成ることを特徴とする水平偏向周波数識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229885A JPH0784564A (ja) | 1993-09-16 | 1993-09-16 | 水平偏向周波数識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229885A JPH0784564A (ja) | 1993-09-16 | 1993-09-16 | 水平偏向周波数識別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784564A true JPH0784564A (ja) | 1995-03-31 |
Family
ID=16899240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5229885A Pending JPH0784564A (ja) | 1993-09-16 | 1993-09-16 | 水平偏向周波数識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075092A (en) * | 1996-04-17 | 2000-06-13 | Nippon Zeon Co., Ltd. | Rubber composition |
-
1993
- 1993-09-16 JP JP5229885A patent/JPH0784564A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075092A (en) * | 1996-04-17 | 2000-06-13 | Nippon Zeon Co., Ltd. | Rubber composition |
| US6255446B1 (en) | 1996-04-17 | 2001-07-03 | Nippon Zeon Co., Ltd. | Rubber composition |
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